KR101528823B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

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반도체 메모리 소자 및 그 제조 방법에서, 상기 반도체 메모리 소자는, 기판 표면으로부터 돌출되고, 홀수행들 내에서 제1 피치로 배열되는 복수의 제1 액티브 필러들이 구비된다. 상기 기판 표면으로부터 돌출되고, 짝수행들 내에서 상기 제1 피치로 배열되고, 상기 제1 액티브 필러들에 대해 제2 피치만큼 옮겨진 위치에 위치하는 복수의 제2 액티브 필러들이 구비된다. 하나의 홀수열 내에 포함되는 상기 제1 액티브 필러들 및 인접하는 하나의 짝수열 내에 포함되는 상기 제2 액티브 필러들 하부를 함께 연결시키는 구조를 갖고, 제1 방향으로 연장되는 매립 비트 라인이 구비된다. 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제1 및 제2 액티브 필러들을 둘러싸는 제1 및 제2 게이트 패턴들이 구비된다. 상기 반도체 메모리 소자는 매립 비트 라인의 폭이 증가되어 저항이 감소됨으로써 동작 특성이 우수하다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 수직 필러 트랜지스터를 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는, 반도체 메모리 소자의 집적도를 높이기 위하여, 상기 반도체 메모리 소자의 셀 내에 수직 방향으로 채널이 형성되는 수직 필러 트랜지스터들이 사용되고 있다. 그런데, 상기 반도체 메모리 소자의 집적도가 높아짐에 따라, 상기 수직 필러 트랜지스터에 포함되는 반도체 필러들의 폭도 매우 감소하게 되고, 상기 반도체 필러들 사이의 간격도 매우 좁아지고 있다. 이로 인해, 반도체 메모리 소자에 포함되는 배선 라인의 폭 및 간격도 함께 감소된다. 때문에, 상기 배선 라인들의 저항이 증가되어 반도체 메모리 소자의 속도가 느려진다. 또한, 상기 배선 라인들의 간격이 감소됨에 따라 상기 배선 라인들이 서로 쇼트되는 불량이 빈번하게 발생된다.
본 발명의 목적은 고집적화되면서도 배선의 저항이 감소되어 우수한 동작 특성을 갖는 반도체 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 기판 표면으로부터 돌출되고, 홀수행들 내에서 제1 피치로 배열되는 복수의 제1 액티브 필러들이 구비된다. 상기 기판 표면으로부터 돌출되고, 짝수행들 내에서 상기 제1 피치로 배열되고, 상기 제1 액티브 필러들에 대해 제2 피치만큼 옮겨진 위치에 위치하는 복수의 제2 액티브 필러들이 구비된다. 하나의 홀수열 내에 포함되는 상기 제1 액티브 필러들 하부 및 이와 인접하는 하나의 짝수열 내에 포함되는 상기 제2 액티브 필러들 하부를 함께 연결시키는 구조를 갖고, 제1 방향으로 연장되는 매립 비트 라인이 구비된다. 동일한 행에 배치되는 제1 액티브 필러들의 중심 부위를 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 패턴들이 구비된다. 또한, 동일한 행에 배치되는 제2 액티브 필러들의 중심 부위를 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 패턴들이 구비된다.
본 발명의 일 실시예로, 상기 기판은 상기 하나의 홀수열 내에 포함되는 제1 액티브 필러들 하부 및 상기 제1 액티브 필러들과 인접하는 하나의 짝수열의 제2 액티브 필러들 하부를 함께 지지하면서 상기 제2 방향으로 연장되는 라인 형상을 갖는 액티브 영역들과, 상기 액티브 영역들 사이에 배치되는 소자 분리 영역들을 포함한다.
상기 매립 비트 라인은 상기 기판의 액티브 영역의 표면에 불순물이 도핑된 형상을 갖는다.
본 발명의 일 실시예로, 상기 매립 비트 라인의 선폭은 상기 제1 액티브 필러의 상부면 지름, 제2 액티브 필러의 상부면 지름 및 상기 제1 및 제2 액티브 필러들 사이의 폭(width)을 합한 것보다 크고, 상기 제1 액티브 필러의 상부면 지름, 제2 액티브 필러의 상부면 지름 및 상기 제1 및 제2 액티브 필러들 사이의 폭의 2배를 합한 것보다 작다.
본 발명의 일 실시예로, 상기 제1 액티브 필러 및 제2 액티브 필러는 동일한 형상을 갖고, 동일한 상부면 지름을 갖는다.
본 발명의 일 실시예로, 하나의 제1 액티브 필러 및 상기 제1 액티브 필러와 인접하는 제2 액티브 필러 사이를 이은 선분과, 상기 제1 액티브 필러 및 상기 제1 액티브 필러와 인접하는 다른 제1 액티브 필러를 이은 선분 사이의 예각은 20 내지 70도일 수 있다.
본 발명의 일 실시예로, 하나의 제1 액티브 필러 및 상기 제1 액티브 필러와 인접하는 제2 액티브 필러 사이를 이은 선분과, 상기 제1 액티브 필러 및 상기 제1 액티브 필러와 인접하는 다른 제1 액티브 필러를 이은 선분 사이의 예각은 45도일 수 있다.
본 발명의 일 실시예로, 상기 제1 및 제2 게이트 패턴들 사이의 이격 거리는 상기 제1 및 제2 게이트 패턴 각각의 선폭보다 작다.
본 발명의 일 실시예로, 상기 제1 및 제2 액티브 필러들 상부면에 각각 커패시터가 연결될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법으로, 기판 표면으로부터 돌출되고, 홀수행들 내에서 제1 피치로 배열되는 복수의 제1 액티브 필러들과, 짝수행들 내에서 상기 제1 피치로 배열되고, 상기 제1 액티브 필러들에 대해 제2 피치만큼 옮겨진 위치에 위치하는 복수의 제2 액티브 필러들을 각각 형성한다. 상기 하나의 홀수열 내에 포함되는 제1 액티브 필러들 하부 및 이와 인접하는 하나의 짝수열의 제2 액티브 필러들 하부를 함께 연결시키는 구조를 갖고, 제1 방향으로 연장되는 매립 비트 라인을 형성한다. 동일한 행에 배치되는 제1 액티브 필러들의 중심 부위를 둘러싸면서 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 패턴들 및 동일한 행에 배치되는 제2 액티브 필러들의 중심 부위를 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 패턴들을 각각 형성한다.
설명한 것과 같이, 본 발명에 따른 메모리 소자의 매립 비트 라인은 제1 및 제2 액티브 필러들 하부를 함께 연결하면서 제2 방향으로 연장되는 구조를 갖는다. 때문에, 상기 매립 비트 라인의 선폭이 넓어지게 되어 상기 매립 비트 라인의 저항이 매우 낮아진다. 그러므로, 본 발명에 따른 메모리 소자는 셀 내에 수직 필러 트랜지스터를 포함함으로써 고도로 집적화된다. 또한, 낮은 비트 라인 저항을 가짐으 로써 빠른 동작 속도를 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의 미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 사시도이다.
도 1 및 도 2를 참조하면, 액티브 영역 및 소자 분리 영역(126)들이 구분된 기판(100)이 마련된다. 상기 액티브 영역들은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 소자 분리 영역(126)들은 상기 액티브 영역들 사이에 위치하며 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 액티브 영역의 폭은 상기 소자 분리 영역(126)의 폭보다 더 크다.
상기 각 액티브 영역의 기판(100) 표면으로부터 돌출되고, 홀수행들 내에서 제1 피치(P1)로 배열되는 제1 액티브 필러(120a)들이 구비된다. 상기 제1 액티브 필러(120a)들은 상기 제1 방향, 즉 열 방향으로도 서로 나란하게 배치된다.
이하에서 설명하는 각 피치들은 반복되는 패턴들에서 서로 동일한 구성 요소들 사이의 거리이다.
또한, 상기 각 액티브 영역의 기판(100) 표면으로부터 돌출되고, 짝수행들 내에서 상기 제1 피치(P1)로 배열되는 제2 액티브 필러(120b)들이 구비된다. 상기 제2 액티브 필러(120b)들은 상기 제1 액티브 필러(120a)들에 대해 제2 피치(P2)만큼 옮겨진 위치에 위치하게 된다. 상기 제2 액티브 필러(120b)들은 상기 제1 방향으로도 서로 나란하게 배치된다.
즉, 라인 형상을 갖는 액티브 영역은 상기 제1 방향으로 배치되어 있는 홀수열에 포함되는 제1 액티브 필러(120a)들과, 상기 제1 액티브 필러(120a)들과 인접하는 하나의 짝수열의 제2 액티브 필러(120b)들 하부를 함께 지지하면서 연장된다.
상기 제1 액티브 필러(120a)들은 상기 제1 방향으로 제3 피치(P3)만큼 서로 이격된다. 상기 제3 피치(P3)는 상기 제1 액티브 필러(120a)들 상부면 지름의 약 3.5배 내지 5배가 된다. 또한, 상기 제2 액티브 필러(120b)들은 상기 제1 방향으로 상기 제3 피치(P3)만큼 서로 이격된다.
또한, 상기 제1 및 제2 액티브 필러(120a, 120b)들은 사선 방향으로 서로 나란하게 배치된다.
상기 제1 및 제2 액티브 필러(120a, 120b)들은 동일한 형상을 갖고, 동일한 상부면 지름을 갖는다.
하나의 제1 액티브 필러(120a) 및 상기 제1 액티브 필러(120a)와 인접하는 제2 액티브 필러(120b) 사이를 이은 선분과, 상기 제1 액티브 필러(120a) 및 상기 제1 액티브 필러(120a)와 인접하는 다른 제1 액티브 필러(120a)를 이은 선분 사이의 예각(R)은 20 내지 70도이다. 본 실시예에서, 하나의 제1 액티브 필러(120a) 및 상기 제1 액티브 필러(120a)와 인접하는 제2 액티브 필러(120b) 사이를 이은 선분과, 상기 제1 액티브 필러(120a) 및 상기 제1 액티브 필러(120a)와 인접하는 다른 제1 액티브 필러(120a)를 이은 선분 사이의 예각(R)은 45도이다.
본 실시예와 같이, 상기 예각(R)이 45도이면, 하나의 제1 액티브 필러 및 제2 액티브 필러 사이를 이은 선분과, 상기 제1 액티브 필러 및 상기 제1 액티브 필러(120a)와 인접하는 다른 제1 액티브 필러를 이은 선분 사이의 각이 수직하게 배치되는 일반적인 어레이 구조의 소자와 거의 같은 집적도를 갖게된다.
상기 하나의 홀수열 내에 포함되는 제1 액티브 필러(120a)들 하부 및 이와 인접하는 하나의 짝수열의 제2 액티브 필러(120b)들 하부를 함께 연결시키는 구조의 매립 비트 라인(122)이 구비된다. 상기 매립 비트 라인(122)은 상기 액티브 영역 전체의 기판(100) 표면에 불순물이 도핑된 형상을 갖는다. 상기 매립 비트 라인(122)은 금속 실리사이드를 더 포함할 수도 있다.
상기 매립 비트 라인(122)의 선폭(L)은 상기 제1 액티브 필러(120a)의 상부면 지름, 제2 액티브 필러(120b)의 상부면 지름 및 상기 제1 및 제2 액티브 필러(120a, 120b)들의 제1 방향으로의 간격을 합한 것보다 크고, 상기 제1 액티브 필러(120a)의 상부면 지름, 제2 액티브 필러(120b)의 상부면 지름 및 상기 제1 및 제2 액티브 필러(120a, 120b)들의 제1 방향의 간격의 2배를 합한 것보다 작다.
본 실시예에서, 상기 매립 비트 라인(122)의 선폭(L)은 상기 제1 액티브 필러(120a)의 상부면 지름, 제2 액티브 필러(120b)의 상부면 지름 및 상기 제1 및 제2 액티브 필러(120a, 120b)들의 제1 방향으로의 간격을 합한 것과 동일하다. 이 경우, 상기 매립 비트 라인(122)의 선폭을 충분히 넓으면서도 상기 매립 비트 라인(122) 사이의 갭이 유지된다.
동일한 행에 배치되는 제1 액티브 필러(120a)들의 중심 부위를 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 패턴들이 구비된다. 상기 제1 게이트 패턴들은 상기 제1 액티브 필러(120a)들 외부 표면에 구비되는 게이트 절연막(130)과, 상기 게이트 절연막(130) 상에서 상기 제1 액티브 필러(120a)들의 중심 부위를 둘러싸면서 연장되는 제1 게이트 전극(132a)을 포함한다.
동일한 행에 배치되는 제2 액티브 필러(120b)들의 중심 부위를 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 패턴들이 구비된다. 상기 제2 게이트 패턴들은 상기 제2 액티브 필러(120b)들 외부 표면에 구비되는 게이트 절연막(130)과, 상기 게이트 절연막(130) 상에서 상기 제2 액티브 필러(120b)들의 중심 부위를 둘러싸면서 연장되는 제2 게이트 전극(132b)을 포함한다.
상기 제1 및 제2 게이트 전극(132a, 132b)들은 동일한 라인 형상 및 동일한 선폭을 갖는다.
상기 제1 및 제2 게이트 전극(132a, 132b) 사이의 이격 거리(d)는 상기 제1 및 제2 게이트 전극(132a, 132b) 각각의 선폭보다 좁다. 구체적으로, 상기 제1 및 제2 게이트 전극(132a, 132b)사이의 이격 거리(d)는 상기 제1 및 제2 게이트 전 극(132a, 132b) 각각의 선폭의 0.8 내지 0.4 정도가 된다.
상기 기판(100)과 상기 제1 및 제2 게이트 전극(132a, 132b)의 저면 사이에는 절연막 패턴(128)이 구비된다. 따라서, 상기 절연막 패턴(128)에 의해 상기 기판(100)과 제1 및 제2 게이트 전극(132a, 132b)이 서로 절연된다. 또한, 상기 절연막 패턴(128)에 의해 상기 제1 및 제2 게이트 전극(132a, 132b)이 지지된다.
상기 제1 게이트 전극(132a) 양측의 제1 및 제2 액티브 필러(120a, 120b)에는 소오스/드레인으로 제공되는 불순물 영역(134)이 구비된다.
설명한 것과 같이, 상기 제1 및 제2 액티브 필러(120a, 120b)들 각각에는 수직 필러 트랜지스터들이 형성된다.
상기 제1 및 제2 액티브 필러(120a, 120b)들 각각의 상부면에는 커패시터(138)들이 연결된다. 즉, 각각의 상기 제1 및 제2 액티브 필러(120a, 120b)에는 수직 필러 트랜지스터 및 커패시터(138)가 구비된다.
이와는 다른 실시예로, 도시하지는 않았지만, 상기 제1 및 제2 액티브 필러(120a, 120b)들 상부면에 커패시터(138)들이 구비되지 않을 수 있다. 이 경우, 상기 메모리 소자는 각 수직 필러 트랜지스터의 채널 부위에 전하가 저장됨으로써, 데이터가 기록된다.
도 3은 도 2에 도시된 반도체 메모리 소자의 등가 회로도이다.
도 3에 도시된 것과 같이, 본 발명의 일 실시예에 따른 반도체 메모리 소자는 각 셀들이 하나의 트랜지스터와 하나의 커패시터로 구성되는 디램 소자이다.
상기 반도체 메모리 소자는 홀수열들에 배치되는 제1 셀들과, 짝수열들에 배 치되는 제2 셀들은 서로 나란하지 않게 배치된다. 또한, 하나의 홀수열에 포함되는 하나의 홀수열 내에 포함되는 제1 셀들과 이와 인접하는 하나의 짝수열의 제2 셀들을 함께 연결시키는 비트 라인들이 포함된다. 이와같이, 상기 비트 라인들은 열 방향으로 서로 이웃하는 제1 및 제2 셀들을 함께 연결하기 때문에, 상기 비트 라인의 선폭이 증가된다. 때문에, 상기 비트 라인의 저항이 감소되어 상기 메모리 소자의 동작 속도가 빨라진다.
도 4 내지 도 12는 도 2에 도시된 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법을 설명하기 위한 사시도들이다.
도 4를 참조하면, 단결정 반도체 물질로 이루어지는 기판(100)을 마련한다. 상기 기판(100)은 단결정 실리콘 기판일 수 있다.
상기 기판(100)상에 패드 산화막(102)을 형성한다. 상기 패드 산화막(102)은 열산화 방식으로 형성될 수 있다. 상기 패드 산화막(102) 상에 하드 마스크막(104)을 형성한다. 상기 하드 마스크막(104)은 상기 패드 산화막(102) 및 상기 기판(100)에 대해 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 상기 하드 마스크막(104)은 예를 들어, 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride)을 증착시켜 형성할 수 있다.
다음에, 상기 하드 마스크막(104) 상에 포토레지스트막(106)을 형성한다.
도 5를 참조하면, 상기 포토레지스트막(106)에 대해 제1 노광 패턴(108a)이 그려진 제1 노광 마스크(108)를 마스크로 1차 노광한다. 상기 제1 노광 패턴(108a)은 제1 및 제2 액티브 필러의 왼쪽 부분을 형성하기 위한 마스크로 제공된다.
도 13은 상기 제1 노광 마스크의 평면도이다.
도 13에 도시된 것과 같이, 상기 제1 노광 패턴(108a)은 기판(100)의 플랫존에 대해 일정 각도를 가지면서 연장되는 라인 형상을 갖는다. 구체적으로, 상기 제1 노광 패턴(108a)은 상기 기판(100)의 플랫존에 대해 20 내지 70도의 각도를 갖도록 할 수 있다. 특히, 상기 제1 노광 패턴(108a)이 상기 기판(100)의 플랫존에 대해 45도의 각도를 가질 때 집적도가 가장 높아진다. 본 실시예에서, 상기 제1 노광 패턴(108a)은 상기 기판(100)의 플랫존에 대해 45도의 각도를 갖는다.
도 6을 참조하면, 상기 포토레지스트막(106)에 대해 제2 노광 패턴(110a)이 그려진 제2 노광 마스크(110)를 마스크로 2차 노광한다. 상기 제2 노광 패턴(110a)은 제1 및 제2 액티브 필러의 오른쪽 부분을 형성하기 위한 마스크로 제공된다. 즉, 상기 제2 노광 패턴(110a)은 상기 제1 및 제2 액티브 필러가 형성되어야 할 부위에서 상기 제1 노광 패턴(108a)들과 겹쳐지도록 배치된다.
도 14는 상기 제2 노광 마스크의 평면도이다.
도 14에 도시된 것과 같이, 본 실시예에 따른 제2 노광 패턴(110a)은 상기 제1 노광 패턴(108a)의 각 라인들과 수직하게 배치되는 라인 형상을 갖는다.
상기 1차 및 2차 노광을 수행하면, 상기 제1 노광 패턴(108a) 및 제2 노광 패턴(110a)이 겹쳐지는 부위만이 광이 투과되지 않고, 나머지 부분은 전부 광이 투과된다.
도 7을 참조하면, 상기 1차 및 2차 노광이 수행된 상기 포토레지스트막(106)을 현상하고 베이킹함으로써, 포토레지스트 패턴(106a)을 형성한다. 상기 포토레지 스트 패턴(106a)은 상기 제1 및 제2 노광 패턴(108a, 110a)이 겹쳐지는 부위와 대응하는 부위의 상기 하드 마스크막(104)상에 형성된다. 상기 포토레지스트 패턴(106a)은 필러 형상을 갖는다.
도 8을 참조하면, 상기 포토레지스트 패턴(106a)을 마스크로 사용하여 상기 하드 마스크막(104) 및 패드 산화막(102)을 식각한다. 그 결과, 하드 마스크 패턴들(104a) 및 패드 산화막 패턴(102a)들이 형성된다. 그 후, 상기 포토레지스트 패턴(106a)을 제거한다.
본 실시예에서는, 2회의 노광 공정을 수행하여 포토레지스트 패턴(106a)을 형성하고, 상기 포토레지스트 패턴(106a)을 이용하여 하드 마스크 패턴(104a)을 형성한다. 이 경우, 매우 조밀하게 배치되면서 홀수행 및 짝수행이 열 방향으로 나란하지 않게 배치되는 하드 마스크 패턴(104a)을 형성할 수 있다.
그러나, 이와는 다른 실시예로, 1회의 노광 공정만으로 홀수행 및 짝수행이 열 방향으로 나란하지 않게 배치되는 포토레지스트 패턴(106a)을 형성하고, 이를 이용하여 하드 마스크 패턴을 형성할 수도 있다.
상기 하드 마스크 패턴(104a)을 식각 마스크로 사용하여 상기 기판(100)을 소정의 깊이만큼 식각함으로써 액티브 필러들(120a, 120b)을 형성한다. 상기 식각 공정은 이방성 식각 공정으로 수행된다. 이하에서, 홀수행에 위치하는 액티브 필러는 제1 액티브 필러(120a)라고 하고, 짝수행에 위치하는 액티브 필러는 제2 액티브 필러(120b)라고 하면서 설명한다.
도 15는 본 발명의 일 실시예의 방법에 의해 형성된 액티브 필러들의 평면도 이다.
도 15에 도시된 것과 같이, 상기 제1 액티브 필러(120a)들은 행 방향인 제1 방향으로 제1 피치(P1)의 간격을 갖고 배열된다. 또한, 상기 제2 액티브 필러(120b)들은 상기 제1 피치(P1)의 간격으로 배열되고, 상기 제1 액티브 필러(120a)들에 대해 제2 피치(P2)만큼 상기 제1 방향으로 옮겨진 위치에 위치한다. 예를들어, 상기 제2 피치(P2)는 상기 제1 피치(P1)의 1/2일 수 있다.
상기 제1 액티브 필러(120a)들은 상기 제1 방향과 수직한 제2 방향으로 제3 피치(P3)의 간격으로 이격된다. 또한, 상기 제2 액티브 필러(120b)들은 상기 제1 방향과 수직한 제2 방향으로 제3 피치(P3)의 간격으로 이격된다. 상기 제3 피치(P3)는 상기 하드 마스크 패턴(104a)의 상부면 지름의 약 3.5배 내지 5배가 된다.
상기 제1 액티브 필러(120a) 및 제2 액티브 필러(120b)는 동일한 형상을 갖고, 동일한 상부면 지름을 갖는다. 또한, 하나의 제1 액티브 필러(120a) 및 상기 제1 액티브 필러(120a)와 인접하는 제2 액티브 필러(120b) 사이를 이은 선분과, 상기 제1 액티브 필러(120a) 및 상기 제1 액티브 필러(120a)와 인접하는 다른 제1 액티브 필러(120a)를 이은 선분 사이의 예각은 20 내지 70도가 된다.
본 실시예에서, 하나의 제1 액티브 필러(120a) 및 상기 제1 액티브 필러(120a)와 인접하는 제2 액티브 필러(120b) 사이를 이은 선분과, 상기 제1 액티브 필러(120a) 및 상기 제1 액티브 필러(120a)와 인접하는 다른 제1 액티브 필러(120a)를 이은 선분 사이의 예각은 45도이다. 이 경우, 상기 제1 및 제2 액티브 필러(120a, 120b)들은 사선 방향으로 각각 나란하게 배치된다.
도 9를 참조하면, 상기 제1 및 제2 액티브 필러(120a, 120b)의 표면프로파일을 따라 절연막(도시안됨)을 형성한다. 다음에, 상기 제1 및 제2 액티브 필러(120a, 120b)들 사이에 노출되어 있는 기판(100) 표면에 불순물을 도핑시켜 예비 매립 비트 라인(도시안됨)을 형성한다. 이 때, 상기 불순물이 상기 제1 및 제2 액티브 필러(120b, 120b)의 하부로 확산될 수 있다.
상기 제1 및 제2 액티브 필러(120a, 120b)가 형성되어 있는 기판(100) 상에 액티브 영역을 형성하기 위한 제2 마스크 패턴(도시안됨)을 형성한다. 상기 제2 마스크 패턴은 하나의 홀수열에 포함되어 있는 제1 액티브 필러(120a)들와 상기 홀수열과 이웃하는 하나의 짝수열에 포함되어 있는 제2 액티브 필러(120b)들을 덮는 함께 라인 형상을 갖는다.
다음에, 상기 제2 마스크 패턴들 사이의 기판(100)을 식각하여 소자 분리용 트렌치(124)를 형성한다. 상기 소자 분리용 트렌치(124)들 양쪽의 식각되지 않은 기판(100) 부위는 액티브 영역이 된다. 또한, 상기 식각 공정을 통해, 상기 소자 분리용 트렌치(124)에 위치하는 상기 예비 매립 비트 라인이 제거되면서 매립 비트 라인(122)이 형성된다. 상기 매립 비트 라인(122)은 수직 필러 트랜지스터의 소오스/드레인 중 어느 하나의 기능을 하면서, 상기 각 수직 필러 트랜지스터의 소오스 또는 드레인을 제1 방향으로 서로 연결시킨다. 상기 제2 마스크 패턴을 제거한다.
이와같이, 상기 액티브 영역의 폭이 증가됨으로써, 상기 소자 분리막 패턴을 형성하기 위한 식각 공정을 더욱 용이하게 수행할 수 있다. 또한, 상기 매립 비트 라인(122)의 폭이 증가됨으로써, 상기 매립 비트 라인(122)의 저항이 감소된다. 이로인해, 반도체 소자의 동작 특성이 향상된다.
도 10을 참조하면, 상기 소자 분리용 트렌치(124) 내부를 채우면서 상기 기판(100) 표면을 덮는 절연 물질을 형성한다. 즉, 상기 소자 분리용 트렌치(124) 내부에는 소자 분리막 패턴(126)을 형성한다. 또한, 상기 제1 및 제2 액티브 필러(120a, 120b) 사이의 기판(100) 표면에는 절연막 패턴(128)을 형성한다.
구체적으로, 상기 소자 분리용 트렌치(124) 내부를 채우면서 상기 제1 하드 마스크 패턴(104a)을 완전히 매립하도록 절연막을 형성한다. 상기 제1 하드 마스크 패턴(104a)의 상부면이 노출되도록 상기 절연막을 연마하여, 상기 절연막의 상부면을 평탄화한다. 이 후, 상기 절연막의 상부면을 전면 식각하여 상기 절연막의 두께가 낮아지도록 한다. 이 때, 상기 기판(100) 표면 상에 상기 절연막이 남아있도록 식각되는 막의 두께를 조절한다. 이로써, 상기 소자 분리막 패턴(126) 및 절연막 패턴(128)이 형성된다.
다음에, 상기 제1 및 제2 액티브 필러(120a, 120b)의 표면을 덮는 절연 물질을 제거한다. 이로써, 상기 제1 및 제2 액티브 필러(120a, 120b)의 표면이 노출된다.
도 11을 참조하면, 상기 제1 및 제2 액티브 필러(120a, 120b)의 표면 상에 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)은 열산화 공정을 통해 형성될 수 있다.
상기 게이트 절연막(130) 상에 도전막(도시안됨)을 형성한다. 상기 도전막은 상기 제1 및 제2 액티브 필러(120a, 120b)를 덮도록 형성한다. 이 후, 상기 도전막 상부를 에치백하여 상기 제1 및 제2 액티브 필러(120a, 120b)의 상부 측벽이 노출되도록 상기 도전막의 두께를 낮춘다.
상기 도전막을 패터닝하여 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극(132a, 132b)들을 형성한다. 즉, 동일한 행에 배치되는 제1 액티브 필러(120a)들의 중심 부위를 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 전극(132a)들을 형성한다. 또한, 동일한 행에 배치되는 제2 액티브 필러(120b)들의 중심 부위를 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 전극(132b)들을 형성한다. 이 때, 상기 제1 및 제2 게이트 전극(132a, 132b)들 사이의 이격 거리는 상기 제1 및 제2 게이트 전극(132a, 132b) 각각의 선폭보다 작다.
다음에, 상기 제1 및 제2 액티브 필러(120a, 120b) 상부면에 구비된 제1 하드 마스크 패턴(104a)을 제거한다. 이 후, 상기 제1 및 제2 게이트 전극(132a, 132b) 상으로 돌출된 제1 및 제2 액티브 필러(120a, 120b)에 불순물을 도핑하여 불순물 영역(134)을 형성한다. 상기 불순물 영역(134)은 수직 필러 트랜지스터의 소오스/드레인 중 어느 하나로 제공된다.
도 12를 참조하면, 상기 제1 및 제2 액티브 필러(120a, 120b) 상부면과 전기적으로 연결되는 커패시터(138)들을 형성한다. 상기 커패시터(138)의 하부 전극은 상기 제1 및 제2 액티브 필러(120a, 120b)의 상부면과 직접적으로 접촉하도록 형성될 수 있다. 이와는 다른 예로, 도시되지는 않았지만, 상기 제1 및 제2 액티브 필 러(120a, 120b)의 상부면에 콘택 플러그가 구비되고, 상기 커패시터의 하부 전극은 상기 콘택 플러그의 상부면과 접촉하도록 형성될 수 있다.
상기 커패시터(138)들은 하부 전극이 실린더 형상을 갖도록 형성될 수 있다. 이와는 다른 실시예로, 상기 커패시터(138)들은 평탄한 상부면을 갖는 하부 전극, 유전막 및 상부전극이 순차적으로 적층된 형상을 갖도록 형성될 수 있다.
상기 설명한 것과 같이, 본 발명은 고집적화된 반도체 메모리 소자 및 그 제조에 사용될 수 있다. 특히, 본 발명은 빠른 동작 속도가 요구되고, 트랜지스터를 포함하는 반도체 메모리 소자에 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 사시도이다.
도 3은 도 2에 도시된 반도체 메모리 소자의 등가 회로도이다.
도 4 내지 도 12는 도 2에 도시된 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법을 설명하기 위한 사시도들이다.
도 13은 제1 노광 마스크의 평면도이다.
도 14는 제2 노광 마스크의 평면도이다.
도 15는 본 발명의 일 실시예의 방법에 의해 형성된 액티브 필러들의 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 120a : 제1 액티브 필러
120b : 제2 액티브 필러 122 : 매립 비트 라인
126 : 소자 분리 패턴 128 : 절연막 패턴
130 : 게이트 절연막 132a : 제1 게이트 전극
132b : 제2 게이트 전극 134 : 불순물 영역
138 : 커패시터

Claims (10)

  1. 기판 표면으로부터 돌출되고, 홀수행들 내에서 제1 피치로 배열되는 복수의 제1 액티브 필러들;
    상기 기판 표면으로부터 돌출되고, 짝수행들 내에서 상기 제1 피치로 배열되고, 상기 제1 액티브 필러들에 대해 제2 피치만큼 옮겨진 위치에 위치하는 복수의 제2 액티브 필러들;
    하나의 홀수열 내에 포함되는 상기 제1 액티브 필러들 하부 및 이와 인접하는 하나의 짝수열 내에 포함되는 상기 제2 액티브 필러들 하부를 함께 연결시키는 구조를 갖고, 제1 방향으로 연장되는 매립 비트 라인;
    동일한 행에 배치되는 제1 액티브 필러들의 중심 부위를 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 패턴들; 및
    동일한 행에 배치되는 제2 액티브 필러들의 중심 부위를 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 패턴들을 포함하고,
    상기 매립 비트 라인의 선폭은 상기 제1 액티브 필러의 상부면 지름, 제2 액티브 필러의 상부면 지름 및 상기 제1 및 제2 액티브 필러들 사이의 폭(width)을 합한 것보다 크고, 상기 제1 및 제2 액티브 필러들 사이의 폭의 2배, 상기 제1 액티브 필러의 상부면 지름 및 제2 액티브 필러의 상부면 지름을 합한 것보다 작은 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 기판은 상기 하나의 홀수열 내에 포함되는 제1 액티브 필러들 하부 및 상기 제1 액티브 필러들과 인접하는 하나의 짝수열의 제2 액티브 필러들 하부를 함께 지지하면서 상기 제2 방향으로 연장되는 라인 형상을 갖는 액티브 영역들과, 상기 액티브 영역들 사이에 배치되는 소자 분리 영역들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 매립 비트 라인은 상기 기판의 액티브 영역의 표면에 불순물이 도핑된 형상을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 액티브 필러 및 제2 액티브 필러는 동일한 형상을 갖고, 동일한 상부면 지름을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서, 하나의 제1 액티브 필러 및 상기 제1 액티브 필러와 인접하는 제2 액티브 필러 사이를 이은 선분과, 상기 제1 액티브 필러 및 상기 제1 액티브 필러와 인접하는 다른 제1 액티브 필러를 이은 선분 사이의 예각은 20 내지 70도인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서, 하나의 제1 액티브 필러 및 상기 제1 액티브 필러와 인접하 는 제2 액티브 필러 사이를 이은 선분과, 상기 제1 액티브 필러 및 상기 제1 액티브 필러와 인접하는 다른 제1 액티브 필러를 이은 선분 사이의 예각은 45도인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서, 상기 제1 및 제2 게이트 패턴들 사이의 이격 거리는 상기 제1 및 제2 게이트 패턴 각각의 선폭보다 작은 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서, 상기 제1 및 제2 액티브 필러들 상부면에 각각 커패시터가 연결된 것을 특징으로 하는 반도체 메모리 소자.
  10. 기판 표면으로부터 돌출되고, 홀수행들 내에서 제1 피치로 배열되는 복수의 제1 액티브 필러들과, 짝수행들 내에서 상기 제1 피치로 배열되고, 상기 제1 액티브 필러들에 대해 제2 피치만큼 옮겨진 위치에 위치하는 복수의 제2 액티브 필러들을 각각 형성하는 단계;
    하나의 홀수열 내에 포함되는 제1 액티브 필러들 하부 및 이와 인접하는 하나의 짝수열의 제2 액티브 필러들 하부를 함께 연결시키는 구조를 갖고, 제1 방향으로 연장되는 매립 비트 라인을 형성하는 단계; 및
    동일한 행에 배치되는 제1 액티브 필러들의 중심 부위를 둘러싸면서 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 패턴들 및 동일한 행에 배치되는 제2 액티브 필러들의 중심 부위를 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 패턴들을 각각 형성하는 단계를 포함하고,
    상기 매립 비트 라인의 선폭이 상기 제1 액티브 필러의 상부면 지름, 제2 액티브 필러의 상부면 지름 및 상기 제1 및 제2 액티브 필러들 사이의 폭(width)을 합한 것보다 크고, 상기 제1 및 제2 액티브 필러들 사이의 폭의 2배, 상기 제1 액티브 필러의 상부면 지름 및 제2 액티브 필러의 상부면 지름을 합한 것보다 작게 되도록 하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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