KR102274738B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 서로 이격되는 액티브 영역과 상기 액티브 영역을 이격시키는 소자 분리 영역을 포함하는 기판; 및 상기 액티브 영역과 오버랩되고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 서로 동일한 간격으로 이격되는 복수의 필라 패턴을 포함하는 필라 어레이 패턴을 포함하되, 상기 복수의 필라 패턴은 상기 제1 방향 및 상기 제2 방향으로 서로 교대로 배치되는 제1 및 제2 필라 패턴을 포함하고, 상기 제1 패턴의 수평 단면 형상은 상기 제2 패턴의 수평 단면 형상과 서로 다르다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근의 디램 등의 반도체 소자가 고집적화되고 있다. 이러한 집적도의 증가로 인해, 콘택의 접촉 면적이 감소되어 콘택 저항이 증가되고 있다. 또한, 상기 콘택과 이웃하는 패턴 간의 브릿지 또는 상기 콘택과 이웃하는 액티브 영역과의 브릿지 불량이 증가되고 있다. 따라서, 최대의 하부 접촉 면적을 가지면서 이웃하는 브릿지 불량이 감소되고, 용이한 공정으로 형성 가능한 미세 배선 구조를 포함하는 반도체 소자의 제조 방법이 요구되고 있다.
본 발명이 해결하려는 과제는, 동작 특성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 개선된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 는, 서로 이격되는 액티브 영역과 상기 액티브 영역을 이격시키는 소자 분리 영역을 포함하는 기판 및 상기 액티브 영역과 오버랩되고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 서로 동일한 간격으로 이격되는 복수의 필라 패턴을 포함하는 필라 어레이 패턴을 포함하되, 상기 복수의 필라 패턴은 상기 제1 방향 및 상기 제2 방향으로 서로 교대로 배치되는 제1 및 제2 필라 패턴을 포함하고, 상기 제1 패턴의 수평 단면 형상은 상기 제2 패턴의 수평 단면 형상과 서로 다르다.
상기 제1 및 제2 필라 패턴의 수평 둘레의 기울기는 연속적일 수 있다.
상기 복수의 필라 패턴의 간격은 20 내지 80nm일 수 있다.
상기 기판은 상기 필라 어레이 패턴이 형성되는 어레이 영역과, 상기 어레이 영역과 접하고, 백그라운드 패턴이 형성되는 백그라운드 영역을 포함할 수 있다.
상기 액티브 영역은 상기 어레이 영역 내에 형성될 수 있다.
상기 복수의 필라 패턴은 상기 백그라운드 영역과 상기 어레이 영역의 경계에 형성되는 외곽 필라 패턴을 포함하고, 상기 백그라운드 패턴은 상기 백그라운드 영역에서 상기 외곽 필라 패턴의 외면을 따라서 일정한 간격만큼 이격되는 요철부를 포함할 수 있다.
상기 요철부는 상기 백그라운드 영역 방향으로 오목한 오목부와, 상기 오목부가 만나서 상기 어레이 영역 방향으로 돌출되는 돌출부를 포함할 수 있다.
상기 필라 어레이 패턴의 상면과 상기 백그라운드 패턴의 높이는 동일할 수 있다.
상기 백그라운드 패턴은 상기 백그라운드 영역을 완전히 채울 수 있다.
상기 필라 어레이 패턴은 대각 격자(diagonal grid) 형상 또는 허니콤(honeycomb) 형상일 수 있다.
상기 제1 및 제2 패턴의 수평 단면 형상은 원 또는 타원일 수 있다.
상기 제1 및 제2 패턴의 수평 단면 형상의 장반경의 길이와 단반경의 길이 중 적어도 하나는 서로 다를 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 어레이 영역과 백그라운드 영역을 포함하는 기판, 상기 어레이 영역에 형성되고, 서로 동일한 간격으로 이격되는 복수의 필라 패턴을 포함하는 필라 어레이 패턴으로서, 상기 복수의 필라 패턴은 상기 백그라운드 영역과 상기 어레이 영역의 경계에 형성되는 외곽 필라 패턴을 포함하는 필라 어레이 패턴 및 상기 백그라운드 영역에서 상기 외곽 필라 패턴의 외면을 따라서 일정한 간격만큼 이격되는 요철부를 포함하는 백그라운드 패턴을 포함한다.
상기 요철부는 상기 백그라운드 영역 방향으로 오목한 오목부와, 상기 오목부가 만나서 상기 셀 어레이 영역 방향으로 돌출되는 돌출부를 포함할 수 있다.
상기 돌출부는 서로 대향되는 제1 및 제2 측면을 포함하고, 상기 외곽 필라 패턴은 상기 돌출부의 상기 제1 및 제2 측면 방향에 위치하는 제1 및 제2 외곽 필라 패턴을 포함하고, 상기 제1 외곽 필라 패턴과 상기 돌출부와의 거리는 상기 제2 외곽 필라 패턴과 상기 돌출부와의 거리와 동일할 수 있다.
상기 돌출부의 측면은 상기 제1 측면에서의 기울기와 상기 제2 측면에서의 기울기가 서로 다를 수 있다.
상기 제1 측면에서의 기울기와 상기 제2 측면에서의 기울기의 절대값은 서로 동일하고, 부호가 다를 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판으로서, 상기 제1 영역은 제1 어레이 영역과 제1 백그라운드 영역을 포함하고, 상기 제2 영역은 제2 어레이 영역과 제2 백그라운드 영역을 포함하는 기판, 상기 제1 어레이 영역에 형성되고, 서로 동일한 제1 간격으로 이격되는 복수의 제1 필라 패턴을 포함하는 제1 필라 어레이 패턴으로서, 상기 복수의 제1 필라 패턴은 상기 제1 백그라운드 영역과 상기 제1 어레이 영역의 경계에 형성되는 제1 외곽 필라 패턴을 포함하는 제1 필라 어레이 패턴, 상기 제2 어레이 영역에 형성되고, 서로 동일한 제2 간격으로 이격되는 복수의 제2 필라 패턴을 포함하는 제2 필라 어레이 패턴으로서, 상기 복수의 제2 필라 패턴은 상기 제2 백그라운드 영역과 상기 제2 어레이 영역의 경계에 형성되는 제2 외곽 필라 패턴을 포함하는 제2 필라 어레이 패턴, 상기 제1 백그라운드 영역에서 상기 제1 외곽 필라 패턴의 외면과 일정한 간격만큼 이격되는 제1 요철부를 포함하는 제1 백그라운드 패턴 및 상기 제2 백그라운드 영역에서 평평한 외면을 가지는 직선부와, 상기 직선부보다 상기 제2 어레이 영역으로 볼록하게 형성되고 상기 제2 외곽 필라 패턴과 상기 제2 간격만큼 이격되는 볼록부를 포함하는 제2 백그라운드 패턴을 포함한다.
상기 제1 및 제2 필라 어레이 패턴의 수평 단면 형상은 서로 동일할 수 있다.
상기 제1 및 제2 간격은 서로 다를 수 있다.
상기 복수의 제1 필라 패턴은 상기 제1 방향 및 상기 제1 방향과 교차하는 상기 제2 방향으로 서로 교대로 배치되는 제1 코어 필라 패턴 및 제1 셀프 얼라인 필라 패턴을 포함하고, 상기 제1 코어 필라 패턴 및 제1 셀프 얼라인 필라 패턴의 수평 단면 형상은 서로 다를 수 있다.
상기 복수의 제2 필라 패턴은 상기 제3 방향 및 상기 제3 방향과 교차하는 상기 제4 방향으로 서로 교대로 배치되는 제2 코어 필라 패턴 및 제2 셀프 얼라인 필라 패턴을 포함하고, 상기 제2 코어 필라 패턴 및 제2 셀프 얼라인 필라 패턴의 수평 단면 형상은 서로 다를 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 제1 및 제2 마스크 층을 순차적으로 형성하고,
상기 제2 마스크 층을 패터닝하여 서로 동일한 제1 간격으로 이격되는 코어 마스크 패턴을 형성하고, 상기 코어 마스크 패턴을 컨포말하게 덮는 스페이서 막을 형성하되, 상기 스페이서 막은 상기 코어 마스크 패턴 사이에 셀프 얼라인 홈을 형성하고, 상기 셀프 얼라인 홈을 완전히 채우는 필러를 형성하고, 상기 스페이서 막의 일부를 제거하여 상기 코어 마스크 패턴 사이에 상기 스페이서 막의 일부와 상기 필러가 적층되어 형성되는 셀프 얼라인 마스크 패턴을 형성하되, 상기 코어 마스크 패턴과 상기 셀프 얼라인 마스크 패턴의 서로 동일한 제2 간격으로 이격되고, 상기 코어 마스크 패턴 및 상기 셀프 얼라인 마스크 패턴을 마스크로 상기 제1 마스크 층을 제1 마스크 패턴으로 패터닝하고, 상기 제1 마스크 패턴을 마스크로 패터닝하여 필라 어레이 패턴을 형성하는 것을 포함한다.
상기 셀프 얼라인 홈의 수평 단면 형상은 복수의 엣지와, 상기 복수의 엣지를 연결하고, 상기 셀프 얼라인 홈의 내부 방향으로 오목한 복수의 오목부를 포함할 수 있다.
상기 셀프 얼라인 마스크 패턴의 측면의 기울기는 연속적일 수 있다.
상기 셀프 얼라인 마스크 패턴을 형성하는 것은, 상기 셀프 얼라인 마스크 패턴의 측면의 일부를 식각하여 스무드하게 하는 것을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 어레이 영역과 제1 백그라운드 영역을 포함하는 기판 상에 제1 및 제2 마스크 층을 순차적으로 형성하고, 상기 제2 마스크 층을 패터닝하여 상기 제1 어레이 영역에 서로 동일한 제1 간격으로 이격되는 코어 마스크 패턴을 형성하고, 상기 코어 마스크 패턴을 컨포말하게 덮는 스페이서 막을 형성하되, 상기 스페이서 막은 상기 코어 마스크 패턴 사이에 셀프 얼라인 홈을 형성하고, 상기 코어 마스크 패턴의 측면 상에 형성된 상기 스페이서 막의 외면을 따라 상기 어레이 영역과 상기 백그라운드 영역이 분리되도록 정의되고, 상기 셀프 얼라인 홈 및 상기 제1 백그라운드 영역을 완전히 채우는 필러를 형성하고, 상기 스페이서 막의 일부를 제거하여 상기 코어 마스크 패턴 사이에 상기 스페이서 막의 일부와 상기 필러가 적층되어 형성되는 셀프 얼라인 마스크 패턴을 상기 제1 어레이 영역에 형성하고, 상기 스페이서 막의 일부와 상기 필러가 적층되어 형성되는 백그라운드 마스크 패턴을 상기 제1 백그라운드 영역에 형성하고, 상기 코어 마스크 패턴, 상기 셀프 얼라인 마스크 패턴 및 상기 백그라운드 마스크 패턴을 마스크로 상기 제1 마스크 층을 제1 마스크 패턴으로 패터닝하고, 상기 제1 마스크 패턴을 마스크로 패터닝하여 필라 어레이 패턴 및 백그라운드 패턴을 각각 상기 제1 어레이 영역 및 제1 상기 백그라운드 영역에 형성하는 것을 포함한다.
여기서, 상기 백그라운드 영역에 제2 마스크 층을 패터닝하여 백그라운드 더미 패턴을 형성하는 것을 더 포함할 수 있다.
상기 백그라운드 더미 패턴은 상기 코어 마스크 패턴으로부터 상기 제1 간격보다 큰 제2 간격만큼 이격되어 형성될 수 있다.
상기 제2 간격은 0.3 내지 1μm일 수 있다.
상기 백그라운드 더미 패턴과 상기 코어 마스크 패턴은 동시에 형성될 수 있다.
상기 기판은 상기 제1 어레이 영역 및 상기 제1 백그라운드 영역을 포함하는 제1 영역과,
상기 제2 어레이 영역 및 상기 제2 백그라운드 영역을 포함하는 제2 영역을 포함하고,
상기 제2 영역에서, 평평한 외면을 가지는 직선부와, 상기 직선부보다 상기 제2 어레이 영역으로 볼록하게 형성되는 볼록부를 포함하는 제2 백그라운드 패턴을 형성하는 것을 포함할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 A - A' 및 B - B'로 자른 단면도이다.
도 3은 도 1의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 부분 평면도이다.
도 4는 도 3의 C - C'로 자른 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 부분 평면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 부분 평면도이다.
도 7a 내지 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16a 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1의 A - A' 및 B - B'로 자른 단면도이다. 도 3은 도 1의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 부분 평면도이고, 도 4는 도 3의 C - C'로 자른 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 액티브 영역(AC), 소자 분리 영역(ISO), 워드 라인(WL), 비트 라인(BL),제1 필라 패턴(P1) 및 제2 필라 패턴(P2)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
액티브 영역(AC)은 기판(100) 내에 소자 분리 영역(ISO)을 형성함으로써 정의된다. 액티브 영역(100a)은 제1 방향(DR1)을 길이 방향으로 하는 고립된 섬 형상을 가질 수 있다. 구체적으로 설명하면, 액티브 영역(AC)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(116)은 제1 방향(DR1)과 제1 예각(θ1)을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(BL)은 제1 방향(DR1)과 제2 예각(θ2)을 이루는 제3 방향(DR3)으로 연장되어 형성된다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 액티브 영역(AC)과 비트 라인(BL)을 연결하는 비트 라인 컨택(132)과, 액티브 영역(AC)과 스토리지 노드를 연결하는 스토리지 노드 컨택(150) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
각 액티브 영역(AC)들은 중심 부위의 상부면에 제1 컨택 영역(DC)과 양 가장자리의 상부면에 각각 제2 컨택 영역(BC)을 포함한다. 즉, 제1 컨택 영역(DC)은 비트 라인(BL)과 전기적으로 연결하기 위한 영역이 되고, 제2 컨택 영역(BC)은 커패시터(158) 즉, 스토리지 노드와 전기적으로 연결하기 위한 영역이 된다. 상기 제2 방향으로 서로 이웃하는 각 액티브 영역(AC)은 각각 제2 컨택 영역(BC)이 서로 인접하게 배치되도록 형성될 수 있다. 각 액티브 영역(AC)들 내에서 상기 제1 컨택 영역(DC) 및 제2 컨택 영역(BC)은 서로 오버랩되는 부위를 갖지 않으며 각각 분리된 영역을 갖는다
소자 분리 영역(ISO)에는 소자 분리 절연막(108)이 형성될 수 있다. 소자 분리 절연막(108)은 실리콘 산화물을 포함할 수 있다. 또는, 소자 분리 절연막(108)은 실리콘 산화물 및 실리콘 질화물이 각각 1층 이상 적층된 구조를 가질 수 있다. 소자 분리 영역(ISO)이 형성되는 부위에 따라 상기 소자 분리 영역(ISO)의 내부폭이 달라질 수 있고, 소자 분리 영역(ISO)의 내부폭에 따라 소자 분리 영역(ISO)의 내부에 채워지는 소자 분리 절연막(108)의 적층 구조가 달라질 수 있다
게이트 트렌치(112)는 액티브 영역(AC)의 기판(100) 및 소자 분리 절연막(108)의 일부를 식각하여 형성될 수 있다. 게이트 트렌치(112)는 제2 방향(DR2)으로 연장되는 라인 형상일 수 있다. 게이트 트렌치(112)는 하나의 고립된 액티브 영역(AC) 내에 2개가 배치될 수 있다. 즉, 액티브 영역(AC) 내에 2개의 게이트 트렌치(112)가 서로 이격되면서 나란하게 배치될 수 있다.
게이트 트렌치(112)의 형상은 여러 가지일 수 있다. 예를 들어, 게이트 트렌치(112)는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 게이트 트렌치(112)는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
게이트 절연막(114)은 게이트 트렌치(112)의 측벽의 일부 및 저면을 따라 형성될 수 있다. 게이트 절연막(114)은 열산화 공정 또는 화학기상 증착 공정을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연막(114)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다.
게이트 전극(116)은 게이트 트렌치(112)의 일부를 채울 수 있다. 게이트 전극(116)은 게이트 트렌치(112) 내의 게이트 절연막(114) 상에 형성될 수 있다. 게이트 전극(116)은 제2 게이트 절연막(114)이 형성된 게이트 트렌치(112)의 적어도 일부를 매립하여 형성될 수 있다. 즉, 게이트 전극(116)은 리세스된 형태일 수 있다.
게이트 전극(116)은 배리어 메탈 및 필 메탈의 적층구조일 수 있다. 상기 배리어 메탈은 예를 들어, 티타늄, 티타늄질화물, 탄탈륨 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다. 이러한 물질은 단독 혹은 2 이상 적층될 수 있다. 상기 필 메탈은 예를 들어, 텅스텐 또는 폴리 실리콘 등의 도전성 물질을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
게이트 전극(116)은 도 1의 워드 라인(WL)일 수 있다. 즉, 게이트 전극(116)은 게이트 트렌치(112)를 따라 제2 방향(DR2)으로 연장될 수 있다.
캡핑막(118)은 게이트 트렌치(112)를 완전히 채울 수 있다. 캡핑막(118)은 게이트 전극(116) 상에 형성될 수 있다. 캡핑막(118)의 상면은 기판(100) 또는 소자 분리 절연막(108)의 상면과 동일한 평면일 수 있다. 단, 이에 제한되는 것은 아니다. 캡핑막(118)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
액티브 영역(AC)의 제1 컨택 영역(DC) 및 제2 컨택 영역(BC)은 게이트 전극(116)의 양 측면에 형성될 수 있다. 이에 제1 컨택 영역(DC) 및 제2 컨택 영역(BC)에는 소오스/드레인이 형성될 수 있다.
비트 라인 컨택(132)은 제1 컨택 영역(DC) 상에 비트 라인(BL)과 전기적으로 연결되기 위해서 형성될 수 있다. 비트 라인 컨택(132)은 전기적으로 도전성 물질을 포함할 수 있다. 예를 들어, 비트 라인 컨택(132)은 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인(BL)은 적층 구조일 수 있다. 비트 라인(BL)은 패드 절연막(120a), 식각 저지막(120b), 제1 도전막(122), 제2 도전막(134), 하드 마스크 패턴(136) 및 절연 스페이서(142)를 포함한다.
패드 절연막(120a)은 실리콘 산화물을 포함할 수 있다. 패드 절연막(120a)은 비트 라인(BL)의 구조의 최하에서 하부 구조와 전기적으로 절연을 시키는 역할을 할 수 있다. 패드 절연막(120a)은 비트 라인 컨택(132)이 형성되는 제1 컨택 영역(DC)에서는 형성되지 않을 수 있다. 패드 절연막(120a)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
식각 저지막(120b)은 패드 절연막(120a) 상에 형성될 수 있다. 식각 저지막(120b)은 패드 절연막(120a)과 식각 선택비가 높은 절연물질로 형성될 수 있다. 식각 저지막(120b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 식각 저지막(120b)은 비트 라인(BL)의 형성 시에 하부의 식각을 저지하기 위한 종점막 역할을 할 수 있다.
제1 도전막(122)은 식각 저지막(120b) 상에 형성될 수 있다. 제1 도전막(122)은 식각 공정을 통해서 용이하게 식각될 수 있는 물질을 포함해야 한다. 예를 들어, 제1 도전막(122)은 폴리 실리콘을 포함할 수 있다. 제1 도전막(122)은 비트 라인 컨택(132)이 형성되는 부분에는 형성되지 않을 수 있다. 이 때, 제1 도전막(122)과 비트 라인 컨택(132)의 상면의 높이가 동일하게 형성되어 비트 라인(BL)이 동일한 높이로 연장되는 것을 지지할 수 있다.
제2 도전막(134)은 제1 도전막(122) 상에 형성될 수 있다. 제2 도전막(134)은 제1 도전막(122)보다 낮은 저항을 가질 수 있다. 제2 도전막(134)은 배리어 금속막(134a) 및 금속막(134b)을 포함할 수 있다. 배리어 금속막(134a)은 제1 도전막(122) 상에 형성되고, 금속막(134b)은 배리어 금속막(134a) 상에 형성될 수 있다.
배리어 금속막(134a)은 예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 이들은 단독으로 사용하거나 또는 2 이상 적층하여 형성할 수 있다. 금속막(134b)은 예를 들어, 텅스텐을 포함할 수 있다 단, 이에 제한되는 것은 아니다.
하드 마스크 패턴(136)은 제2 도전막(134) 상에 형성될 수 있다. 하드 마스크 패턴(136)은 제3 방향(DR3)으로 연장되어 비트 라인(BL)의 라인 형상의 패터닝을 위해서 형성될 수 있다. 구체적으로, 하드 마스크 패턴(136)은 제1 도전막(122) 및 제2 도전막(134)의 라인 형상을 패터닝하기 위한 마스크로 사용될 수 있다. 하드 마스크 패턴(136)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
절연 스페이서(142)는 비트 라인(BL)의 측면에 형성될 수 있다. 구체적으로, 절연 스페이서(142)는 비트 라인(BL)의 제1 도전막(122), 제2 도전막(134) 및 하드 마스크 패턴(136)의 측면에 형성될 수 있다. 제1 컨택 영역(DC)에서는 비트 라인 컨택(132)의 측면 에도 절연 스페이서(142)가 형성될 수 있다. 이 때, 절연 스페이서(142)는 에어 스페이서를 포함할 수 있다.
층간 절연막(144)은 비트 라인(BL)이 형성되지 않은 부분을 채울 수 있다. 층간 절연막(144)의 상면은 비트 라인(BL)의 상면 즉, 하드 마스크 패턴(136)의 상면과 동일한 평면일 수 있다.
스토리지 노드 컨택(150)은 층간 절연막(144)을 관통하여 형성될 수 있다. 스토리지 노드 컨택(150)은 액티브 영역(AC)의 제2 컨택 영역(BC) 상에 형성될 수 있다. 스토리지 노드 컨택(150)은 제2 컨택 영역(BC)과 커패시터(158)를 전기적으로 연결할 수 있다. 스토리지 노드 컨택(150)은 도전성 물질을 포함할 수 있다. 스토리지 노드 컨택(150)은 예를 들어, 폴리실리콘을 포함할 수 있다.
커패시터(158)는 스토리지 노드 컨택(150)의 상부와 접할 수 있다. 커패시터(158)는 실린더형 또는 스택형일 수 있다. 커패시터(158)는 하부 전극(152), 유전막(154) 및 상부 전극(156)이 차례로 적층된 구조일 수 있다.
하부 전극(152)은 도전성 물질로 형성된 막일 수 있다. 하부 전극(152)은 TIN, TiAIN, TAN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, 백금, 또는 이리듐으로 형성되거나 이들의 조합으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
하부 전극(152)은 예를 들어, 물리 기상 증착(Physical Vapor Deposition), 화학 기상 증착법(Chemical Vapor Deposition, 이하 CVD라 한다)이나 원자층 증착법(Atomic Layer Deposition, 이하 ALD라 한다) 등의 방법으로 형성될 수 있다.
유전막(154)은 하부 전극(152) 상에 형성된다. 유전막(154)은 도면에서 하나의 층으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 유전막(154)은 금속 질화막 상에 금속 산화막이 적층되어 형성될 수 있으며, 이 때 각 막은 원자층 증착 방법(Atomic Layer Deposition, ALD)으로 형성될 수 있다. 또한, 유전막(154)은 2층으로 한정되지 않으며, 필요에 따라서, 3층 이상의 막으로 형성될 수 있다.
유전막(154)은 고유전율을 가진 막일수 있다. 예를 들어, 유전막(154)은 ZrO2막, HfO2막, 및 Ta2O3막으로 이루어진 군에서 선택된 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 또는 유전막(154)은 추가적으로 알루미늄 질화막(AlN), 보론 질화막(BN), 지르코늄 질화막(Zr3N4), 하프늄 질화막(Hf3N4) 등을 포함할 수 있다.
상부 전극(156)은 유전막(154) 상에 유전막(154)과 접하여 형성된다. 상부 전극(156)은 도전성 금속 질화물을 포함할 수 있고, 예를 들어, 티타늄 질화물(TiN), 지르코늄 질화물(ZrN), 알루미늄 질화물(AlN), 하프늄 질화물(HfN), 탄탈륨 질화물(TaN), 질화 나이오븀(NbN), 질화 이트륨(YN), 란타늄 질화물(LaN), 질화 바나듐(VN) 및 질화 망간(Mn4N) 중 하나를 포함할 수 있다.
제1 필라 패턴(P1) 및 제2 필라 패턴(P2)은 제1 컨택 영역(DC)과는 오버랩되지 않고, 제2 컨택 영역(BC)과는 오버랩될 수 있다. 즉, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)은 액티브 영역(AC)의 길이 방향의 양 끝과 오버랩되고, 액티브 영역(AC)의 중심 부분과 오버랩되지 않을 수 있다.
제1 필라 패턴(P1) 및 제2 필라 패턴(P2)은 액티브 영역(AC) 및 소자 분리 영역(ISO)과 오버랩되어 형성될 수 있다. 또한, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)은 캡핑막(118)이 형성된 게이트 트렌치(112)와도 오버랩될 수 있다. 또한, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)은 비트 라인(BL) 및 비트 라인 컨택(132)과도 오버랩될 수 있다. 즉, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)은 본 발명의 몇몇 실시예에 따른 반도체 장치의 하부 구조물과 오버랩 될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 개방된 영역 즉, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)이 형성되지 않은 영역이 제1 컨택 영역(DC)과 접하므로, 비트 라인 컨택(132) 및 비트 라인(BL)을 형성하는 데에 식각 가스의 유입이 매우 원활할 수 있다. 이에 따라, 비트 라인 컨택(132) 및 비트 라인(BL)을 패터닝하는 식각 공정의 성공율이 상승하여 반도체 장치의 동작 특성이 제고될 수 있다.
도 3 및 도 4를 참고하면, 제1 필라 패턴(P1)과 제2 필라 패턴(P2)은 서로 어레이 형태로 정렬될 수 있다. 즉, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)은 필라 어레이 패턴을 형성할 수 있다. 도 4에서는 기판(100)에 형성된 하부 구조물들을 도시하지 않고 하부 영역(101)으로 대체한다.
기판(100)은 어레이 영역(PA) 및 백그라운드 영역(BG)을 포함할 수 있다. 어레이 영역(PA)에는 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)이 형성될 수 있다. 백그라운드 영역(BG)에는 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)이 형성되지 않고, 백그라운드 패턴(B)이 형성될 수 있다.
제1 필라 패턴(P1)과 제2 필라 패턴(P2)은 제4 방향(DR4)과 제5 방향(DR5)으로 서로 교대로 배치될 수 있다. 이 때, 제4 방향(DR4)은 제2 방향(DR2) 및 제3 방향(DR3)과 각각 제3 예각(θ3) 및 제4 예각(θ4)을 이룰 수 있다. 제5 방향(DR5)은 제4 방향(DR4)과 교차하는 방향일 수 있다. 제5 방향은 제3 방향(DR3)과 제5 예각(θ5)을 이룰 수 있다.
제1 필라 패턴(P1)과 제2 필라 패턴(P2)은 2개의 방향으로 서로 교대로 배치되어 있므로, 각각의 패턴에서 가장 인접한 패턴이 자기 자신과 다른 패턴일 수 있다. 즉, 제1 필라 패턴(P1)과 가장 인접한 패턴은 4개의 제2 필라 패턴(P2)이고, 제2 필라 패턴(P2)과 가장 인접한 패턴은 4개의 제1 필라 패턴(P1)일 수 있다. 물론, 어레이 영역(PA)의 외곽에 있는 패턴의 경우에는 필라 패턴이 아닌 백그라운드 패턴(B)과 인접할 수 있다. 제1 필라 패턴(P1)과 제2 필라 패턴(P2)은 서로 대각 격자(diagonal grid)일 수 있다.
제1 필라 패턴(P1)과 제2 필라 패턴(P2)의 서로 인접한 패턴 사이의 거리는 동일할 수 있다. 구체적으로 서로 인접한 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)과의 중심 간의 거리(D2)는 동일할 수 있다. 서로 인접한 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)과의 중심 간의 거리(D2)는 예를 들어, 20 내지 80nm일 수 있다. 이는 더블 패터닝의 공정을 이용하여 집적도를 늘린 결과일 수 있다.
나아가, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 측면 간의 간격(D1)도 각각의 패턴마다 동일할 수 있다. 단, 이 때 "동일"이란 식각 공정 등에 따른 미세한 단차를 포함하는 개념이다.
제1 필라 패턴(P1)과 제2 필라 패턴(P2)의 높이는 동일할 수 있다. 제1 필라 패턴(P1)과 제2 필라 패턴(P2)의 수평 단면은 서로 다를 수 있다. 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 측면은 라운딩된 형상일 수 있다. 즉, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 측면은 모서리가 존재하지 않을 수 있다. 즉, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 수평 둘레의 기울기는 연속적일 수 있다.
제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 수평 단면은 원형 내지 타원형일 수 있다. 이러한 경우에는 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 장반경 및 단반경 중 적어도 하나가 다를 수 있다. 즉, 제1 필라 패턴(P1)의 제1 장반경(MJ1) 및 제1 단반경(MN1)은 제2 필라 패턴(P2)의 제2 장반경(MJ2) 및 제2 단반경(MN2)과 각각 서로 다를 수 있다. 또는 즉, 제1 필라 패턴(P1)의 제1 장반경(MJ1)과 제2 필라 패턴(P2)의 제2 장반경(MJ2)이 서로 동일하고, 제2 필라 패턴(P2)의 제1 단반경(MN1)과 제2 필라 패턴(P2)의 제2 단반경(MN2)이 서로 다를 수 있다. 또는 즉, 제1 필라 패턴(P1)의 제1 장반경(MJ1)과 제2 필라 패턴(P2)의 제2 장반경(MJ2)이 서로 다르고, 제2 필라 패턴(P2)의 제1 단반경(MN1)과 제2 필라 패턴(P2)의 제2 단반경(MN2)이 서로 동일할 수 있다. 단, 이는 하나의 예시에 불과하고 이에 제한되는 것은 아니다.
어레이 영역(PA)은 제1 필라 패턴(P1) 및 제2 필라 패턴(P2) 사이에 스페이서 영역(S)을 포함할 수 있다. 스페이서 영역(S)은 제1 필라 패턴(P1) 및 제2 필라 패턴(P2) 사이의 공간을 의미할 수 있다. 또한, 스페이서 영역(S)은 백그라운드 영역(BG)과 제1 필라 패턴(P1) 및 제2 필라 패턴(P2) 중 외곽에 위치하는 외곽 필라 패턴(PE)의 사이에도 형성될 수 있다.
스페이서 영역은 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)에 비해서 낮은 상면을 가질 수 있다. 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 상면은 동일한 높이를 가질 수 있다. 따라서, 어레이 영역(PA)은 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)과 상관없이 2개의 높이의 상면을 가질 수 있다.
백그라운드 패턴(B)은 백그라운드 영역(BG)에 형성될 수 있다. 백그라운드 패턴(B)은 백그라운드 영역(BG)을 완전히 채울 수 있다. 백그라운드 영역(BG)은 제1 필라 패턴(P1) 및 제2 필라 패턴(P2) 중 외곽 필라 패턴(PE)에서 일정한 간격(D3)만큼 이격될 수 있다. 이 때 일정한 간격(D3)은 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 측면 간의 간격(D1)보다 클 수 있다.
백그라운드 패턴(B)은 어레이 영역(PA)과의 경계에서 요철부(R)를 포함할 수 있다. 요철부(R)는 오목부(CC)와 돌출부(P)를 포함할 수 있다.
오목부(CC)는 어레이 영역(PA)에서 백그라운드 영역(BG) 방향으로 오목하게 형성될 수 있다. 오목부(CC)는 일정한 간격(D3)만큼 외곽 필라 패턴(PE)에서 이격되어 외곽 필라 패턴(PE)의 표면에 컨포말한 형태로 형성될 수 있다.
돌출부(P)는 오목부(CC)와 오목부(CC)가 만나는 지점에서 형성될 수 있다. 돌출부(P)는 돌출부(P)는 인접하는 2개의 외곽 필라 패턴(PE)과의 거리(D3)가 동일할 수 있다. 이 때, 상기 거리(D3)는 오목부(CC)가 외곽 필라 패턴(PE)과 이격되는 간격(D3)과 동일할 수 있다. 돌출부(P)의 양 측면에서의 기울기의 절대값은 동일하고 부호가 서로 다를 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 백그라운드 영역(BG)에서 더미 필라 패턴을 소모하지 않고, 일정한 간격(D3)만큼 이격된 백그라운드 패턴(B)을 포함한다. 이러한 백그라운드 패턴(B)의 장치는 어레이 영역(PA)의 면적을 최대화하여 낭비되는 면적을 최소화하여 반도체 장치의 용량을 최대화할 수 있다. 나아가, 포토 장치의 레졸루션의 한계보다 좁은 간격으로 필라 패턴을 형성하여 집적도를 향상시킬 수도 있다.
이하 도 5를 참조하여, 본원 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 부분 평면도이다.
도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다.
제1 영역(Ⅰ)은 도 1 내지 도 4의 몇몇 실시예에 따른 반도체 장치를 포함할 수 있다. 즉, 제1 영역(Ⅰ)은 제1 어레이 영역(PA1) 및 제1 백그라운드 영역(BG1)을 포함할 수 있다.
제1 필라 패턴(P1-1) 및 제2 필라 패턴(P2-1)은 제1 어레이 영역(PA1) 상에 형성될 수 있다. 제1 백그라운드 패턴(B1)은 제1 백그라운드 영역(BG1) 상에 형성될 수 있다. 제1 백그라운드 패턴(B)은 제1 요철부(R1)를 포함할 수 있다.
제2 영역(Ⅱ)은 제2 어레이 영역(PA) 및 제2 백그라운드 영역(BG)을 포함할 수 있다. 제2 어레이 영역(PA) 상에는 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)이 형성될 수 있다.
제3 필라 패턴(P1-2)과 제4 필라 패턴(P2-2)은 2개의 방향으로 서로 교대로 배치되어 있므로, 각각의 패턴에서 가장 인접한 패턴이 자기 자신과 다른 패턴일 수 있다. 즉, 제3 필라 패턴(P1-2)과 가장 인접한 패턴은 4개의 제4 필라 패턴(P2-2)이고, 제4 필라 패턴(P2-2)과 가장 인접한 패턴은 4개의 제3 필라 패턴(P1-2)일 수 있다. 물론, 어레이 영역(PA)의 외곽에 있는 패턴의 경우에는 필라 패턴이 아닌 백그라운드 패턴(B)과 인접할 수 있다.
제3 필라 패턴(P1-2)과 제4 필라 패턴(P2-2)의 서로 인접한 패턴 사이의 거리는 동일할 수 있다. 구체적으로 서로 인접한 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)과의 중심 간의 거리는 동일할 수 있다. 서로 인접한 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)과의 중심 간의 거리는 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 중심 간의 거리와 동일할 수 있다. 다만, 이에 제한되는 것은 아니고, 본 발명의 몇몇 실시예에서는 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)과의 중심 간의 거리는 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)의 중심 간의 거리와 서로 다를 수 있다.
나아가, 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)의 측면 간의 간격(D4)도 각각의 패턴마다 동일할 수 있다. 단, 이 때 "동일"이란 식각 공정 등에 따른 미세한 단차를 포함하는 개념이다.
제3 필라 패턴(P1-2)과 제4 필라 패턴(P2-2)의 높이는 동일할 수 있다. 제3 필라 패턴(P1-2)과 제4 필라 패턴(P2-2)의 수평 단면은 서로 다를 수 있다. 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)의 측면은 라운딩된 형상일 수 있다. 즉, 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)의 측면은 모서리가 존재하지 않을 수 있다. 즉, 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)의 수평 둘레의 기울기는 연속적일 수 있다.
제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)의 수평 단면은 원형 내지 타원형일 수 있다. 이러한 경우에는 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2)의 장반경 및 단반경 중 적어도 하나가 다를 수 있다. 즉, 제3 필라 패턴(P1-2)의 제3 장반경(MJ3) 및 제3 단반경(MN3)은 제4 필라 패턴(P2-2)의 제4 장반경(MJ4) 및 제4 단반경(MN4)과 각각 서로 다를 수 있다. 또는 즉, 제3 필라 패턴(P1-2)의 제3 장반경(MJ3)과 제4 필라 패턴(P2-2)의 제4 장반경(MJ4)이 서로 동일하고, 제4 필라 패턴(P2-2)의 제3 단반경(MN3)과 제4 필라 패턴(P2-2)의 제4 단반경(MN4)이 서로 다를 수 있다. 또는 즉, 제3 필라 패턴(P1-2)의 제3 장반경(MJ3)과 제4 필라 패턴(P2-2)의 제4 장반경(MJ4)이 서로 다르고, 제3 필라 패턴(P1-2)의 제3 단반경(MN3)과 제4 필라 패턴(P2-2)의 제4 단반경(MN4)이 서로 동일할 수 있다. 단, 이는 하나의 예시에 불과하고 이에 제한되는 것은 아니다.
제2 백그라운드 영역(BG)을 완전히 채우는 제2 백그라운드 패턴(B)은 제2 요철부(R2)를 포함할 수 있다. 제2 요철부(R2)는 볼록부(CV)와 직선부(ST)를 포함할 수 있다.
볼록부(CV)는 제2 어레이 영역(PA)의 필라 패턴의 일부가 백그라운드 패턴과 결합된 형태로 형성될 수 있다. 따라서, 실제 제2 외곽 필라 패턴(PE2)과의 거리(D4)는 제2 어레이 영역(PA)의 제3 필라 패턴(P1-2) 및 제4 필라 패턴(P2-2) 사이의 거리와 동일할 수 있다.
직선부(ST)는 볼록부(CV)와 볼록부(CV)를 직선으로 연결하는 부위일 수 있다. 이에 따라, 볼록부(CV)는 직선부(ST)를 기준으로 제2 백그라운드 영역(BG)에서 제2 어레이 영역(PA) 방향으로 볼록하게 돌출될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 2개의 영역을 나누어서, 2가지 형태의 백그라운드 패턴을 포함할 수 있다. 먼저, 제1 영역(Ⅰ)의 제1 백그라운드 패턴(B)은 집적도를 높이고, 필라 패턴의 활용도를 최대화할 수 있다. 제2 영역(Ⅱ)의 제2 백그라운드 패턴(B)은 공정상의 문제로 인해서 외곽 필라 패턴의 경우 손상될 확률이 높게되므로, 이러한 손상된 필라 패턴을 제2 백그라운드 패턴(B)에 포함시켜 불량을 미리 방지할 수 있다.
즉, 집적도가 중요한 제1 영역(Ⅰ)에는 제1 백그라운드 패턴(B)을 형성하고, 불량률이 중요한 제2 영역(Ⅱ)에서는 제2 백그라운드 패턴(B)을 형성할 수 있다. 즉, 같은 장치에서 각각의 영역의 특성에 따라 원하는 형태의 백그라운드 패턴을 동시에 사용할 수 있다.
이하, 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 부분 평면도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 허니콤(honeycomb) 형상으로 배치된 필라 어레이 패턴을 포함할 수 있다.
기판(100)은 어레이 영역(PA) 및 백그라운드 영역(BG)을 포함할 수 있다.
구체적으로, 어레이 영역(PA)에서, 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)은 중앙에 제2 필라 패턴(P2)을 두고, 6개의 제1 필라 패턴(P1)이 제2 필라 패턴(P2)과 같은 거리(D5)에 위치할 수 있다. 이 때, 제1 필라 패턴(P1) 사이의 거리(D5)는 제1 필라 패턴(P1)과 제2 필라 패턴(P2) 사이의 거리(D5)와 동일할 수 있다.
백그라운드 영역(BG)에서 제3 백그라운드 패턴(B)이 형성될 수 있다. 제3 백그라운드 패턴(B)은 백그라운드 영역(BG)을 완전히 채울 수 있다. 제3 백그라운드 패턴(B)은 외곽 필라 패턴(PE)으로부터 일정한 간격(D6)만큼 이격되어 형성될 수 있다.
제3 백그라운드 패턴(B)은 어레이 영역(PA)과의 경계에서 요철부(R)를 포함할 수 있다. 요철부(R)는 오목부(CC)와 돌출부(P)를 포함할 수 있다.
오목부(CC)는 어레이 영역(PA)에서 백그라운드 영역(BG) 방향으로 오목하게 형성될 수 있다. 오목부(CC)는 일정한 간격(D6)만큼 외곽 필라 패턴(PE)에서 이격되어 외곽 필라 패턴(PE)의 표면에 컨포말한 형태로 형성될 수 있다.
돌출부(P)는 오목부(CC)와 오목부(CC)가 만나는 지점에서 형성될 수 있다. 돌출부(P)는 돌출부(P)는 인접하는 2개의 외곽 필라 패턴(PE)과의 거리(D6)가 동일할 수 있다. 이 때, 상기 거리(D6)는 오목부(CC)가 외곽 필라 패턴(PE)과 이격되는 간격(D6)과 동일할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 어레이 영역(PA)에서 허니콤 형상으로 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)이 배치될 수 있다. 허니콤 형상은 필라 패턴의 집적도를 가장 높게 형성할 수 있는 형상일 수 있다. 즉, 필라 패턴의 집적도를 높여서 전체 반도체 장치의 집적도를 높이고, 동작 특성을 향상시킬 수 있다.
이하에서, 도 3, 도 4 및 도 7a 내지 도 15를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 상술한 반도체 장치의 실시예에서 설명한 부분과 중복되는 부분은 생략하거나 간략히 한다.
도 7a 내지 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 7a 내지 도 14a는 부분 평면도이고, 도 7b 내지 도 14b는 도 7a 내지 도 14a의 D - D'로 자른 단면도이다.
먼저 도 7a 및 도 7b를 참조하면, 도 3 및 도 4의 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)을 형성하기 위한 적층 구조체를 제공한다.
기판(100)과 패터닝되는 타겟층(T)은 도 2에서 설명한 하부 구조물이 포함될 수 있다. 편의상 하부 구조물을 도시하지 않고, 하부 영역(101)으로 대체하여 도시하였다.
하부 영역(101) 상에 제1 마스크 층(200, 210), 제2 마스크 층(300, 310), 반사 방지층(320)을 순차적으로 적층하고, 반사 방지층(320) 상에 감광막 패턴(400)을 형성한다.
제1 마스크 층(200, 210), 제2 마스크 층(300, 310) 및 반사 방지층(320)은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
제1 마스크 층(200, 210) 및 제2 마스크 층(300, 310)은 도시된 바와 같이 복수의 층으로 구성될 수 있다. 상기 복수의 층은 각각 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나로 이루어질 수도 있다. 상기 복수의 층은 아래층은 예를 들어, 실리콘 질화물층으로 이루어질 수 있고, 상기 아래층은 상기 실리콘 질화물의 하부에 얇은 실리콘 산화물을 더 포함할 수 있다. 위층은 실리콘 산화물로 이루어질 수 있다. 도시되지 않았지만, 제1 마스크 층(200, 210) 및 제2 마스크 층(300, 310)은 상기 실리콘 산화층 상에 다결정질 실리콘 층을 더 포함할 수도 있다. 단, 이에 제한되는 것은 아니다.
반사 방지층(320)은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 층들이다. 반사 방지층(320)은 실리콘 산질화막(SiON)으로 이루어질 수 있다. 단, 이에 제한되는 것은 아니다.
감광막 패턴(400)은 사진 식각 공정을 통해서 패터닝될 수 있다. 감광막 패턴(400)은 사진 식각 공정에 사용되는 포토 레지스트일 수 있다. 단, 이에 제한되는 것은 아니다. 감광막 패턴(400)은 추후에 형성되는 제1 필라 패턴(P1)의 형상을 고려해서 형성될 수 있다. 감광막 패턴(400)은 서로 일정한 거리(D0)만큼 이격될 수 있다. 감광막 패턴(400)은 타원형 또는 원형일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 8a 및 도 8b를 참조하면, 감광막 패턴(400)을 마스크로 제2 마스크 층(300, 310)을 식각한다.
즉, 감광막 패턴(400)이 위치한 부분을 제외하고, 수직한 방향으로 이방성 식각을 통해서 제2 마스크 층(300, 310)을 식각하여 제2 마스크 패턴(300p, 310p)을 형성할 수 있다. 감광막 패턴(400) 및 반사 방지층(320)은 식각 과정에서 제거되거나 추가 공정에 의해서 완전히 제거될 수 있다.
제2 마스크 패턴(300p, 310p)은 제1 마스크 층(200, 210)을 노출시킬 수 있다. 따라서, 도 8a의 평면도 상에서는 제1 마스크 층(200, 210)의 상부(210)와 제2 마스크 패턴(300p, 310p)의 상부(310p)가 노출될 수 있다.
이어서, 도 9a 및 도 9b를 참조하면, 스페이서 막(500)을 형성한다.
스페이서 막(500)은 제1 마스크 층(200, 210)의 상부(210)와 제2 마스크 패턴(300p, 310p)의 상부(310p)를 완전히 덮을 수 있다. 스페이서 막(500)은 제2 마스크 패턴(300p, 310p)의 측면 상에도 형성될 수 있다. 구체적으로 스페이서 막(500)은 제2 마스크 패턴(300p, 310p)의 상면 및 측면과 제1 마스크 층(200, 210)의 상면을 따라 컨포말하게 형성될 수 있다.
이 때, 제2 마스크 패턴(300p, 310p) 사이에 셀프 얼라인 홈(600)을 형성할 수 있다. 셀프 얼라인 홈(600)은 제2 마스크 패턴(300p, 310p)으로부터 일정한 간격만큼 이격될 수 있다. 즉, 스페이서 막(500)의 두께만큼 이격될 수 있다.
셀프 얼라인 홈(600)은 도 9a에 도시되었듯이 오목한 면을 가지는 마름모 형상일 수 있다. 만일 제2 마스크 패턴(300p, 310p)이 허니콤 형상인 경우에는 마름모가 아닌 오목 6각형 형상일 수도 있다.
이어서, 도 10a 및 도 10b를 참조하면, 스페이서 막(500) 상에 필러(700)를 형성한다.
필러(700)는 스페이서 막(500)을 완전히 덮을 수 있다. 필러(700)는 셀프 얼라인 홈(600)을 완전히 채울 수 있다. 필러(700)의 상면은 제2 마스크 패턴(300p, 310p) 및 스페이서 막(500)의 상면보다 높게 형성될 수 있다.
이어서, 도 11a 및 도 11b를 참조하면, 필러(700) 및 스페이서 막(500)의 일부를 제거하여 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)을 형성한다.
필러(700) 및 스페이서 막(500)의 일부를 제거하는 공정은 화학 기계전 평탄화(chemical mechanical polish, CMP) 공정 또는 에치백(etch back) 공정일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 필러 패턴(700P1)은 셀프 얼라인 홈(600)에 위치하고, 하면과 측면이 스페이서 패턴(500P)에 의해서 둘러쌓일 수 있다. 제2 필러 패턴(700P2)도 하면과 측면이 스페이서 패턴(500P)에 의해서 둘러쌓일 수 있다. 스페이서 패턴(500P)은 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)의 저면에 접하는 제1 부분과 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)의 측면에 접하는 제2 부분을 포함할 수 있다.
이어서, 도 12a 및 도 12b를 참조하면, 스페이서 패턴(500P)의 일부를 제거하고, 제1 마스크 층(200, 210)의 상부(210)를 패터닝하여 상부 제1 마스크 패턴(210P)을 형성할 수 있다.
구체적으로, 스페이서 패턴(500P)은 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)의 측면에 접하는 제2 부분이 제거되고, 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)의 저면에 접하는 제1 부분이 남아있을 수 있다.
제2 마스크 패턴(300p, 310p) 및 상부 제1 마스크 패턴(210P)이 적층된 패턴을 코어 마스크 패턴이라 할 수 있다. 또한, 제1 필러 패턴(700P1), 스페이서 패턴(500P1) 및 상부 제1 마스크 패턴(210P)이 적층된 패턴을 셀프 얼라인 마스크 패턴이라 할 수 있다. 또한, 제2 필러 패턴(700P2), 스페이서 패턴(500P1) 및 상부 제1 마스크 패턴(210P)이 적층된 패턴을 백그라운드 마스크 패턴이라 할 수 있다.
이 때, 식각에 의해서 상기 셀프 얼라인 마스크 패턴의 측면이 스무드(smooth)해질 수 있다. 즉, 오목한 면 부분이 직선 또는 볼록하게 펴질 수 있다. 이는 날카로운 돌출부가 식각률이 더 높기 때문에 발생할 수 있다.
이어서, 도 13a 및 도 13b를 참조하면, 상기 코어 마스크 패턴, 셀프 얼라인 마스크 패턴 및 백그라운드 마스크 패턴을 마스크로 제1 마스크 층(200, 210) 및 타겟층(T)을 식각하여 제1 마스크 패턴(200p1, 200p2), 제1 필라 패턴(P1), 제2 필라 패턴(P2), 백그라운드 패턴(B)을 형성한다.
이 때, 제2 필라 패턴(P2)은 더욱 스무드해져서 원형 내지 타원형의 형상을 가질 수 있다.
이어서, 도 14a 및 도 14b를 참조하면, 제1 마스크 패턴(200p1, 200p2)을 제거한다.
이에 따라, 백그라운드 영역(BG)에는 백그라운드 패턴(B)이 형성되고, 어레이 영역(PA)에는 제1 필라 패턴(P1) 및 제2 필라 패턴(P2)이 형성될 수 있다.
제1 필라 패턴(P1)과 제2 필라 패턴(P2)의 사이의 거리(D1)는 백그라운드 패턴(B)과 제1 필라 패턴(P1)의 거리(D3)보다 가까울 수 있다.
도 15를 참조하면, 제1 필러 패턴(700P1)의 평면도와 제2 필라 패턴(P2)의 평면도를 중첩해서 비교하였다. 제1 필러 패턴(700P1)은 마름모 형상일 수 있고, 제2 필라 패턴(P2)은 원형 내지 타원형일 수 있다. 즉, 제1 필러 패턴(700P1)을 마스크로 식각 공정을 하면 마스크 형상보다 더 스무드하게 타겟층(T)이 식각될 수 있다. 즉, 날카로운 엣지 부분(b) 보다는 넓적한 면 부분(a)에서 스무드화가 더 심할 수 있다. 이에 따라, 제2 필라 패턴(P2)이 원형 내지 타원형이 될 수 있다.
이하에서, 도 16a 내지 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 상술한 반도체 장치 및 그 제조 방법의 실시예에서 설명한 부분과 중복되는 부분은 생략하거나 간략히 한다.
도 16a 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계 도면들이다. 도 16a는 부분 평면도이고, 도 16b 내지 도 21은 도 16a의 D - D'로 자른 단면도이다.
먼저 도 16a 및 도 16b를 참조하면, 적층 구조체 상에 감광막 패턴(400) 및 백그라운드 감광막 패턴(400')을 형성한다.
감광막 패턴(400)은 서로 일정한 거리(D0)만큼 이격될 수 있다. 감광막 패턴(400)은 타원형 또는 원형일 수 있으나, 이에 제한되는 것은 아니다.
백그라운드 감광막 패턴(400')은 감광막 패턴(400)으로부터 일정한 거리(D7)만큼 이격되어 형성될 수 있다. 백그라운드 감광막 패턴(400')과 감광막 패턴(400)의 거리는 감광막 패턴(400)들 사이의 거리보다 클 수 있다. 예를 들어, 백그라운드 감광막 패턴(400')은 감광막 패턴(400)으로부터 일정한 거리(D7)는 0.3 내지 1μm일 수 있다.
이어서, 도 17을 참조하면, 감광막 패턴(400) 및 백그라운드 감광막 패턴(400')을 마스크로 제2 마스크 층(300, 310)을 식각한다.
즉, 감광막 패턴(400) 및 백그라운드 감광막 패턴(400')이 위치한 부분을 제외하고, 수직한 방향으로 이방성 식각을 통해서 제2 마스크 층(300, 310)을 식각하여 제2 마스크 패턴(300p, 310p) 및 백그라운드 제2 마스크 패턴(300p', 310p')을 형성할 수 있다. 백그라운드 감광막 패턴(400'), 감광막 패턴(400) 및 반사 방지층(320)은 식각 과정에서 제거되거나 추가 공정에 의해서 완전히 제거될 수 있다.
백그라운드 제2 마스크 패턴(300p', 310p') 및 제2 마스크 패턴(300p, 310p)은 제1 마스크 층(200, 210)을 노출시킬 수 있다.
이어서, 도 18을 참조하면, 스페이서 막(500)을 형성한다.
스페이서 막(500)은 제1 마스크 층(200, 210)의 상부(210), 백그라운드 제2 마스크 패턴(300p', 310p') 및 제2 마스크 패턴(300p, 310p)의 상부(310p)를 완전히 덮을 수 있다. 스페이서 막(500)은 백그라운드 제2 마스크 패턴(300p', 310p') 및 제2 마스크 패턴(300p, 310p)의 측면 상에도 형성될 수 있다. 구체적으로 스페이서 막(500)은 백그라운드 제2 마스크 패턴(300p', 310p') 및 제2 마스크 패턴(300p, 310p)의 상면 및 측면과 제1 마스크 층(200, 210)의 상면을 따라 컨포말하게 형성될 수 있다.
이 때, 제2 마스크 패턴(300p, 310p) 사이에 셀프 얼라인 홈(600)을 형성할 수 있다. 셀프 얼라인 홈(600)은 제2 마스크 패턴(300p, 310p)으로부터 일정한 간격만큼 이격될 수 있다. 즉, 스페이서 막(500)의 두께만큼 이격될 수 있다.
이어서, 도 19를 참조하면, 스페이서 막(500) 상에 필러(700)를 형성한다.
필러(700)는 스페이서 막(500)을 완전히 덮을 수 있다. 필러(700)는 셀프 얼라인 홈(600)을 완전히 채울 수 있다. 필러(700)의 상면은 백그라운드 제2 마스크 패턴(300p', 310p') 및 제2 마스크 패턴(300p, 310p) 및 스페이서 막(500)의 상면보다 높게 형성될 수 있다.
이 때, 백그라운드 제2 마스크 패턴(300p', 310p')이 있기에 필러(700)의 상면이 백그라운드 제2 마스크 패턴(300p', 310p') 및 제2 마스크 패턴(300p, 310p) 및 스페이서 막(500)의 상면보다 높게 형성될 수 있다. 즉, 로딩 효과(loading effect)에 의해서 필러의 상면이 제2 마스크 패턴(300p, 310p)로부터 멀어질수록 낮아지는 것을 방지하기 위해서 백그라운드 제2 마스크 패턴(300p', 310p')을 형성할 수 있다.
이어서, 도 20을 참조하면, 필러(700) 및 스페이서 막(500)의 일부를 제거하여 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)을 형성한다.
제1 필러 패턴(700P1)은 셀프 얼라인 홈(600)에 위치하고, 하면과 측면이 스페이서 패턴(500P)에 의해서 둘러쌓일 수 있다. 제2 필러 패턴(700P2)도 하면과 측면이 스페이서 패턴(500P)에 의해서 둘러쌓일 수 있다. 스페이서 패턴(500P)은 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)의 저면에 접하는 제1 부분과 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)의 측면에 접하는 제2 부분을 포함할 수 있다.
이어서, 도 21을 참조하면, 스페이서 패턴(500P)의 일부를 제거하고, 제1 마스크 층(200, 210)의 상부(210)를 패터닝하여 상부 제1 마스크 패턴(210P)을 형성할 수 있다.
구체적으로, 스페이서 패턴(500P)은 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)의 측면에 접하는 제2 부분이 제거되고, 제1 필러 패턴(700P1) 및 제2 필러 패턴(700P2)의 저면에 접하는 제1 부분이 남아있을 수 있다.
제2 마스크 패턴(300p, 310p) 및 상부 제1 마스크 패턴(210P)이 적층된 패턴을 코어 마스크 패턴이라 할 수 있다. 또한, 제1 필러 패턴(700P1), 스페이서 패턴(500P1) 및 상부 제1 마스크 패턴(210P)이 적층된 패턴을 셀프 얼라인 마스크 패턴이라 할 수 있다. 또한, 제2 필러 패턴(700P2), 스페이서 패턴(500P1) 및 상부 제1 마스크 패턴(210P)이 적층된 패턴을 백그라운드 마스크 패턴이라 할 수 있다.
이 때, 식각에 의해서 상기 셀프 얼라인 마스크 패턴의 측면이 스무드(smooth)해질 수 있다. 즉, 오목한 면 부분이 직선 또는 볼록하게 펴질 수 있다. 이는 날카로운 돌출부가 식각률이 더 높기 때문에 발생할 수 있다.
이후에는 도 13a 내지 도 14b의 과정과 동일한 공정을 통해서 제1 필라 패턴(P1)과 제2 필라 패턴(P2)을 형성할 수 있다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 예시적 블록도이다.
도 22를 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(2900)은 컨트롤러(2910), 입출력 장치(2920, I/O), 기억 장치(2930), 인터페이스(2940) 및 버스(2950, bus)를 포함할 수 있다. 컨트롤러(2910), 입출력 장치(2920), 기억 장치(2930) 및/또는 인터페이스(2940)는 버스(2950)를 통하여 서로 결합 될 수 있다. 버스(2950)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(2910)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(2920)는 키 패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(2930)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(2930)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(2930)는 DRAM을 포함할 수 있다. 인터페이스(2940)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2940)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(2940)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(2900)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 23을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(3010)는 메모리 카드(3000)에 채용될 수 있다. 메모리 카드(3000)는 호스트(3030)와 메모리(3010) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(3020)를 포함할 수 있다. SRAM(3021)은 중앙 처리 장치(3022)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(3023)은 호스트(3030)가 메모리 카드(3000)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(3024)는 메모리(3010)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(3025)는 메모리(3010)와 인터페이싱할 수 있다. 중앙 처리 장치(3022)는 메모리 컨트롤러(3020)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 WL: 워드 라인
BL: 비트 라인 AC: 액티브 영역
ISO: 소자 분리 영역 P1: 제1 필라 패턴
P2: 제2 필라 패턴

Claims (20)

  1. 서로 이격되는 액티브 영역과 상기 액티브 영역을 이격시키는 소자 분리 영역을 포함하는 기판;
    상기 기판 상에 형성되고, 상기 액티브 영역 상의 비트 라인 컨택을 포함하는 비트 라인;
    상기 액티브 영역과 오버랩되고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 서로 동일한 간격으로 이격되고, 상기 비트 라인 컨택과 비오버랩되는 복수의 필라 패턴을 포함하는 필라 어레이 패턴; 및
    상기 기판 상에 형성되고, 상기 필라 어레이 패턴 내의 상기 복수의 필라 패턴 모두에 대하여 완전히 외곽에 있는 백그라운드 패턴을 포함하되,
    상기 복수의 필라 패턴은 상기 제1 방향 및 상기 제2 방향으로 서로 교대로 배치되는 제1 및 제2 필라 패턴을 포함하고,
    상기 백그라운드 패턴과 상기 복수의 필라 패턴 중 가장 인접한 필라 패턴 사이의 거리는 상기 복수의 필라 패턴 중 인접한 두 개의 필라 패턴 사이의 거리보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 필라 패턴의 수평 둘레의 기울기는 연속적인 반도체 장치.
  3. 삭제
  4. 제1 항에 있어서,
    상기 기판은 상기 필라 어레이 패턴이 형성되는 어레이 영역과,
    상기 어레이 영역과 접하고, 상기 백그라운드 패턴을 포함하는 백그라운드 영역을 포함하는 반도체 장치.
  5. 삭제
  6. 제4 항에 있어서,
    상기 복수의 필라 패턴은 상기 백그라운드 영역과 상기 어레이 영역 사이의 경계에 인접하는 외곽 필라 패턴을 포함하고,
    상기 백그라운드 패턴은 상기 외곽 필라 패턴과 마주보는 상기 백그라운드 패턴의 외면을 따라 형성되고, 상기 외곽 필라 패턴으로부터 일정 간격만큼 이격되는 요철부를 포함하는 반도체 장치.
  7. 삭제
  8. 제4 항에 있어서,
    상기 필라 어레이 패턴의 상면과 상기 백그라운드 패턴의 높이는 동일한 반도체 장치.
  9. 삭제
  10. 제1 항에 있어서,
    상기 필라 어레이 패턴은 대각 격자(diagonal grid) 형상 또는 허니콤(honeycomb) 형상인 반도체 장치.
  11. 삭제
  12. 삭제
  13. 비트 라인과 비트 라인 컨택을 포함하는 어레이 영역과 백그라운드 영역을 포함하는 기판;
    상기 어레이 영역에 형성되고, 서로 동일한 간격으로 이격되는 복수의 필라 패턴을 포함하는 필라 어레이 패턴으로서, 상기 복수의 필라 패턴은 상기 비트 라인 컨택과 비오버랩되고, 상기 백그라운드 영역과 상기 어레이 영역 사이의 경계에 인접하는 외곽 필라 패턴을 포함하는 필라 어레이 패턴; 및
    상기 백그라운드 영역에서 상기 필라 어레이 패턴의 모든 필라 패턴에 대해 상기 어레이 영역의 외곽에 있는 백그라운드 패턴을 포함하되,
    상기 백그라운드 패턴은 상기 어레이 영역 내의 상기 외곽 필라 패턴과 일정한 간격만큼 이격되는 요철부를 포함하고,
    상기 백그라운드 패턴의 상기 요철부는 상기 외곽 필라 패턴과 마주보는 상기 백그라운드 패턴의 측면이고, 상기 외곽 필라 패턴의 외면을 따라 연장되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 요철부는 상기 어레이 영역으로부터 상기 백그라운드 영역 방향으로 오목한 오목부와,
    인접한 상기 오목부의 교차점에, 상기 백그라운드 영역으로부터 상기 어레이 영역 방향으로 돌출되는 돌출부를 포함하고,
    상기 오목부 및 상기 돌출부는 상기 필라 어레이 패턴 주위에 교대로 배열되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 돌출부는 서로 대향되는 제1 및 제2 측면을 포함하고,
    상기 외곽 필라 패턴은 상기 돌출부의 상기 제1 및 제2 측면 방향에 위치하는 제1 및 제2 외곽 필라 패턴을 포함하고,
    상기 제1 외곽 필라 패턴과 상기 돌출부와의 거리는 상기 제2 외곽 필라 패턴과 상기 돌출부와의 거리와 동일한 반도체 장치.
  16. 삭제
  17. 삭제
  18. 제1 및 제2 영역을 포함하는 기판으로서, 상기 제1 영역은 제1 어레이 영역과 제1 백그라운드 영역을 포함하고, 상기 제2 영역은 제2 어레이 영역과 제2 백그라운드 영역을 포함하고, 상기 제1 및 제2 영역은 비트 라인과 비트 라인 컨택을 포함하는 기판;
    상기 제1 어레이 영역에 형성되고, 서로 동일한 제1 간격으로 이격되는 복수의 제1 필라 패턴을 포함하는 제1 필라 어레이 패턴으로서, 상기 복수의 제1 필라 패턴은 상기 비트 라인 컨택과 비오버랩되고, 상기 제1 백그라운드 영역과 상기 제1 어레이 영역 사이의 경계에 형성되는 제1 외곽 필라 패턴을 포함하는 제1 필라 어레이 패턴;
    상기 제2 어레이 영역에 형성되고, 서로 동일한 제2 간격으로 이격되는 복수의 제2 필라 패턴을 포함하는 제2 필라 어레이 패턴으로서, 상기 복수의 제2 필라 패턴은 상기 비트 라인 컨택과 비오버랩되고, 상기 제2 백그라운드 영역과 상기 제2 어레이 영역 사이의 경계에 형성되는 제2 외곽 필라 패턴을 포함하는 제2 필라 어레이 패턴;
    상기 제1 백그라운드 영역 내에 형성되고, 상기 제1 필라 어레이 패턴 내의 상기 제1 필라 패턴 모두에 대해 외곽 및 상기 제1 어레이 영역의 외곽에 형성되는 제1 백그라운드 패턴으로서, 상기 제1 외곽 필라 패턴의 외면과 일정한 간격만큼 이격되는 제1 요철부를 포함하는 제1 백그라운드 패턴; 및
    상기 제2 백그라운드 영역 내에 형성되고, 상기 제2 필라 어레이 패턴 내의 상기 제2 필라 패턴 모두에 대해 외곽 및 상기 제2 어레이 영역의 외곽에 형성되는 제2 백그라운드 패턴을 포함하되,
    상기 제2 백그라운드 패턴은 평면도의 관점에서, 상기 제1 백그라운드 패턴과 다른 형상을 갖고, 평평한 외면을 가지는 직선부와, 상기 직선부보다 상기 제2 어레이 영역으로 볼록하게 형성되고 상기 제2 외곽 필라 패턴과 상기 제2 간격만큼 이격되는 볼록부를 포함하는 반도체 장치.


  19. 삭제
  20. 삭제
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