KR20140086648A - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 반도체장치 및 그의 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 기판 상부에 제1도전막 및 절연막이 적층된 복수의 도전구조물을 형성하는 단계; 상기 제1도전구조물 사이에 오픈부를 형성하는 단계; 상기 오픈부의 하부 측벽에 제1스페이서 및 제2스페이서를 형성하는 단계; 상기 제2스페이서의 측벽 및 상기 오픈부의 상부 측벽에 제3스페이서를 형성하는 단계; 및 상기 오픈부 내에 제2도전막을 형성하는 단계를 포함한다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치의 제조 기술에 관한 것으로, 보다 구체적으로는 스토리지노드와 스토리지노드콘택플러그 사이의 콘택 마진을 확보하여 오정렬을 방지시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것이다.
최근, 반도체장치의 집적도가 증가함에 따라 디램(DRAM)에서 캐패시터 간의 간격이 급격히 감소하여 캐패시터 형성공정 난이도가 급격히 증가하고 있다. 이에 따라, 캐패시터 사이의 간격을 확보하기 위하여 스토리지노드콘택플러그를 통해 활성영역의 일측 및 타측 가장자리의 접합영역(또는 랜딩플러그)에 연결되는 스토리지노드를 각각 워드라인(Word Line) 방향으로 일측은 왼쪽으로 타측은 오른쪽으로 시프트(shift)시키는 기술을 도입 및 적용하고 있다. 즉, 스토리지노드를 지그재그로 배열시켜 이웃하는 캐패시터 사이의 간격을 확보하고 있다.
하지만, 종래기술은 스토리지노드를 시프트시켜 스토리지노드를 지그재그로 배열함에 따라 스토리지노드가 시프트한 만큼 스토리지노드와 스토리지노드콘택플러그의 콘택 마진이 감소하여 오정렬(misalign)이 발생하는 문제점이 있다.
본 발명의 실시예는 스토리지노드와 스토리지노드콘택플러그 사이의 콘택 마진을 확보하여 오정렬을 방지시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은, 기판 상부에 제1도전막 및 절연막이 적층된 복수의 도전구조물을 형성하는 단계; 상기 제1도전구조물 사이에 오픈부를 형성하는 단계; 상기 오픈부의 하부 측벽에 제1스페이서 및 제2스페이서를 형성하는 단계; 상기 제2스페이서의 측벽 및 상기 오픈부의 상부 측벽에 제3스페이서를 형성하는 단계; 및 상기 오픈부 내에 제2도전막을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체장치 제조 방법은, 기판 상부에 비트라인 및 하드마스크층이 적층된 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 사이에 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀의 측벽에 제1절연막패턴을 형성하는 단계; 상기 제1절연막패턴 측벽에 제2절연막패턴을 형성하는 단계; 상기 스토리지노드콘택홀 내에 리세스된 희생막을 형성하는 단계; 상기 희생막에 의해 노출된 상기 제1 및 제2절연막패턴을 선택적으로 제거하여 제1스페이서 및 제2스페이서를 형성하는 단계; 상기 희생막을 제거하여 상기 제1 및 제2절연막패턴을 포함하는 상기 스토리지노드콘택홀의 측벽에 제3스페이서를 형성하는 단계; 및 상기 스토리지노드콘택홀 내에 스토리지노드콘택플러그를 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체장치는, 기판 상부에 제1도전막 및 절연막이 적층된 복수의 도전구조물; 상기 도전구조물의 측벽을 노출시키도록 형성된 오픈부; 상기 오픈부의 하부 측벽에 형성된 제1스페이서; 상기 제1스페이서 측벽에 형성된 제2스페이서; 상기 오픈부의 상부 측벽에 형성되면서 제2스페이서 측벽에 연장되어 형성된 제3스페이서; 및 상기 오픈부 내에 형성된 제2도전막을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체장치는, 기판 상부에 비트라인 및 하드마스크층이 적층된 복수의 비트라인구조물; 상기 비트라인구조물의 측벽을 노출시키도록 형성된 스토리지노드콘택홀; 상기 스토리지노드콘택홀의 하부 측벽 형성된 제1스페이서; 상기 제1스페이서의 측벽에 형성된 제2스페이서; 상기 스토리지노드콘택홀의 상부 측벽에 형성되면서 제2스페이서의 측벽에 연장되어 형성된 제3스페이서; 및 상기 스토리지노드콘택홀 내에 형성된 스토리지노드콘택플러그를 포함할 수 있다.
본 기술은 상부 선폭이 하부 선폭보다 넓은 스토리지노드콘택플러그를 형성함으로써, 스토리지노드콘택플러그와 스토리지노드와의 콘택 마진을 확보할 수 있어 오정렬을 방지할 수 있다.
또한, 비트라인과 스토리지노드콘택플러그 사이에 유전율이 낮은 다층의 스페이서를 구비함으로써, 기생캐패시턴스를 감소시킬 수 있다.
또한, 비트라인과 스토리지노드콘택플러그 사이에 유전율이 낮은 NON 구조의 삼중 스페이서를 구비함으로써, 기생캐패시턴스를 효과적으로 감소시킬 수 있다.
도 1a는 일실시예에 따른 반도체장치를 도시한 도면.
도 1b는 도 1a의 스페이서 구조를 상세히 설명하기 위한 도면.
도 2a 내지 도 2j는 일실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면.
도 3은 일실시예에 따른 반도체장치를 포함하는 메모리카드를 도시한 블럭도.
도 4는 일실시예에 따른 반도체장치를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1a는 일실시예에 따른 반도체장치를 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판(201) 상에 반도체구조물이 형성된다. 반도체구조물은 복수의 도전구조물을 포함할 수 있다. 도전구조물은 제1도전구조물(206)과 제2도전구조물(209)을 포함할 수 있다.
제1도전구조물(206)은 제1도전막(203)을 포함할 수 있다. 제1도전구조물(206)은 제1도전막(203)과 하드마스크막(204)을 포함하는 적층구조일 수 있다. 제1도전구조물(206)은 제1도전막(203) 및 하드마스크막(204)의 양측벽에 형성된 캡핑막(205)을 포함할 수 있다.
제1도전막(203)은 실리콘함유막, 금속함유막을 포함할 수 있다. 제1도전막(203)은 폴리실리콘, 금속, 금속질화막, 금속실리사이드 등을 포함할 수 있다. 제1도전막(203)은 폴리실리콘막과 금속막을 적층하여 형성할 수 있다. 금속막은 텅스텐을 포함할 수 있다. 하드마스크막(204)은 절연물질을 포함할 수 있다. 하드마스크막(204)은 산화막 또는 질화막을 포함할 수 있다. 캡핑막(205)은 절연물질을 포함할 수 있다. 캡핑막(205)은 산화막 또는질화막을 포함할 수 있다. 캡핑막(205)은 제1도전구조물(206)과 제2도전구조물(209) 사이의 절연 역할을 할 수 있다. 제1도전구조물(206)과 제2도전구조물(209) 중 어느 하나의 도전구조물은 어느 한 방향으로 연장된 라인 형태(Line type)을 가질 수 있다. 다른 하나의 도전구조물은 플러그 형태를 가질 수 있다. 일례로, 제1도전구조물(206)은 라인형태의 구조물이고, 제2도전구조물(209)은 플러그 형태의 구조물일 수 있다. 제1도전구조물(206)은 기판(201) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
제2도전구조물(209)은 제1도전구조물(206) 사이에 형성된 제2도전막(208)을 포함할 수 있다. 제2도전구조물(209)은 제2도전막(208)과 스페이서(207)를 포함할 수 있다. 제2도전막(208)은 실리콘함유막 또는 금속함유막을 포함할 수 있다. 제2도전막(208)은 폴리실리콘막을 포함할 수 있다. 제2도전막(208)은 상부 선폭(CD2)이 하부 선폭(CD1)보다 넓은 구조를 가질 수 있다(CD2>CD1). 즉, 제2도전막(208)은 와인글라스(Wine Glass) 형태를 가질 수 있다. 스페이서(207)는 제2도전막(208)의 측벽에 형성될 수 있다. 스페이서(207)는 절연물질을 포함할 수 있다. 스페이서(207)는 산화막 또는 질화막을 포함할 수 있다. 스페이서(207)는 단막의 스페이서(207) 또는 다층의 스페이서(207)를 포함할 수 있다. 스페이서(207)는 하부 두께(D1)가 상부 두께(D2)보다 넓은 구조를 가질 수 있다(D2<D1). 스페이서(207)의 구조는 도 1b에서 자세히 설명하기로 한다.
제1도전구조물(206)과 제2도전구조물(209) 중 어느 하나는 게이트, 비트라인을 포함할 수 있다. 다른 하나는 콘택플러그를 포함할 수 있다. 콘택플러그는 스토리지노드콘택플러그, 랜딩플러그 등을 포함할 수 있다. 일례로, 제1도전구조물(206)의 제1도전막(203)은 비트라인을 포함할 수 있고, 제2도전구조물(209)의 제2도전막(208)은 스토리지노드콘택플러그를 포함할 수 있다.
제2도전막(208) 상에 캐패시터의 제3도전막(210)이 형성될 수 있다. 제3도전막(210)은 실린더 형태 또는 필라 형태를 가질 수도 있다. 일례로, 제3도전막(210)은 실린더 형태를 가질 수 있다. 도시하지는 않았지만 제3도전막(210) 상에 유전층 및 플레이트노드를 더 형성할 수 있다.
제1도전구조물(206) 아래 기판(201) 상에 층간절연막(202)이 형성될 수 있다. 층간절연막(202)은 캡핑막(205)의 일측에 정렬되어 형성될 수 있다. 층간절연막(202)은 산화막, 질화막 및 산화질화막로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층된 적층막으로 형성할 수 있다.
도 1b는 도 1a의 스페이서 구조를 상세히 설명하기 위한 도면이다.
도 1b에 도시된 바와 같이, 제2도전막(208)의 측벽에 스페이서(207)가 형성될 수 있다. 스페이서(207)는 하부 두께(D1)가 상부 두께(D2)보다 넓은 구조를 가질 수 있다(D2<D1). 스페이서(207)는 제1스페이서(207A), 제2스페이서(207B) 및 제3스페이서(207C)를 포함할 수 있다.
제1스페이서(207A)는 제2도전막(208)의 하부 측벽 및 캡핑막(205)의 하부 측벽 사이에 형성될 수 있다. 제1 및 제2스페이서(207A,207B)는 제2도전막(208)의 표면보다 높은 높이를 가질 수 있다. 제2스페이서(207B)는 제1스페이서(207A)의 측벽에 형성될 수 있다. 제3스페이서(207C)는 제2도전막(208)의 측벽에 형성될 수 있다.
제1 내지 제3스페이서(207A,207B,207C)는 절연물질을 포함할 수 있다. 제1 내지 제3스페이서(207A,207B,207C)는 산화막 또는 질화막을 포함할 수 있다. 일례로, 제1 및 제3스페이서(207A,207C)는 질화막을 포함할 수 있고, 제2스페이서(207B)는 질화막보다 유전율이 낮은 산화막을 포함할 수 있다. 질화막은 실리콘질화막을 포함할 수 있고, 산화막은 실리콘산화막을 포함할 수 있다.
여기서, 제2도전막(208)의 하부 측벽에 형성된 스페이서를 살펴보면, 제1 내지 제3스페이서(207A,207B,207C)가 적층된 삼중 스페이서가 형성되어 있다. 삼중 스페이서는 질화막-산화막-질화막의 NON(Nitride-Oxide-Nitride)구조로 형성되어 있다. 이와 같이, NON 구조의 스페이서가 제1도전막(203)과 제2도전막(208) 사이에 존재하면 제1도전막(203)과 제2도전막(208) 사이의 기생캐패시턴스를 감소시킬 수 있다. 이는 NON 구조의 중간막인 산화막이 질화막에 비해 유전율이 낮으므로, 실질적으로 제1도전막(203)과 제2도전막(208) 사이의 기생캐패시턴스를 결정하는 유전율이 작아지기 때문이다.
상술한 구조를 갖는 반도체장치는 상부 선폭(CD2)이 하부 선폭(CD1)보다 넓은 제2도전막(208)을 구비함으로써, 제2도전구조물(209)과 제3도전막(210)과의 콘택 마진을 확보할 수 있어 오정렬을 방지할 수 있다.
또한, 제1도전막(203)과 제2도전막(208)사이에 유전율이 낮은 다층의 스페이서를 구비함으로써, 기생캐패시턴스를 감소시킬 수 있다.
또한, 제1도전막(203)과 제2도전막(208)사이에 유전율이 낮은 NON 구조의 삼중 스페이서를 구비함으로써, 기생캐패시턴스를 효과적으로 감소시킬 수 있다.
도 2a 내지 도 2j는 일실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 2a에 도시된 바와 같이, 기판(31) 상에 층간절연막(32A)을 형성한다. 기판(31)은 실리콘을 함유할 수 있다. 기판(31)은 실리콘기판, 실리콘저마늄기판을 포함할 수 있다. 또한, 기판(31)은 SOI 기판을 포함할 수 있다. 층간절연막(32A)은 산화막, 질화막 또는 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 적층막을 포함할 수 있다.
다음으로 층간절연막(32A) 상에 복수의 비트라인구조물(36)을 형성한다.
층간절연막(32A) 상에 형성되는 비트라인구조물(36)은 일정 간격을 가지면서 규칙적으로 배치되는 라인 형태를 가질 수 있다. 비트라인구조물(36)을 형성하기 위해 제1도전막 상에 하드마스크패턴(34)을 형성한다. 하드마스크패턴(34)을 식각 마스크로 사용하여 제1도전막을 식각함으로써 비트라인(33)이 형성된다. 그리고 비트라인(33)과 하드마스크패턴(34)의 양측벽에 캡핑막(35)을 형성한다. 이와 같이, 비트라인(33), 하드마스크패턴(34) 및 캡핑막(35)을 포함하는 비트라인구조물(36)이 형성된다. 비트라인(33)은 실리콘함유막, 금속함유막을 포함할 수 있다. 비트라인(33)은 폴리실리콘, 금속, 금속질화막, 금속실리사이드 등을 포함할 수 있다. 일례로, 비트라인(33)은 폴리실리콘 또는 금속막을 포함할 수 있다. 또한, 비트라인(33)은 폴리실리콘막과 금속막을 적층하여 형성할 수 있으며, 이때, 폴리실리콘막과 금속막 사이에 배리어막이 더 형성될 수 있다. 금속막은 텅스텐막을 포함할 수 있다. 비트라인(33)은 폴리실리콘막, 티타늄함유막 및 텅스텐막의 적층구조물을 포함할 수 있다. 티타늄함유막은 배리어막으로서, 티타늄막과 티타늄질화막이 적층될 수 있다. 캡핑막(35)은 절연물질을 포함할 수 있다. 캡핑막(35)은 산화막 또는질화막을 포함할 수 있다.
도 2b에 도시된 바와 같이, 층간절연막(32A)을 식각하여 층간절연막패턴(32)을 형성한다. 층간절연막패턴(32)을 형성하기 위해 에치백 공정이 적용될 수 있다.
이와 같이, 층간절연막패턴(32)을 형성함으로써 비트라인구조물(36) 사이에 기판(31)을 노출시키는 스토리지노드콘택홀(37)이 형성될 수 있다. 스토리지노드콘택홀(37)은 비트라인구조물(36)의 측벽을 노출시키면서 형성될 수 있다.
도 2c에 도시된 바와 같이, 스토리지노드콘택홀(37)의 측벽에 제1절연막패턴(38A)을 형성한다. 제1절연막패턴(38A)은 후속 공정에서 제1절연막패턴(38A) 상부를 제거하여 제1스페이서(38)를 형성하는 물질이다. 제1절연막패턴(38A)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 제1절연막패턴(38A)은 질화막을 포함할 수 있다. 질화막은 실리콘질화막을 포함할 수 있다. 제1절연막패턴(38A)은 비트라인구조물(36)을 포함한 전면에 제1절연막을 형성한 후 제1절연막을 식각함으로써 형성될 수 있다. 제1절연막패턴(38A)을 형성하기 위해, 에치백 공정이 적용될 수 있다. 제1절연막패턴(38A)을 형성하면서 비트라인구조물(36) 사이에 기판(31)이 노출될 수 있다.
도 2d에 도시된 바와 같이, 제1절연막패턴(38A) 측벽에 제2절연막패턴(39A)을 형성한다. 제2절연막패턴(39A)은 후속 공정에서 제2절연막패턴(39A) 상부를 제거하여 제2스페이서(39)를 형성하는 물질이다. 제2절연막패턴(39A)은 질화막, 산화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 제2절연막패턴(39A)은 산화막을 포함할 수 있다. 산화막은 실리콘산화막을 포함할 수 있다.
제2절연막패턴(39A)은 제1도전구조물(36)과 제1절연막패턴(38A)을 포함한 전면에 제2절연막을 형성 후 제2절연막을 식각함으로써 형성될 수 있다. 제2절연막패턴(39A)을 형성하기 위해, 에치백 공정이 적용될 수 있다. 제2절연막패턴(39A)을 형성하면서 비트라인구조물(36) 사이에 기판(31)이 노출될 수 있다.
도 2e에 도시된 바와 같이, 스토리지노드콘택홀(37)을 갭필하는 희생막(40A)을 형성한다. 희생막(40A)은 비정질카본(Amorphous Carbon)막, SOC(Spin On Carbon)막 또는 질산화실리콘(SiON)막을 포함할 수 있다. 일례로, 희생막(40A)은 SOC막을 포함할 수 있다.
도 2f에 도시된 바와 같이, 희생막(40A)을 선택적으로 제거한다. 이에 따라, 비트라인구조물(36) 사이에 희생막패턴(40)이 리세싱된다. 희생막패턴(40)을 형성하기 위해 에치백 공정이 적용될 수 있다. 희생막패턴(40)은 비트라인구조물(36)의 표면보다 낮게 리세스된 표면을 가질 수 있다. 희생막패턴(40)의 리세스된 표면은 적어도 비트라인(33)의 상부 표면보다 높게 제어할 수 있다. 희생막패턴(40)을 형성할 때, 제1절연막패턴(38A)과 제2절연막패턴(39A)은 선택비를 가져 식각되지 않는다.
다음으로, 희생막패턴(40)에 의해 노출된 제1 및 제2절연막패턴(38A,39A)을 동시에 선택적으로 제거하여 비트라인구조물(36)의 측벽을 노출시킨다. 즉, 제1 및 제2절연막패턴(38A,39A)을 제거함으로써 스토리지노드콘택홀(37)의 측벽을 노출시킬 수 있다. 이에 따라, 비트라인구조물(36) 측벽에 제1스페이서(38)와 제2스페이서(39)가 형성된다. 제1 및 제2절연막패턴(38A,39A)을 제거하기 위해 습식식각(Wet Etch)공정 및 건식식각(Dry Etch)공정이 적용될 수 있다. 제1 및 제2절연막패턴(38A,39A)은 선택비가 낮은 물질을 포함하기 때문에 동시에 제거될 수 있다. 일례로, 제1절연막패턴(38A)이 질화막을 포함하고, 제2절연막패턴(39A)이 산화막을 포함하는 경우, HF용액(불산)과 O3(오존) 또는 HF용액(불산)과 H20(물)이 혼합된 용액을 이용한 습식식각공정을 진행할 수 있다. 습식식각공정은 1000이상:1의 비율로 O3에 희석된 HF용액 또는 1000이상:1의 비율로 H20에 희석된 HF용액을 이용한다.
도 2g에 도시된 바와 같이, 희생막패턴(40)을 제거하여 기판(31) 표면을 노출시킨다.
도 2h에 도시된 바와 같이, 제1 및 제2절연막패턴(38A,39A)을 포함하는 스토리지노드콘택홀(37)의 측벽에 제3스페이서(41)를 형성한다. 제3스페이서(41)는 질화막, 산화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 제3스페이서(41)는 질화막을 포함할 수 있다. 질화막은 실리콘질화막을 포함할 수 있다.
제3스페이서(41)는 비트라인구조물(36), 제1스페이서(38) 및 제2스페이서(39)를 포함한 전면에 제3절연막을 컨포멀(Conformal)하게 형성한 후 제3절연막을 식각함으로써 형성될 수 있다. 제3스페이서(41)를 형성하기 위해, 에치백 공정이 적용될 수 있다. 제3스페이서(41)는 스토리지노드콘택홀(37)의 상부 측벽에 형성하면서 제1 및 제2스페이서(39)의 표면을 따라 형성할 수 있다.
이로써, 스토리지노드콘택홀(37)의 측벽에 제1스페이서(38), 제2스페이서(39) 및 제3스페이서(41)를 포함하는 스토리지노드콘택홀스페이서(42)를 형성할 수 있다.
여기서, 스토리지노드콘택홀(37)의 하부 측벽에는 제1 내지 제3스페이서(38,39,41)를 포함하는 삼중구조의 삼중스페이서가 형성될 수 있다. 제1 및 제3스페이서(38,41)는 질화막을 포함하고 , 제2스페이서(39)는 질화막보다 유전율이 낮은 산화막을 포함하는 질화막, 산화막 및 질화막의 NON(Nitride-Oxide-Nitride)구조로 형성되어 있다.
이와 같이, NON 구조의 절연막이 비트라인구조물(36)과 후속 스토리지노드콘택플러그 사이에 존재하면 비트라인구조물(36)과 후속 스토리지노드콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다. 이는 NON 구조의 중간막인 산화막이 질화막에 비해 유전율이 낮으므로, 실질적으로 비트라인구조물(36)과 스토리지노드콘택플러그 사이의 기생캐패시턴스를 결정하는 유전율이 작아지기 때문이다.
도 2i에 도시된 바와 같이, 스토리지노드콘택홀(37)에 스토리지노드콘택플러그(43)를 형성할 수 있다. 스토리지노드콘택플러그(43)는 실리콘함유막을 포함할 수 있다. 스토리지노드콘택플러그(43)는 폴리실리콘막을 포함할 수 있다. 스토리지노드콘택플러그(43)는 스토리지노드콘택홀(37)에 제2도전막을 형성한 후 비트라인구조물(36) 표면이 노출되도록 제2도전막을 평탄화할 수 있다. 평탄화 공정은 CMP 공정을 적용할 수 있다.
스토리지노드콘택플러그(43)는 와인글라스 형태를 가질 수 있다. 즉, 스토리지노드콘택플러그(43)의 상부 선폭(CD1)은 스토리지노드콘택플러그(43)의 하부 선폭(CD2)보다 넓을 수 있다. 이와 같이 형성하는 이유는 스토리지노드콘택플러그(43)와 후속 스토리지노드(45)의 콘택 마진을 확보하여 오정렬을 방지할 수 있기 때문이다.
도 2j에 도시된 바와 같이, 스토리지노드콘택플러그(43) 상에 캐패시터의 스토리지노드(45)를 형성할 수 있다. 스토리지노드(45)는 실린더 형태 또는 필라 형태를 가질 수도 있다. 일례로, 스토리지노드(45)는 실린더 형태를 가질 수 있다. 도시하지는 않았지만 스토리지노드(45) 상에 유전층 및 플레이트노드를 더 형성할 수 있다.
상술한 제조 방법을 통해 형성된 반도체장치는 상부 선폭(CD2)이 하부 선폭(CD1)보다 넓은 스토리지노드콘택플러그(43)를 형성함으로써, 스토리지노드콘택플러그(43)와 스토리지노드와(45)의 콘택 마진을 확보할 수 있어 오정렬을 방지할 수 있다.
또한, 비트라인(33)과 스토리지노드콘택플러그(43) 사이에 유전율이 낮은 다층의 스페이서를 형성함으로써, 기생캐패시턴스를 감소시킬 수 있다.
또한, 비트라인(33)과 스토리지노드콘택플러그(43) 사이에 유전율이 낮은 NON 구조를 갖는 삼중 스페이서를 형성함으로써, 기생캐패시턴스를 효과적으로 감소시킬 수 있다.
도 3은 본 발명의 실시예에 따른 반도체장치를 포함하는 메모리카드를 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체장치는 메모리 카드(1000)에 응용될 수 있다. 일례로 메모리카드(1000)는 호스트(Host)와 반도체 베모리(1010)간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 컨트롤러(1020)는 에스램(SRAM, 1021), 중앙처리장치(CPU,1022), 호스트인터페이스(Host I/F,1023), 오류수정코드(ECC, 1024) 및 메모리 인터페이스(Memory I/F, 1025)를 포함할 수 있다. 에스램(1021)은 중앙처리장치(1022)의 메모리로서 사용될 수 있다. 호스트 인터페이스(1023)는 메모리 카드(1000)와 접속되는 호스트의 데이터 교환 플로토콜을 구비할 수 있다. 오류수정 코드(1024)는 반도체 메모리(1010)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1025)는 반도체 메모리(1010)와 인터페이싱한다. 중앙처리장치(1022)는 메모리 컨트롤러(1020)의 데이터교환을 위한 제반 제어 동작을 수행한다. 메모리 카드(1000)에 응용된 반도체 메모리(1010)가 본 발명의 실시예에 따른 갭필비트라인을 구비한 반도체장치를 포함함으로써, 셀 영역의 절연막이 이중으로 형성됨으로 원천적으로 심 발생을 억제할 수 있으며, 이를 통해 갭필비트라인 사이의 브릿지 현상을 개선할 수 있는 효과가 있다. 또한 활성영역이 휘어지는 현상을 방지할 수 있다. 그리고 주변회로 영역의 소자분리막 트렌치의 양측벽에 복수의 산화막을 형성함으로써 두께가 두껍게 형성되어 HEIP(Hot Electron Induced Punch through)를 개선할 수 있는 효과가 있다.
도 4는 본 발명의 실시예에 따른 반도체장치를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 전자 시스템(1100)은 메로미 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저인터페이스(1150)를 포함할 수 있다. 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(1110)은 메모리(1010)와 메모리 컨트롤러(1020)를 포함할 수 있으며, 도 3을 참조하여 설명한 메모리 카드(1000)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, Personal Digital Assistant), 포터블 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 전화기(Wireless Phone), 모바일 폰(Mobile Phone), 디지털 뮤직 플레이어(Digital Music Player), 메모리 카드(Memory Card), 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자제품, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 센서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
본 발명에 따른 반도체장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 일례로 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale package(CPSs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack , Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Packge(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Packge(WFP), Wafer-level Processed Stack Package(WSP), Wafer-level Chip Scale Package(WLCSPs) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
본 발명의 기술 사상은 바람직한 실시예에 따라 일례로, 기술되었으나 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
201:기판 202:층간절연막
203:제1도전막 204:하드마스크막
205:캡핑층 206:제1도전구조물
207:스페이서 208:제2도전막
209:제2도전구조물 210:제3도전막

Claims (27)

  1. 기판 상부에 제1도전막 및 절연막이 적층된 복수의 도전구조물을 형성하는 단계;
    상기 제1도전구조물 사이에 오픈부를 형성하는 단계;
    상기 오픈부의 하부 측벽에 제1스페이서 및 제2스페이서를 형성하는 단계;
    상기 제2스페이서의 측벽 및 상기 오픈부의 상부 측벽에 제3스페이서를 형성하는 단계; 및
    상기 오픈부 내에 제2도전막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2스페이서는 상기 제1도전막의 측벽을 덮는 높이를 갖도록 형성하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1 및 제3스페이서는 동일 물질을 포함하고, 상기 제2스페이서는 상기 상기 제1 및 제3스페이서보다 유전율이 낮은 물질을 포함하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1 및 제3스페이서는 실리콘질화물을 포함하고, 상기 제2스페이서는 실리콘산화물를 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 오픈부의 하부 측벽에 제1스페이서 및 제2스페이서를 형성하는 단계는,
    상기 오픈부 측벽에 제1절연막패턴을 형성하는 단계;
    상기 제1절연막패턴의 측벽에 제2절연막패턴을 형성하는 단계;
    상기 오픈부에 리세스된 희생막을 형성하는 단계;
    상기 희생막에 의해 노출된 상기 제1 및 제2절연막패턴을 선택적으로 제거하여 제1스페이서 및 제2스페이서를 형성하는 단계; 및
    상기 희생막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 제1 및 제2스페이서는 상기 희생막에 의해 노출된 상기 제1 및 제2절연막패턴을 습식식각공정을 통해 선택적으로 제거하여 형성하는 반도체장치 제조 방법.
  7. 제5항에 있어서,
    상기 희생막은 SOC막을 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 제2도전막 상에 제3도전막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  9. 기판 상부에 비트라인 및 하드마스크층이 적층된 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 사이에 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀의 측벽에 제1절연막패턴을 형성하는 단계;
    상기 제1절연막패턴 측벽에 제2절연막패턴을 형성하는 단계;
    상기 스토리지노드콘택홀 내에 리세스된 희생막을 형성하는 단계;
    상기 희생막에 의해 노출된 상기 제1 및 제2절연막패턴을 선택적으로 제거하여 제1스페이서 및 제2스페이서를 형성하는 단계;
    상기 희생막을 제거하여 상기 제1 및 제2절연막패턴을 포함하는 상기 스토리지노드콘택홀의 측벽에 제3스페이서를 형성하는 단계; 및
    상기 스토리지노드콘택홀 내에 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2스페이서를 형성하는 단계는,
    상기 희생막에 의해 노출된 상기 제1 및 제2절연막패턴을 습식식각공정을 통해 선택적으로 제거하여 형성하는 반도체장치 제조 방법.
  11. 제9항에 있어서,
    상기 제1 및 제3스페이서는 동일 물질을 포함하고, 상기 제2스페이서는 상기 상기 제1 및 제3스페이서보다 유전율이 낮은 물질을 포함하는 반도체장치 제조 방법.
  12. 제9항에 있어서,
    상기 제1 및 제3스페이서는 실리콘질화물을 포함하고, 상기 제2스페이서는 실리콘산화물를 포함하는 반도체장치 제조 방법.
  13. 제9항에 있어서,
    상기 희생막은 SOC막을 포함하는 반도체장치 제조 방법.
  14. 제9항에 있어서,
    상기 스토리지노드콘택플러그의 상부 선폭이 하부 선폭보다 넓은 반도체장치 제조 방법.
  15. 제9항에 있어서,
    상기 스토리지노드콘택플러그 상에 스토리지노드를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  16. 기판 상부에 제1도전막 및 절연막이 적층된 복수의 도전구조물;
    상기 도전구조물의 측벽을 노출시키도록 형성된 오픈부;
    상기 오픈부의 하부 측벽에 형성된 제1스페이서;
    상기 제1스페이서 측벽에 형성된 제2스페이서;
    상기 오픈부의 상부 측벽에 형성되면서 제2스페이서 측벽에 연장되어 형성된 제3스페이서; 및
    상기 오픈부 내에 형성된 제2도전막
    를 포함하는 반도체장치.
  17. 제16항에 있어서,
    상기 제1 및 제2스페이서는 상기 제1도전막의 측벽을 덮는 높이를 갖도록 형성하는 반도체장치.
  18. 제16항에 있어서,
    상기 제1 및 제3스페이서는 동일 물질을 포함하고, 상기 제2스페이서는 상기 상기 제1 및 제3스페이서보다 유전율이 낮은 물질을 포함하는 반도체장치.
  19. 제16항에 있어서,
    상기 제1 및 제3스페이서는 실리콘질화물을 포함하고, 상기 제2스페이서는 실리콘산화물를 포함하는 반도체장치.
  20. 제16항에 있어서,
    상기 제2도전막의 상부 선폭이 하부 선폭보다 넓은 반도체장치.
  21. 제16항에 있어서,
    상기 제2도전막 상에 형성된 제3도전막을 더 포함하는 반도체장치.
  22. 기판 상부에 비트라인 및 하드마스크층이 적층된 복수의 비트라인구조물;
    상기 비트라인구조물의 측벽을 노출시키도록 형성된 스토리지노드콘택홀;
    상기 스토리지노드콘택홀의 하부 측벽 형성된 제1스페이서;
    상기 제1스페이서의 측벽에 형성된 제2스페이서;
    상기 스토리지노드콘택홀의 상부 측벽에 형성되면서 제2스페이서의 측벽에 연장되어 형성된 제3스페이서; 및
    상기 스토리지노드콘택홀 내에 형성된 스토리지노드콘택플러그
    를 포함하는 반도체장치.
  23. 제22항에 있어서,
    상기 제1 및 제2스페이서는 상기 비트라인의 측벽을 덮는 높이를 갖도록 형성하는 반도체장치.
  24. 제22항에 있어서,
    상기 제1 및 제3스페이서는 동일 물질을 포함하고, 상기 제2스페이서는 상기 상기 제1 및 제3스페이서보다 유전율이 낮은 물질을 포함하는 반도체장치.
  25. 제22항에 있어서,
    상기 제1 및 제3스페이서는 실리콘질화물을 포함하고, 상기 제2스페이서는 실리콘산화물를 포함하는 반도체장치.
  26. 제22항에 있어서,
    상기 스토리지노드콘택플러그의 상부 선폭이 하부 선폭보다 넓은 반도체장치.
  27. 제22항에 있어서,
    상기 스토리지노드콘택플러그 상에 형성된 스토리지노드를 더 포함하는 반도체장치.
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