KR102200929B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR102200929B1
KR102200929B1 KR1020140107141A KR20140107141A KR102200929B1 KR 102200929 B1 KR102200929 B1 KR 102200929B1 KR 1020140107141 A KR1020140107141 A KR 1020140107141A KR 20140107141 A KR20140107141 A KR 20140107141A KR 102200929 B1 KR102200929 B1 KR 102200929B1
Authority
KR
South Korea
Prior art keywords
contact
impurity region
recess
pattern
substrate
Prior art date
Application number
KR1020140107141A
Other languages
English (en)
Other versions
KR20160021962A (ko
Inventor
손윤호
이몽섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140107141A priority Critical patent/KR102200929B1/ko
Priority to US14/803,217 priority patent/US9508726B2/en
Publication of KR20160021962A publication Critical patent/KR20160021962A/ko
Application granted granted Critical
Publication of KR102200929B1 publication Critical patent/KR102200929B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Ceramic Engineering (AREA)

Abstract

본 발명은 반도체 소자 및 이를 제조하는 방법에 관한 것으로, 보다 상세하게는 제2 콘택이 제2 불순물 영역과 접촉하는 면적을 넓힐 수 있어, 고집적화에 따른 저항 증가의 문제 및 상기 제2 콘택의 잘못된 배열로 인한 접촉 불량의 문제를 개선할 수 있다. 또한, 질화 패턴을 이용하여, 접촉 면적이 증가된 상기 제2 콘택을 용이하게 형성할 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관한 것으로, 더욱 상세하게는 디램(DRAM) 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 고집적화에 최적화된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 고집적화에 최적화된 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명의 실시예들에 따른, 반도체 소자는, 기판; 상기 기판 내에 배치되며, 액티브 패턴들을 정의하는 소자 분리 패턴; 상기 액티브 패턴들을 가로지르는 게이트 전극; 각각의 상기 액티브 패턴들 내에 형성되고, 상기 게이트 전극 양측에 배치되는 제1 불순물 영역 및 제2 불순물 영역; 상기 게이트 전극을 가로지르는 비트 라인; 상기 제1 불순물 영역과 상기 비트 라인을 전기적으로 연결하는 제1 콘택; 및 상기 제2 불순물 영역과 전기적으로 연결되는 제2 콘택을 포함할 수 있다. 이때, 상기 제2 콘택은 상기 제2 불순물 영역의 상부 측벽을 덮는 수직 연장부를 포함할 수 있다.
상기 제1 불순물 영역은 상기 기판의 상면보다 낮은 리세스 영역을 포함하며, 상기 리세스 영역은 상기 제1 불순물 영역에 인접한 상기 소자 분리 패턴의 일부로 확장되고, 상기 수직 연장부의 바닥면은 상기 리세스 영역의 바닥면보다 더 낮을 수 있다.
상기 수직 연장부는, 상기 제2 불순물 영역에 인접한 상기 소자 분리 패턴의 상부를 관통하여 상기 기판의 바닥면을 향해 연장될 수 있다.
상기 제2 콘택은 상기 제2 불순물 영역의 상면의 일부를 덮는 수평 연장부를 포함할 수 있다.
일 예로 상기 반도체 소자는, 상기 비트 라인 및 상기 기판 사이에 배치되는 층간 절연 패턴을 더 포함할 수 있다. 이때, 상기 층간 절연 패턴은 상기 비트 라인을 향하여 수평적으로 연장된 함몰 영역을 포함하고, 상기 수평 연장부는 상기 함몰 영역 내에 배치될 수 있다.
일 예로, 상기 반도체 소자는, 상기 제1 콘택의 측벽에 배치된 질화 패턴; 및 상기 비트 라인의 측면을 덮는 스페이서를 더 포함할 수 있다. 이때, 상기 스페이서의 일부는 상기 질화 패턴의 상면을 덮으며, 평면적 관점에서, 상기 스페이서의 다른 일부는 상기 수평 연장부와 수직적으로 중첩될 수 있다.
상기 스페이서는 상기 비트 라인의 상기 측면을 순차적으로 덮는 제1 내지 제3 스페이서들을 포함하고, 상기 제2 스페이서의 일부 및 상기 제3 스페이서들의 일부는 상기 질화 패턴의 상면을 덮으며, 상기 제1 스페이서는 상기 소자 분리 패턴의 상면으로 연장되어, 상기 질화 패턴의 하부를 감쌀 수 있다.
일 예로 상기 반도체 소자는, 상기 제1 콘택의 측벽에 배치된 질화 패턴을 더 포함할 수 있다. 이때, 상기 제1 콘택은 상기 리세스 영역 내에 배치되며, 상기 질화 패턴은 상기 제1 콘택이 배치되지 않은 상기 리세스 영역을 채우며 배치될 수 있다.
상기 수직 연장부는 상기 질화 패턴을 사이에 두고 상기 제1 콘택과 이격되고, 상기 제2 콘택은 상기 질화 패턴에 의해 상기 제1 콘택 및 상기 제1 불순물 영역과 전기적으로 절연될 수 있다.
상기 비트 라인의 연장 방향과 수직인 방향으로 절단한 단면에서, 상기 제1 콘택의 폭이 상기 비트 라인의 폭과 실질적으로 동일할 수 있다.
상기 제1 불순물 영역은 상기 기판의 상면으로부터 제1 깊이로 리세스된 제1 리세스를 포함하고, 상기 제2 불순물 영역은 상기 기판의 상면으로부터 제2 깊이로 리세스된 제2 리세스를 포함하며, 상기 소자 분리 패턴은, 상기 제2 리세스와 인접하면서 상기 기판의 상면으로부터 제3 깊이로 리세스된 제3 리세스를 포함할 수 있다. 이때, 상기 제1 깊이는 상기 제2 깊이보다 크고, 상기 제3 깊이는 상기 제1 깊이보다 클 수 있다. 상기 수직 연장부는 상기 제3 리세스 내에 배치될 수 있다.
본 발명의 실시예들에 따른, 반도체 소자의 제조 방법은, 액티브 패턴들을 한정하는 소자 분리 패턴이 형성된 기판 내에, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극을 형성하는 것; 각각의 상기 액티브 패턴들 내에, 상기 게이트 전극 양측에 인접하는 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것; 상기 제1 및 제2 불순물 영역들이 형성된 상기 기판 상에 층간 절연 패턴을 형성하는 것; 상기 게이트 전극, 제1 및 제2 불순물 영역들 상에, 상기 층간 절연 패턴을 관통하여 상기 제1 불순물 영역과 전기적으로 연결되는 예비 콘택을 형성하는 것; 상기 예비 콘택 상에 도전막을 형성하는 것; 상기 도전막 및 상기 예비 콘택을 상기 제1 방향에 교차하는 제2 방향으로 식각하여, 비트 라인 및 콘택을 형성하는 것; 상기 제2 불순물 영역의 상면 및 상기 제2 불순물 영역에 인접한 소자 분리 패턴의 상면이 노출되도록 제1 콘택홀을 형성하는 것; 및 상기 제1 콘택홀에 의해 노출된 상기 소자 분리 패턴의 상기 상면을 식각하는 것을 포함할 수 있다.
상기 예비 콘택을 형성하는 것은, 상기 제1 및 제2 불순물 영역들이 형성된 상기 기판 상에 층간 절연막을 형성하는 것; 상기 층간 절연막을 식각하여, 상기 제1 불순물 영역 및 상기 제1 불순물 영역에 인접한 소자 분리 패턴의 일부를 노출시키는 제2 콘택홀, 및 상기 층간 절연 패턴을 형성하는 것; 노출된 상기 제1 불순물 영역의 상부 및 노출된 상기 소자 분리 패턴의 상부를 식각하여, 상기 제2 콘택홀과 연통되는 리세스 영역을 형성하는 것; 및 상기 제2 콘택홀 및 상기 리세스 영역을 도전물로 매립하여 상기 예비 콘택을 형성하는 것을 포함할 수 있다.
상기 비트 라인 및 상기 콘택을 형성하는 것은, 상기 도전막 상에 상기 제2 방향으로 연장되는 제1 마스크 패턴을 형성하는 것; 상기 제1 마스크 패턴을 식각 마스크로 상기 도전막을 식각하여 상기 비트 라인을 형성하는 것; 및 상기 제1 마스크 패턴 및 상기 비트 라인을 식각 마스크로 상기 예비 콘택을 식각하여 상기 콘택을 형성하는 것을 포함할 수 있다.
상기 제1 콘택홀을 형성하는 것은, 상기 비트 라인의 측면을 덮는 제1 스페이서를 형성하는 것; 상기 제1 스페이서를 덮는 식각 방지막을 상기 기판 전면에 형성하는 것; 상기 제1 마스크 패턴 상에 상기 제1 방향으로 연장되는 제2 마스크 패턴을 형성하는 것; 및 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각 마스크로 상기 식각 방지막 및 상기 층간 절연 패턴을 식각하여, 상기 제1 콘택홀을 형성하는 것을 포함할 수 있다.
평면적 관점에서, 상기 제2 마스크 패턴은 상기 게이트 전극과 수직적으로 중첩될 수 있다.
상기 제1 스페이서는 실리콘 산화막을 포함하고, 상기 식각 방지막은 실리콘 질화막을 포함할 수 있다.
일 예로, 상기 반도체 소자의 제조 방법은, 상기 제1 콘택홀에 의해 노출된 상기 층간 절연 패턴의 측벽을 식각하는 것을 더 포함할 수 있다. 이때, 상기 층간 절연 패턴의 상기 측벽을 식각하는 것은 상기 소자 분리 패턴의 상기 상면을 식각하는 것과 동시에 진행될 수 있다.
상기 소자 분리 패턴의 상기 상면을 식각하는 것은 산화막 건식 세정 공정을 이용하는 것을 포함할 수 있다.
일 예로, 상기 반도체 소자의 제조 방법은, 상기 비트 라인 및 상기 콘택을 형성한 후, 상기 리세스 영역을 매립하면서 상기 콘택의 측벽 및 상기 비트 라인의 측벽을 덮는 질화막을 상기 기판 전면에 콘포멀하게 형성하는 것; 및 상기 질화막을 습식 식각하여, 상기 리세스 영역 내에 잔존하는 질화 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 제2 콘택이 제2 불순물 영역과 접촉하는 면적을 넓힐 수 있어, 고집적화에 따른 저항 증가의 문제 및 상기 제2 콘택의 잘못된 배열(miss-align)로 인한 접촉 불량의 문제를 개선할 수 있다. 또한, 질화 패턴을 이용하여, 접촉 면적이 증가된 상기 제2 콘택을 용이하게 형성할 수 있다.
도 1a는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1d는 도 1b의 M 부분을 확대한 확대도이다.
도 2a 내지 도 14a는 예시적인 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 14b는, 도 2a 내지 도 14a를 각각 A-A'으로 절단한 단면도들이다.
도 2c 내지 도 13c는, 도 2a 내지 도 13a를 각각 B-B'으로 절단한 단면도들이다.
도 15는 실시예들에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 16은 실시예들에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 ‘및/또는’ 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에 ‘연결된다’ 또는 ‘커플된다’는 표현은 다른 요소에 직접 연결 또는 커플링 되거나, 다른 요소와의 사이에 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, ‘포함한다’는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다. 도 1d는 도 1b의 M 부분을 확대한 확대도이다.
도 1a, 도 1b, 도 1c 및 도 1d를 참조하면, 본 실시예에 따른 반도체 소자는, 기판(100)에 형성된 트랜지스터들(TR), 제1 콘택들(125a), 제2 콘택들(156) 및 비트 라인들(135)을 포함할 수 있다.
상기 기판(100)은 소자 분리 패턴(102)과 상기 소자 분리 패턴(102)에 의해 한정되는 액티브 패턴들(104)을 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 본 발명의 일 실시예에 따르면, 상기 액티브 패턴들(104)은, 상기 기판(100)의 상면에 평행한 제1 방향(D1)을 장축 방향으로 연장될 수 있다. 상기 액티브 패턴들(104)은 상기 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 또한, 상기 액티브 패턴들(104)은, 상기 기판(100)의 상면에 평행하면서 상기 제1 방향(D1)과 상이한 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 도 1a에 나타난 상기 액티브 패턴들(104)의 구조 및 배치 관계는 본 실시예에 따른 일 예에 불과하며, 이에 한정되는 것은 아니다. 상기 소자 분리 패턴(102)은 실리콘 산화물을 포함할 수 있다.
상기 기판(100)은 제1 리세스(121)를 포함할 수 있다. 본 실시예에 따르면, 상기 제1 리세스(121)는 상기 액티브 패턴들(104) 각각의 중심부위에 형성되며, 상기 액티브 패턴들(104)에 인접한 소자 분리 패턴(102)의 일부로 확장된 형상을 가질 수 있다. 도 1a에 도시된 바와 같이, 상기 제1 리세스(121)는, 상기 액티브 패턴들(104) 각각의 중심에 형성된 원의 형태일 수 있다. 또는, 도시되진 않았지만, 상기 제1 리세스(121)는, 상기 기판의 상면에 평행하면서 상기 액티브 패턴들(104)의 연장 방향(즉, 제1 방향(D1))과 다른 제3 방향(D3)을 장축 방향으로 갖는 타원형일 수 있다. 상기 제3 방향(D3)은 상기 제2 방향(D2)과 수직할 수 있다. 또한, 도 1d를 참조하면, 상기 제1 리세스(121)는 상기 기판(100)의 상면으로부터 제1 깊이(T1)로 리세스된 영역일 수 있다. 상기 기판(100) 및 제1 리세스(121)의 바닥 사이에는 단차가 발생될 수 있다.
일 예에 따르면, 상기 제1 리세스(121)는 복수개로 제공될 수 있으며, 상기 제1 리세스들(121)은 상기 제2 및 제3 방향(D2, D3)으로 번갈아 이격되어 배치될 수 있다. 더욱 상세하게 설명하면, 제2 방향(D2)으로 이웃하여 배치된 두 개의 제1 리세스들(121) 사이에 제3 방향(D3)으로 또 다른 제1 리세스(121)가 배치될 수 있다. 상기 제1 리세스들(121)은 지그재그(zigzag)로 배열될 수 있다.
상기 기판(100)은 제2 리세스(153)를 포함할 수 있다. 본 실시예에 따르면, 상기 제2 리세스(153)는 상기 액티브 패턴들(104) 각각의 가장자리 부위에 형성될 수 있다. 또한, 도 1d를 참조하면, 상기 제2 리세스(153)는 상기 기판(100)의 상면으로부터 제2 깊이(T2)로 리세스된 영역일 수 있다. 상기 제2 깊이(T2)는 상기 제1 깊이(T1)보다 작을 수 있다. 상기 제2 리세스(153)는 복수개로 제공될 수 있으며, 일 예로 각각의 액티브 패턴들(104)마다 두 개씩 제공될 수 있다.
상기 기판(100)은 제3 리세스(160)를 포함할 수 있다. 상기 제3 리세스(160)는, 상기 액티브 패턴(104)과 상기 제1 리세스(121) 사이의 상기 소자 분리 패턴(102) 내에 형성될 수 있다(도 14a의 160 참조). 상기 제3 리세스(160)는 상기 제1 리세스(121) 및/또는 상기 제2 리세스(153)와 인접할 수 있다. 상기 제3 리세스(160)는 복수개로 제공될 수 있다.
일 예에 따르면, 상기 제1 리세스(121), 상기 제2 리세스(153) 및 상기 제3 리세스(160)는 함께 연통될 수 있으며, 상기 제1 리세스(121)와 상기 제3 리세스(160) 사이, 및 상기 제3 리세스(160) 와 상기 제2 리세스(153) 사이에는 단차가 발생될 수 있다.
상기 트랜지스터들(TR) 각각은 게이트 절연막(112), 게이트 전극(114), 제1 불순물 영역(116a) 및 제2 불순물 영역(116b)을 포함할 수 있다. 상기 게이트 전극(114)은 상기 기판(100)의 상면으로부터 내부로 연장되는 트렌치(106) 내에 배치될 수 있다. 상기 트렌치(106)는 상기 제2 방향(D2)으로 연장될 수 있다. 또한, 상기 트렌치(106)는 상기 제1 깊이(T1)보다 큰 깊이로 상기 기판(100)의 상면으로부터 리세스될 수 있다.
상기 게이트 절연막(112)은 상기 트렌치(106)의 내측면을 따라 배치될 수 있다. 상기 게이트 전극(114)은 상기 트렌치(106)의 하부를 매립하며 배치될 수 있다. 상기 게이트 전극(114)은 상기 제2 방향(D2)으로 연장할 수 있다. 상기 게이트 절연막(112)은 고유전율 물질을 포함할 수 있다. 일 예로, 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극(114)은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
상기 트랜지스터들(TR) 각각은, 상기 게이트 전극(114) 상에 상기 트렌치(106)의 상부를 채우는 제1 마스크 패턴(118)를 더 포함할 수 있다. 상기 제1 마스크 패턴(118)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 리세스(121)는 상기 제1 마스크 패턴(118)의 일부로 연장되어, 상기 제1 마스크 패턴(118)의 일부가 리세스될 수 있다. 예컨대, 도 1c에 도시된 바와 같이, 상기 제1 불순물 영역(116a)에 인접한 제1 마스크 패턴(118) 부위가 리세스될 수 있다.
상기 제1 및 제2 불순물 영역들(116a, 116b)은 상기 게이트 전극(114) 양측의 액티브 패턴들(104) 각각의 내에 배치될 수 있다. 본 실시예에 따르면, 상기 제1 불순물 영역(116a)은 상기 액티브 패턴들(104)의 중심 부위에 배치되며, 상기 제2 불순물 영역(116b)은 상기 액티브 패턴들(104)의 가장자리 부위에 배치될 수 있다. 본 실시예에 따르면, 상기 제1 불순물 영역(116a)은 상기 제1 리세스(121)에 의해 상기 기판(100)의 상면보다 낮은 상면을 가질 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 기판 상에 상기 비트 라인(135)과 함께 상기 제3 방향(D3)으로 연장되는 도전 라인(125)이 배치될 수 있다. 상기 도전 라인(125)은, 상기 도전 라인(125)과 수직적으로 중첩되는 상기 제1 불순물 영역들(116a) 각각의 상에 접속되는 제1 콘택(125a)을 포함할 수 있다. 구체적으로, 상기 제1 콘택(125a)은 상기 도전 라인(125)으로부터 아래로 돌출되어 상기 제1 불순물 영역(116a)과 접하고, 상기 제1 리세스(121) 내에 배치될 수 있다. 일 예로, 상기 제1 콘택(125a)은 상기 도전 라인(125)과 일체화됨으로써, 상기 도전 라인(125)은 빗(comb) 모양을 가질 수 있다. 다른 예로, 도시되진 않았지만, 상기 제1 콘택(125a)은 상기 도전 라인(125)을 관통하면서 상기 비트 라인(135)과 전기적으로 연결될 수 있다. 상기 도전 라인(125)은 폴리실리콘을 포함할 수 있다.
본 실시예에 따른 반도체 소자를 제2 방향(D2)과 평행한 방향으로 절단한 수직 단면으로 볼 때, 상기 제1 콘택(125a)의 폭은 상기 제1 리세스(121)의 폭(직경)보다 작을 수 있다. 본 실시예에 따른 반도체 소자를 제3 방향(D3)과 평행한 방향으로 절단한 수직 단면으로 볼 때, 상기 제1 콘택(125a)의 폭은 상기 제1 리세스(121)의 폭과 실질적으로 동일할 수 있다.
본 실시예에 따른 반도체 소자를 제2 방향(D2)과 평행한 방향으로 절단한 수직 단면으로 볼 때, 상기 제1 콘택(125a)이 배치되지 않은 제1 리세스(121)의 남은 공간에 질화 패턴들(148)이 배치될 수 있다. 상기 질화 패턴들(148)은 상기 제1 리세스(121)를 매립할 수 있다. 상기 질화 패턴들(148) 각각은 상기 도전 라인(125) 및/또는 상기 제1 콘택(125a)의 상면보다 실질적으로 낮은 상부면을 가지며, 상기 질화 패턴들(148) 각각의 상부면들은 경사질 수 있다. 또한, 상기 질화 패턴들(148)은 상기 제1 콘택(125a)으로부터 멀어질수록 그 높이가 작아질 수 있다.
상기 도전 라인(125)은 복수개로 제공될 수 있다. 상기 도전 라인들(125) 각각은 상기 제1 리세스들(121)이 배치된 부위에 대응되는 복수개의 상기 제1 콘택들(125a)을 포함할 수 있다. 따라서, 상기 제1 콘택들(125a)은 상기 제1 리세스들(121)의 배치 구조와 실질적으로 동일한 구조를 가질 수 있다. 예컨대, 상기 제1 콘택들(125a)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 이격되어 배치될 수 있다. 상기 제1 콘택들(125a)은 지그재그로 배열될 수 있다.
도 1b 및 도 1c를 다시 참조하면, 상기 비트 라인(135) 및 상기 기판(100) 사이에 순차적으로 적층된 제1 층간 절연 패턴(120) 및 제2 층간 절연 패턴(126)이 배치될 수 있다. 구체적으로, 상기 도전 라인(125) 및 상기 기판(100) 사이에 순차적으로 적층된 상기 제1 층간 절연 패턴(120) 및 상기 제2 층간 절연 패턴(126)이 배치될 수 있다. 단, 상기 제1 및 상기 제2 층간 절연 패턴들(120, 126)은, 평면적 관점에서 상기 제1 리세스(121), 상기 제2 리세스(153) 및 상기 제3 리세스(160)와 중첩되는 개구부를 가질 수 있다. 즉, 상기 제1, 제2 및 제3 리세스들(121, 153, 160) 상에는 상기 제1 및 상기 제2 층간 절연 패턴들(120, 126)이 존재하지 않을 수 있다. 상기 제1 층간 절연 패턴(120)은 실리콘 산화막을 포함할 수 있고, 상기 제2 층간 절연 패턴(126)은 실리콘 질화막을 포함할 수 있다.
상기 제1 층간 절연 패턴(120)은, 상기 제2 리세스(153)로부터 상기 비트 라인을 향하여 수평적으로 연장된 함몰 영역(165)을 포함할 수 있다. 상기 함몰 영역(165)은 상기 제2 리세스(153)와 인접할 수 있으며, 상기 제2 리세스(153)와 연통될 수 있다. 따라서, 상기 함몰 영역(165)과 상기 제2 리세스(153) 사이에서는 단차가 발생될 수 있다. 상기 함몰 영역(165)과 인접하는 상기 제1 층간 절연 패턴(120)의 측벽은, 상기 제2 층간 절연 패턴(126)의 측벽과 공면을 이루지 않을 수 있다. 평면적 관점에서, 상기 함몰 영역(165)은 제1 내지 제3 스페이서들(139, 142, 146)과 수직적으로 중첩될 수 있다(도 14a의 165 참조).
상기 도전 라인(125)은 상기 비트 라인(135)과 전기적으로 연결될 수 있다. 상기 비트 라인(135)은 상기 제3 방향(D3)으로 연장될 수 있다. 상기 비트 라인(135)은 금속 및/또는 금속 질화물을 포함할 수 있으며, 예컨대 텅스텐, 텅스텐 질화물, 티타늄 질화물을 포함할 수 있다. 일 예로, 상기 도전 라인(125)이 폴리실리콘을 포함하고, 상기 비트 라인(135)이 금속을 포함하는 경우, 상기 도전 라인(125) 및 비트 라인(135) 사이에 금속 베리어 패턴(134)이 더 배치될 수 있다. 상기 금속 베리어 패턴(134)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다.
또한, 상기 반도체 소자는 상기 비트 라인(135) 상에 배치된 제2 마스크 패턴(136)을 더 포함할 수 있다. 상기 제2 마스크 패턴(136)은 상기 비트 라인(135)과 함께 상기 제3 방향(D3)으로 연장될 수 있다. 본 실시예에 따른 반도체 소자를 상기 제2 방향(D2)과 평행한 방향으로 절단한 단면에서, 상기 제1 콘택(125a), 상기 금속 베리어 패턴(134), 상기 비트 라인(135) 및 상기 제2 마스크 패턴(136)은 실질적으로 동일한 폭을 가질 수 있다. 상기 제2 마스크 패턴(136)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 콘택(125a)의 측벽, 상기 금속 베리어 패턴(134)의 측벽, 상기 비트 라인(135)의 측벽 및 상기 제2 마스크 패턴(136)의 측벽을 덮는 제1 스페이서(139)가 배치될 수 있다. 상기 제1 스페이서(139)는 상기 제1 불순물 영역(116a)의 상면 및 상기 소자 분리 패턴(102)의 상면으로 연장되어, 상기 질화 패턴(148)의 하부를 감쌀 수 있다. 상기 제1 스페이서(139)는 상기 제2 층간 절연 패턴(126)의 상면의 일부를 덮을 수 있다. 나아가, 상기 제1 스페이서(139)를 순차적으로 덮는 제2 스페이서(142) 및 제3 스페이서(146)가 배치될 수 있다. 상기 제2 스페이서(142)는 상기 제1 스페이서(139) 및 상기 제3 스페이서(146) 사이에 개재될 수 있다. 상기 제1 내지 제3 스페이서들(139, 142, 146)은 상기 비트 라인(135)을 따라 상기 제3 방향(D3)으로 연장될 수 있다. 상기 제1 스페이서(139) 및 상기 제3 스페이서(146)는 실리콘 질화막을 포함할 수 있다. 상기 제2 스페이서(142)는 실리콘 산화막을 포함할 수 있다.
상기 제2 콘택(156)은 상기 제2 불순물 영역(116b)과 접하며 배치될 수 있다. 상기 제2 콘택(156)은 이웃하는 상기 비트 라인들(135) 사이에 배치될 수 있으며, 상기 제2 콘택(156)은 상기 비트 라인(135) 측벽에 배치된 상기 제1 내지 제3 스페이서들(139, 142, 146)에 의해 상기 비트 라인(135)과 절연될 수 있다. 또한, 상기 제2 콘택(156)은 상기 질화 패턴(148)에 의해 상기 제1 불순물 영역(116a)과 절연될 수 있다. 도시되진 않았지만, 상기 제2 콘택(156) 상에는 커패시터(미도시)가 배치될 수 있으며, 상기 제2 콘택(156)은 상기 커패시터와 전기적으로 연결될 수 있다. 상기 제2 콘택(156)은 금속 및/또는 금속 질화물을 포함할 수 있으며, 예컨대 텅스텐, 텅스텐 질화물, 티타늄 질화물을 포함할 수 있다.
도 1d를 참조하면, 상기 제2 콘택(156)은, 그의 하부에 수직 연장부(VE) 및 수평 연장부(HE)를 포함할 수 있다. 상기 수직 연장부(VE)는 상기 제3 리세스(160)를 매립할 수 있다. 따라서, 상기 수직 연장부(VE)는 상기 제2 불순물 영역(116b)과 상기 제1 불순물 영역(116a) 사이의 상기 소자 분리 패턴(102)의 상부를 관통하여 상기 기판의 바닥면을 향해 연장될 수 있다. 즉, 상기 수직 연장부(VE)는 상기 제2 불순물 영역의 상부 측벽을 덮을 수 있다. 상기 수직 연장부(VE)의 바닥면은, 상기 제1 리세스(121)의 바닥면 및 제2 리세스(153)의 바닥면보다 낮을 수 있다. 상기 수직 연장부(VE)는 상기 질화 패턴(148)을 사이에 두고 상기 제1 콘택(125a) 및 상기 제1 불순물 영역(116a)과 이격될 수 있다. 따라서, 상기 수직 연장부(VE)는 상기 제1 콘택(125a) 및 상기 제1 불순물 영역(116a)과 절연될 수 있다.
상기 수평 연장부(HE)는 상기 함몰 영역(165)을 매립할 수 있다. 따라서, 상기 함몰 영역(165)과 중첩되는 상기 제2 불순물 영역(116b)의 상면의 일부를 덮을 수 있다. 상기 제2 불순물 영역(116b)의 상기 상면의 일부는 상기 기판(100)의 상면과 공면을 이룰 수 있다. 평면적 관점에서, 상기 수평 연장부(HE)는 상기 제1 내지 제3 스페이서들(139, 142, 146)과 수직적으로 중첩될 수 있다. 상기 수평 연장부(HE)는 상기 제2 층간 절연 패턴(126) 및 상기 제1 내지 제3 스페이서들(139, 142, 146)을 사이에 두고 상기 도전 라인(125) 및 상기 비트 라인(135)과 이격될 수 있다. 따라서, 상기 수평 연장부(HE)는 상기 도전 라인(125) 및 상기 비트 라인(135)과 절연될 수 있다.
본 실시예에 따른 반도체 소자는, 상기 제2 콘택(156)이 상기 수직 연장부(VE) 및 상기 수평 연장부(HE)를 포함함으로써, 상기 제2 불순물 영역(116b)과의 접촉 영역이 더 크게 확정될 수 있다. 즉, 상기 제2 콘택(156)은 상기 제2 리세스(153) 바닥에 위치하는 상기 제2 불순물 영역(116b)의 상면뿐만 아니라, 상기 제2 불순물 영역(116b)의 나머지 상면(함몰 영역(165)에 위치하는 상면) 및 상기 제2 불순물 영역(116b)의 상부 측벽과도 전기적으로 연결될 수 있다. 따라서, 고집적화된 반도체 소자에 있어서, 상기 제2 콘택(156)이 상기 제2 불순물 영역(116b)과 넓은 면적으로 접촉할 수 있으므로, 저항 증가의 문제를 개선할 수 있다. 나아가, 미세해진 공정 마진에 따른 잘못된 배열(miss-align)로 인해 상기 제2 콘택(156)이 상기 제2 불순물 영역(116b)과 연결되지 못하는 문제를 개선할 수 있다.
도 2a 내지 도 14a는 예시적인 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 14b는, 도 2a 내지 도 14a를 각각 A-A'으로 절단한 단면도들이다. 도 2c 내지 도 13c는, 도 2a 내지 도 13a를 각각 B-B'으로 절단한 단면도들이다.
도 2a, 도 2b 및 도 2c를 참조하면, 액티브 패턴들(104)을 한정하는 소자 분리 패턴(102)이 형성된 기판(100)에 게이트 절연막(112) 및 게이트 전극(114)이 형성될 수 있다.
더욱 상세하게 설명하면, 상기 기판(100)을 식각한 후, 식각된 부분을 절연물로 채워 소자 분리 패턴(102)을 형성할 수 있다. 상기 소자 분리 패턴(102)은 실리콘 산화물을 포함할 수 있다. 상기 소자 분리 패턴(102)은 다층 구조를 가질 수 있다. 상기 소자 분리 패턴(102)을 형성함으로써, 상기 기판(100)에 상기 기판(100)의 상면과 평행한 제1 방향(D1)으로 연장하는 액티브 패턴들(104)을 한정할 수 있다.
상기 소자 분리 패턴(102) 및 액티브 패턴들(104)이 형성된 기판(100)에 트렌치들(106)을 형성할 수 있다. 상기 트렌치들(106)은 상기 기판(100)의 상면에 평행하면서 상기 제1 방향(D1)과 상이한 제2 방향(D2)으로 연장될 수 있다.
상기 게이트 절연막(112)은 상기 트렌치들(106)의 내측면 표면 상에 형성할 수 있다. 이때, 상기 게이트 절연막(112)은, 상기 트렌치들(106)을 완전하게 채우지 않도록 형성될 수 있다. 상기 게이트 전극(114)은, 상기 게이트 절연막(112)이 형성된 트렌치들(106)의 하부를 매립하도록 형성할 수 있다. 이때, 상기 게이트 전극(114)은 상기 트렌치들(106)을 완전하게 채우지 않도록 형성될 수 있다.
상기 게이트 절연막(112)은 고유전율 물질을 포함할 수 있다. 일 예로, 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, , 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극(114)은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 트렌치들(106)을 완전하게 매립하는 제1 마스크 패턴들(118)이 형성될 수 있다. 상기 제1 마스크 패턴(118)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 마스크 패턴들(118)에 인접한 액티브 패턴들(104)에 불순물을 주입하여, 제1 불순물 영역(116a) 및 제2 불순물 영역(116b)이 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(116a, 116b)은 상기 게이트 전극(114)에 인접하도록 충분한 깊이로 형성될 수 있다. 이로써, 게이트 절연막(112), 게이트 전극(114), 제1 마스크 패턴(118) 및 제1 및 제2 불순물 영역들(116a, 116b)을 포함하는 트랜지스터들(TR)이 형성될 수 있다. 본 실시예에 있어서, 상기 트랜지스터들(TR)의 채널이 상기 기판(100) 내에 형성될 수 있다. 이러한 상기 트랜지스터들(TR)은 베리드 채널 어레이 트랜지스터들(buried channel array transistors)일 수 있다.
상기 트랜지스터들(TR)이 형성된 기판(100) 상에, 순차적으로 적층된 제1 층간 절연막(미도시) 및 제2 층간 절연막(미도시)이 형성될 수 있다. 상기 제1 층간 절연막은 실리콘 산화막일 수 있으며, 상기 제2 층간 절연막은 실리콘 질화막일 수 있다. 상기 제1 및 제2 층간 절연막들을 식각하여, 상기 제1 불순물 영역들(116a)을 노출시키는 제1 콘택홀들(122)이 형성될 수 있다. 이와 함께, 상기 제1 및 제2 층간 절연막들이 식각되어 제1 층간 절연 패턴(120) 및 제2 층간 절연 패턴(126)이 형성될 수 있다. 상기 제1 콘택홀들(122)은 상기 제1 불순물 영역들(116a)뿐만 아니라 상기 제1 불순물 영역들(116a)에 인접한 소자 분리 패턴(102)의 일부 및 상기 제1 마스크 패턴들(118)의 일 부분들을 노출시킬 수 있다.
본 실시예에 따르면, 상기 제1 및 제2 층간 절연막들을 식각하는 공정을 통해, 상기 제1 불순물 영역들(116a), 상기 소자 분리 패턴(102) 및 상기 제1 마스크 패턴들(118)의 상면들 일부가 과식각될 수 있다. 이로써 제1 리세스들(121)을 형성할 수 있다. 상기 제1 리세스들(121)은 상기 제1 콘택홀들(122)과 연통될 수 있다. 상기 제1 리세스(121) 및 상기 제1 콘택홀(122)에 의해 노출된 상기 제1 불순물 영역(116a), 상기 소자 분리 패턴(102) 및 상기 제1 마스크 패턴(118)의 상면들은 상기 기판(100)의 상면보다 낮을 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 리세스(121)는, 상기 액티브 패턴들(104) 각각의 중심에 형성된 원의 형태일 수 있다. 또는, 도시되진 않았지만, 상기 제1 리세스(121)는, 상기 기판의 상면에 평행하면서 상기 액티브 패턴들(104)의 연장 방향(즉, 제1 방향(D1))과 다른 제3 방향(D3)을 장축 방향으로 갖는 타원형일 수 있다. 상기 제3 방향(D3)은 상기 제2 방향(D2)과 수직할 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 제1 콘택홀들(122) 및 상기 제1 리세스들(121)을 매립하는 예비 제1 콘택(123)이 형성될 수 있다. 상기 예비 제1 콘택(123)은 상기 기판(100) 전면 상에 형성될 수 있다. 상기 예비 제1 콘택(123)은, 상기 제1 콘택홀들(122) 및 상기 제1 리세스들(121) 내에 형성된 돌출부들(123a)을 포함할 수 있다. 즉, 평면적 관점에서, 상기 돌출부들(123a)은 상기 제1 리세스들(121)의 형상과 대응할 수 있다. 상기 돌출부들(123a) 각각은 상기 제1 및 제2 층간 절연 패턴들(120, 126)을 관통하여 상기 제1 불순물 영역(116a)과 전기적으로 연결될 수 있다. 상기 예비 제1 콘택(123)은 도전물을 포함하는 도전막일 수 있으며, 예컨대, 폴리실리콘을 포함할 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 예비 제1 콘택(123) 상에 금속 베리어막(metal barrier layer, 130) 및 도전막(132)이 형성될 수 있다. 상기 금속 베리어막(130)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다. 상기 도전막(132)은 금속 또는 금속 질화물을 포함할 수 있으며, 예컨대 텅스텐, 텅스텐 질화물, 티타늄 질화물을 포함할 수 있다. 상기 금속 베리어막(130)은 상기 도전막(132) 내 금속이 상기 예비 제1 콘택(123)으로 확산되는 것을 억제할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 도전막(132) 상에 제2 마스크 패턴들(136)을 형성한 후, 상기 제2 마스크 패턴들(136)을 식각 마스크로 이용하여, 상기 도전막(132), 상기 금속 베리어막(130), 및 상기 예비 제1 콘택(123)이 식각될 수 있다. 더욱 상세하게 설명하면, 상기 도전막(132) 상에 제1 마스크막(미도시)이 형성될 수 있다. 상기 제1 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 마스크막을 패터닝하여, 상기 도전막(132) 상에 제2 마스크 패턴들(136)이 형성될 수 있다. 상기 제2 마스크 패턴들(136)은 상기 제3 방향(D3)으로 연장되는 라인 형태일 수 있으며, 상기 제2 마스크 패턴들(136)은 상기 제2 방향(D2)으로 서로 이격되어 형성될 수 있다.
상기 제2 마스크 패턴들(136)을 식각 마스크로 상기 도전막(132), 상기 금속 베리어막(130) 및 상기 예비 제1 콘택(123)이 순차적으로 식각될 수 있다. 단, 상기 제2 층간 절연 패턴(126)으로 인해 상기 제1 층간 절연 패턴(120)은 식각되지 않을 수 있다. 상기 식각 공정으로, 비트 라인들(135), 금속 베리어 패턴들(134) 및 도전 라인들(125)이 형성될 수 있다. 평면적 관점에서, 상기 비트 라인들(135), 상기 금속 베리어 패턴들(134) 및 상기 도전 라인들(125)은 상기 제2 마스크 패턴들(136)의 평면적 형상과 대응될 수 있다.
상기 도전 라인(125), 상기 금속 베리어 패턴(134), 상기 비트 라인(135) 및 상기 제2 마스크 패턴(136)이 순차적으로 적층된 각각의 구조물들 사이에 제1 개구부들(openings, 140)이 형성될 수 있다. 상기 제1 개구부들(140)은 상기 제3 방향(D3)으로 연장될 수 있다.
상기 비트 라인(135)은 상기 도전 라인(125)에 의해 상기 제1 불순물 영역(116a)과 전기적으로 연결될 수 있다. 본 실시예에 따르면, 상기 도전 라인(125)은 상기 비트 라인(135)과 함께 상기 제3 방향(D3)으로 연장되는 라인 형태일 수 있다. 이 경우, 상기 도전 라인(125)은, 상기 도전 라인(125)과 수직적으로 중첩되는 상기 제1 불순물 영역들(116a) 각각의 상에 접속되는 제1 콘택(125a)를 포함할 수 있다. 즉, 상기 제1 콘택(125a)은 상기 도전 라인(125)과 일체화됨으로써, 상기 도전 라인(125)은 빗(comb) 모양을 가질 수 있다. 다른 예로, 도시되진 않았지만, 상기 제1 콘택(125a)은 상기 도전 라인(125)을 관통하면서 상기 비트 라인(135)과 전기적으로 연결될 수 있다.
상기 비트 라인(135) 및 상기 제1 콘택(125a)을 상기 제2 방향(D2)과 평행한 방향으로 절단한 수직 단면으로 볼 때, 상기 비트 라인(135)의 폭과 상기 제1 콘택(125a)의 폭은 실질적으로 동일할 수 있다.
상기 제2 마스크 패턴들(136)을 이용하여 상기 예비 제1 콘택(123)으로부터 상기 도전 라인들(125)을 형성하는 동안, 상기 예비 제1 콘택(123)이 위치하던 제1 리세스들(121)이 다시 노출될 수 있다. 상기 제1 리세스(121)에 의해 상기 제1 불순물 영역(116a) 및 소자 분리 패턴(102)의 일부가 노출될 수 있다. 상기 제1 리세스들(121)은 상기 제1 개구부들(140)과 연통될 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 기판(100) 전면 상에 제1 스페이서막(138) 및 질화막(144)이 순차적으로 컨포말하게(conformally) 형성될 수 있다. 상기 제1 스페이서막(138) 및 상기 질화막(144)은, 상기 도전 라인(125), 상기 금속 베리어 패턴(134), 상기 비트 라인(135) 및 상기 제2 마스크 패턴(136)이 순차적으로 적층된 구조물들을 모두 덮을 수 있다. 상기 제1 스페이서막(138) 및 상기 질화막(144)은 상기 제2 층간 절연 패턴(126)의 상면의 일부를 덮을 수 있다. 상기 제1 스페이서막(138) 및 상기 질화막(144)은, 상기 제1 개구부들(140)을 완전히 매립하지 않도록 형성될 수 있다. 나아가, 상기 제1 스페이서막(138)은 상기 제1 리세스들(121)을 완전히 매립하지 않도록 형성될 수 있다. 단, 상기 질화막(144)은 상기 제1 리세스들(121)을 완전하게 매립하도록 형성될 수 있다. 상기 제1 스페이서막(138) 및 상기 질화막(144)은 모두 실리콘 질화막을 포함할 수 있다. 상기 제1 스페이서막(138)과 상기 질화막(144)은 서로 식각 선택비가 다르도록 형성될 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 질화막(144)을 식각하여, 질화 패턴들(148)이 형성될 수 있다. 본 실시예에 따르면, 상기 질화막(144)을 일 식각액으로 습식 식각하여, 상기 제1 리세스들(121) 내부에 매립된 질화 패턴들(148)이 형성될 수 있다. 상기 질화 패턴들(148)은, 상기 제1 콘택들(125a)의 측면의 하부에 형성될 수 있다. 상기 식각액은 상기 질화막(144)에 대한 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 더욱 상세하게 설명하면, 상기 식각액에 의해 상기 질화막(144)이 식각되는 동안, 상기 제1 스페이서막(138)은 실질적으로 식각되지 않을 수 있다.
상기 식각 공정은 등방성 식각일 수 있으며, 따라서 모든 방향으로 동일한 양만큼 식각될 수 있다. 본 실시예에 따르면, 상기 제1 리세스(121)를 매립하는 상기 질화막(144)은, 그 두께(혹은, 증착된 질화막의 양)가 다른 영역의 질화막(144)의 두께보다 클 수 있다. 따라서, 상기 다른 영역의 질화막(144)이 식각되어 제거되는 동안, 상기 제1 리세스(121)를 매립하는 상기 질화막(144)은 잔류하여 질화 패턴(148)이 형성될 수 있다.
상기 식각액은 인산, 황산, 불산 및 이들의 희석액을 포함할 수 있다. 상기 식각 공정에서는 상기 언급된 식각액들을 단독 또는 혼합하여 사용할 수 있다. 또한, 상기 식각 공정은 약 100℃ 내지 250℃의 공정 온도 하에서 진행될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 비트 라인들(135)의 측면을 덮는 제2 스페이서들(142)이 형성될 수 있다. 이어서, 상기 기판(100) 전면 상에 상기 제2 스페이서들(142)을 덮는 식각 방지막(145)이 형성될 수 있다. 상기 제2 스페이서들(142)을 형성하는 것은, 상기 도 8a, 도 8b 및 도 8c의 결과물 상에, 제2 스페이서막(미도시)을 형성하는 것, 및 상기 제2 스페이서막을 이방성 식각하여, 상기 도전 라인(125), 상기 금속 베리어 패턴(134), 상기 비트 라인(135) 및 상기 제2 마스크 패턴(136)이 순차적으로 적층된 구조물의 측벽을 덮는 상기 제2 스페이서들(142)을 형성하는 것을 포함할 수 있다. 상기 제2 스페이서들(142)은 상기 상기 질화 패턴들(148)의 상면의 일부를 덮을 수 있다. 상기 제2 스페이서막은 실리콘 산화막을 포함할 수 있다. 상기 식각 방지막(145)은 실리콘 질화막을 포함할 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 식각 방지막(145) 상에 제3 층간 절연막(150)을 형성할 수 있다. 상기 3 층간 절연막(150)은 상기 제1 개구부들(140)을 모두 매립할 수 있다. 상기 제3 층간 절연막(150)은 일 에천트에 대하여 상기 식각 방지막(145)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제3 층간 절연막(150)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 제3 층간 절연막(150)을 패터닝하여 제2 개구부들(155) 및 제3 층간 절연 패턴(152)이 형성될 수 있다. 이어서, 상기 제2 개구부들(155)을 매립하는 제3 마스크 패턴들(157)이 형성될 수 있다. 상기 제2 개구부들(155)은 상기 제2 방향(D2)으로 연장될 수 있으며, 서로 상기 제3 방향(D3)으로 이격될 수 있다. 상기 제2 개구부들(155)은 상기 제1 마스크 패턴들(118) 및 상기 게이트 전극들(114)과 수직적으로 중첩될 수 있다. 기판(100) 전면 상에 제2 마스크막(미도시)이 형성될 수 있고, 상기 제2 마스크막을 평탄화하여 상기 제3 마스크 패턴들(157)이 형성될 수 있다. 상기 제2 마스크막은 실리콘 질화막을 포함할 수 있다. 평면적 관점에서, 상기 제3 마스크 패턴들(157) 역시 상기 제1 마스크 패턴들(118) 및 상기 게이트 전극들(114)과 수직적으로 중첩될 수 있다. 나아가, 상기 제2 방향(D2)으로 연장되는 상기 제3 마스크 패턴들(157)과, 상기 제3 방향(D3)으로 연장되는 상기 제2 마스크 패턴들(136)로 둘러 싸인 콘택 영역들(p1)이 정의될 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 상기 제3 층간 절연 패턴(152)을 선택적으로 식각하여 제2 콘택홀들(154)이 형성될 수 있다. 상기 식각 방지막(145) 및 상기 제3 마스크 패턴들(157)은 상기 제3 층간 절연 패턴(152)에 대하여 식각 선택비가 높기 때문에, 상기 제3 층간 절연 패턴(152)만 선택적으로 제거할 수 있다. 이로써, 상기 콘택 영역들(p1) 내에 상기 제2 콘택홀들(154)이 형성될 수 있다. 즉, 상기 제2 콘택홀들(154) 각각은 상기 제3 마스크 패턴들(157)과 상기 제2 마스크 패턴들(136)로 둘러 싸인 영역일 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 상기 제2 마스크 패턴들(136) 및 상기 제3 마스크 패턴들(157)을 식각 마스크로, 상기 식각 방지막(145) 및 상기 제1 및 제2 층간 절연 패턴들(120, 126)을 식각하여, 상기 제2 콘택홀들(154)이 더 확장될 수 있다. 확장된 상기 제2 콘택홀들(154)에 의해, 상기 제2 불순물 영역들(116b), 및 상기 제2 불순물 영역들(116b)에 인접한 소자 분리 패턴(102)의 일부들이 노출될 수 있다. 본 실시예에 따르면, 상기 식각 공정은 상기 제2 콘택홀(154)에 의해 노출된 상기 제2 불순물 영역들(116b) 및 상기 소자 분리 패턴(102)의 상면에서 정확하게 멈추지 않고, 노출된 상기 제2 불순물 영역들(116b) 및 노출된 상기 소자 분리 패턴(102)의 상부 일부들을 더 식각하여 제2 리세스들(153)을 형성할 수 있다. 상기 제1 리세스들(121)은 상기 제2 리세스들(153)보다 낮은 깊이를 가질 수 있다.
본 실시예에 따르면, 상기 제2 콘택홀들(154)에 의해 상기 질화 패턴들(148)이 노출될 수 있다. 상기 식각 방지막(145) 및 상기 제1 및 제2 층간 절연 패턴들(120, 126)을 식각하는 공정 동안, 상기 질화 패턴(148)들 각각은, 상기 제1 불순물 영역(116a) 및 상기 제1 불순물 영역(116a)에 인접한 소자 분리 패턴(102) 및 상기 제1 콘택(125a)의 하부가 식각되는 것을 억제하는 식각 저지막의 기능을 수행할 수 있다.
상기 식각 방지막(145) 및 상기 제1 및 제2 층간 절연 패턴들(120, 126)이 식각되면서 상기 제1 스페이서막(138)의 일부도 함께 식각될 수 있다. 이로써 제1 스페이서들(139)이 형성될 수 있다. 상기 제1 스페이서(139)는 상기 제1 불순물 영역(116a)의 상면 및 상기 소자 분리 패턴(102)의 상면으로 연장되어, 상기 질화 패턴(148)의 하부를 감쌀 수 있다. 또한, 상기 식각 방지막(145)이 식각되어 제3 스페이서들(146)이 형성될 수 있다. 즉, 상기 제3 스페이서들(146)은 상기 식각 방지막(145)의 잔존 부분일 수 있다. 상기 제2 스페이서(142)는 상기 제1 스페이서(139) 및 상기 제3 스페이서(146) 사이에 개재될 수 있다.
도 14a, 도 14b 및 도 13c를 참조하면, 상기 제2 콘택홀들(154)에 의해 노출된 상기 소자 분리 패턴(102)의 상부 일부들이 더 식각되어 제3 리세스들(160)이 형성될 수 있다. 이와 동시에, 상기 제2 콘택홀들(154)에 의해 노출된 상기 제1 층간 절연 패턴(120)의 측벽들이 더 식각되어 함몰 영역들(165)이 형성될 수 있다. 상기 제3 리세스들(160) 각각은, 이와 인접한 상기 제2 불순물 영역(116b)의 상부 측벽을 노출할 수 있다. 평면적 관점에서, 상기 제3 리세스들(160) 각각은, 상기 제2 콘택홀들(154)과 중첩되면서, 상기 제1 리세스(121) 및 상기 제2 리세스(153) 사이의 영역에 형성될 수 있다. 상기 제3 리세스들(160) 및 상기 함몰 영역들(165)은 상기 제2 콘택홀들(154)과 연통될 수 있다. 평면적 관점에서, 상기 함몰 영역(165)은 제1 내지 제3 스페이서들(139, 142, 146)과 수직적으로 중첩될 수 있다(도 14a의 165 참조).
본 실시예에 따르면, 상기 식각 공정은 실리콘 산화막을 선택적으로 식각하는 산화막 건식 세정(oxide dry cleaning) 공정일 수 있다. 도 13a, 도 13b 및 도 13c에 나타난 결과물 상에서, 외부로 노출된 실리콘 산화막은 상기 제2 콘택홀들(154)에 의해 노출된 상기 소자 분리 패턴(102)의 상부 일부들 및 상기 제1 층간 절연 패턴(120)의 측벽들뿐일 수 있다. 따라서, 상기 소자 분리 패턴(102)의 상부 일부들과 상기 제1 층간 절연 패턴(120)의 측벽들만이 선택적으로 식각되어, 각각 상기 제3 리세스들(160) 및 상기 함몰 영역들(165)을 형성할 수 있다. 상기 산화막 건식 세정 공정은 NH3, HF, Ar 및 N2 등이 혼합된 혼합 기체를 사용할 수 있으며, 약 20℃ 내지 250℃의 공정 온도 하에서 진행될 수 있다. 만약 산화막 습식 세정(oxide wet cleaning) 공정을 사용하는 경우, 식각액이 상기 소자 분리 패턴(102)과 상기 제1 스페이서막(138) 사이로 침투되거나, 상기 소자 분리 패턴(102)이 과식각되어, 상기 제1 불순물 영역(116a)이 노출될 수 있다. 이로써, 후술할 제2 콘택들(156)과 상기 제1 불순물 영역(116a) 간에 쇼트가 발생될 수 있으므로, 상기 산화막 건식 세정이 바람직할 수 있다.
(COMMENT: (손윤호 책임님 요청 사항)건식 공정을 사용하는 경우, 습식 공정에서 발생될 수 있는 문제점이 해결될 수 있다는 효과적인 부분을 위와 같이 기재하였습니다.)
다시, 도 1a, 도 1b 도 1c 및 도 1d를 참조하면, 상기 제2 콘택홀들(154)에 도전물을 매립하여 제2 콘택들(156)을 형성할 수 있다. 구체적으로, 상기 제2 콘택홀들(154)을 매립하는 도전막(미도시)을 형성하고, 상기 제2 마스크 패턴들(136)의 상면이 노출될 때까지 상기 도전막을 평탄화하여 상기 제2 콘택들(156)을 형성할 수 있다. 이때, 잔류하던 제3 마스크 패턴들(157), 상기 제3 마스크 패턴들(157) 아래의 제3 스페이서들(146) 및 제1 스페이서들(139)은 모두 제거될 수 있다(도 13c 및 도 1c 참조).
상기 제2 콘택들(156)은 상기 제2 불순물 영역들(116b)과 전기적으로 연결될 수 있다. 이때, 상기 제2 콘택(156)은 상기 비트 라인(135) 측벽에 배치된 상기 제1 내지 제3 스페이서들(139, 142, 146)에 의해 상기 비트 라인(135)과 절연될 수 있다. 또한, 상기 제2 콘택(156)은 상기 질화 패턴(148)에 의해 상기 제1 불순물 영역(116a)과 절연될 수 있다.
상기 제2 콘택들(156)은, 상기 제3 리세스들(160)이 도전물로 매립되어 형성된 수직 연장부들(VE), 및 상기 함몰 영역들(165)이 도전물로 매립되어 형성된 수평 연장부들(HE)을 포함할 수 있다.
본 실시예에 따른 반도체 소자의 제조방법은, 상기 제2 콘택홀들(154)과 연통되는 상기 제3 리세스들(160) 및 상기 함몰 영역들(165)을 형성하고, 이어서 이들을 각각 매립하는 수직 연장부들(VE) 및 수평 연장부들(HE)을 형성할 수 있다. 이로써 상기 제2 콘택(156)과 상기 제2 불순물 영역(116b)과의 접촉 영역이 더 크게 확정될 수 있다. 따라서, 고집적화된 반도체 소자에 있어서, 상기 제2 콘택홀들(154)이 다소 잘못된 배열(miss-align)로 형성되더라도, 후속으로 형성되는 상기 제2 콘택들(156)이 상기 제2 불순물 영역들(116b)과 연결되지 못하는 문제를 개선할 수 있다.
나아가, 본 실시예에 따르면, 상기 질화 패턴들(148)이 상기 제1 콘택(125a) 및 상기 제2 콘택(156) 사이의 하부에만 형성됨으로써, 상기 제1 및 제2 콘택들(125a, 156) 사이의 기생 커패시턴스를 감소시킬 수 있다. 또한, 전술한 바와 같이, 상기 제2 콘택홀들(154)을 형성하는 동안, 상기 질화 패턴들(148)은 상기 제1 불순물 영역들(116a)이 형성된 액티브 패턴들(104)이 식각되는 것을 방지할 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 15를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 소자를 포함하는 경우, 도전 패턴들 사이 절연 패턴의 커패시턴스를 감소시킬 수 있으며, 반도체 소자의 리플레쉬 성능을 향상시킬 수 있다.
도 16은 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 16을 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 15를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.

Claims (10)

  1. 기판;
    상기 기판 내에 배치되며, 액티브 패턴들을 정의하는 소자 분리 패턴;
    상기 액티브 패턴들을 가로지르는 게이트 전극;
    각각의 상기 액티브 패턴들 내에 형성되고, 상기 게이트 전극 양측에 배치되는 제1 불순물 영역 및 제2 불순물 영역;
    상기 게이트 전극을 가로지르는 비트 라인;
    상기 제1 불순물 영역과 상기 비트 라인을 전기적으로 연결하는 제1 콘택; 및
    상기 제2 불순물 영역과 전기적으로 연결되는 제2 콘택을 포함하되,
    상기 제2 콘택은 상기 제2 불순물 영역의 상부 측벽을 덮는 수직 연장부를 포함하고,
    상기 제1 불순물 영역은 상기 기판의 상면으로부터 제1 깊이로 리세스된 제1 리세스를 포함하고,
    상기 제2 불순물 영역은 상기 기판의 상면으로부터 제2 깊이로 리세스된 제2 리세스를 포함하며,
    상기 소자 분리 패턴은, 상기 제2 리세스와 인접하면서 상기 기판의 상면으로부터 제3 깊이로 리세스된 제3 리세스를 포함하고,
    상기 제1 깊이는 상기 제2 깊이보다 크고,
    상기 제3 깊이는 상기 제1 깊이보다 크며,
    상기 수직 연장부는 상기 제3 리세스 내에 배치되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 리세스는 상기 제1 불순물 영역에 인접한 상기 소자 분리 패턴의 일부로 확장되고,
    상기 수직 연장부의 바닥면은 상기 제1 리세스의 바닥면보다 더 낮은 반도체 소자.
  3. 제1항에 있어서,
    상기 수직 연장부는, 상기 제2 불순물 영역에 인접한 상기 소자 분리 패턴의 상부를 관통하여 상기 기판의 바닥면을 향해 연장되는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 콘택은 상기 제2 불순물 영역의 상면의 일부를 덮는 수평 연장부를 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 콘택의 측벽에 배치된 질화 패턴; 및
    상기 비트 라인의 측면을 덮는 스페이서를 더 포함하고,
    상기 스페이서의 일부는 상기 질화 패턴의 상면을 덮으며,
    평면적 관점에서, 상기 스페이서의 다른 일부는 상기 수평 연장부와 수직적으로 중첩되는 반도체 소자.
  6. 제5항에 있어서,
    상기 스페이서는 상기 비트 라인의 상기 측면을 순차적으로 덮는 제1 내지 제3 스페이서들을 포함하고,
    상기 제2 스페이서의 일부 및 상기 제3 스페이서들의 일부는 상기 질화 패턴의 상면을 덮으며,
    상기 제1 스페이서는 상기 소자 분리 패턴의 상면으로 연장되어, 상기 질화 패턴의 하부를 감싸는 반도체 소자.
  7. 제2항에 있어서,
    상기 제1 콘택의 측벽에 배치된 질화 패턴을 더 포함하고,
    상기 제1 콘택은 상기 제1 리세스 내에 배치되며, 상기 질화 패턴은 상기 제1 콘택이 배치되지 않은 상기 제1 리세스를 채우며 배치되는 반도체 소자.
  8. 삭제
  9. 액티브 패턴들을 한정하는 소자 분리 패턴이 형성된 기판 내에, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극을 형성하는 것;
    각각의 상기 액티브 패턴들 내에, 상기 게이트 전극 양측에 인접하는 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것;
    상기 제1 및 제2 불순물 영역들이 형성된 상기 기판 상에 층간 절연 패턴을 형성하는 것;
    상기 게이트 전극, 제1 및 제2 불순물 영역들 상에, 상기 층간 절연 패턴을 관통하여 상기 제1 불순물 영역과 전기적으로 연결되는 예비 콘택을 형성하는 것;
    상기 예비 콘택 상에 도전막을 형성하는 것;
    상기 도전막 및 상기 예비 콘택을 상기 제1 방향에 교차하는 제2 방향으로 식각하여, 비트 라인 및 콘택을 형성하는 것;
    상기 제2 불순물 영역의 상면 및 상기 제2 불순물 영역에 인접한 소자 분리 패턴의 상면이 노출되도록 제2 콘택홀을 형성하는 것;
    상기 제2 콘택홀에 의해 노출된 상기 소자 분리 패턴의 상기 상면을 식각하여, 상기 기판의 상면으로부터 제3 깊이로 리세스된 제3 리세스를 형성하는 것; 및
    상기 제2 콘택홀 및 상기 제3 리세스를 도전물로 매립하여 제2 콘택 및 수직 연장부를 형성하는 것을 포함하되,
    상기 예비 콘택을 형성하는 동안, 상기 제1 불순물 영역 상부에 상기 기판의 상면으로부터 제1 깊이로 리세스된 제1 리세스가 형성되고,
    상기 제2 콘택홀을 형성하는 동안, 상기 제2 불순물 영역 상부에 상기 기판의 상면으로부터 제2 깊이로 리세스된 제2 리세스가 형성되며,
    상기 제1 깊이는 상기 제2 깊이보다 크고,
    상기 제3 깊이는 상기 제1 깊이보다 큰 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 예비 콘택을 형성하는 것은:
    상기 제1 및 제2 불순물 영역들이 형성된 상기 기판 상에 층간 절연막을 형성하는 것;
    상기 층간 절연막을 식각하여, 상기 제1 불순물 영역 및 상기 제1 불순물 영역에 인접한 소자 분리 패턴의 일부를 노출시키는 제1 콘택홀, 및 상기 층간 절연 패턴을 형성하는 것;
    노출된 상기 제1 불순물 영역의 상부 및 노출된 상기 소자 분리 패턴의 상부를 식각하여, 상기 제1 콘택홀과 연통되는 상기 제1 리세스를 형성하는 것; 및
    상기 제1 콘택홀 및 상기 제1 리세스를 도전물로 매립하여 상기 예비 콘택을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
KR1020140107141A 2014-08-18 2014-08-18 반도체 소자 및 이의 제조 방법 KR102200929B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140107141A KR102200929B1 (ko) 2014-08-18 2014-08-18 반도체 소자 및 이의 제조 방법
US14/803,217 US9508726B2 (en) 2014-08-18 2015-07-20 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140107141A KR102200929B1 (ko) 2014-08-18 2014-08-18 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160021962A KR20160021962A (ko) 2016-02-29
KR102200929B1 true KR102200929B1 (ko) 2021-01-12

Family

ID=55302723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140107141A KR102200929B1 (ko) 2014-08-18 2014-08-18 반도체 소자 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US9508726B2 (ko)
KR (1) KR102200929B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102462439B1 (ko) * 2016-10-18 2022-11-01 삼성전자주식회사 반도체 소자의 제조 방법
CN108538839B (zh) 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
KR102371892B1 (ko) 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
KR102667897B1 (ko) * 2018-01-03 2024-05-23 삼성전자주식회사 지지 패턴을 포함하는 반도체 장치
CN110061000B (zh) 2018-01-18 2021-07-27 联华电子股份有限公司 半导体存储装置以及其制作方法
KR102541483B1 (ko) * 2018-05-18 2023-06-09 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102476141B1 (ko) 2018-12-14 2022-12-09 삼성전자주식회사 스페이서를 포함하는 반도체 소자 및 그 제조 방법
CN112885782B (zh) * 2019-11-30 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
US11744062B2 (en) 2021-05-08 2023-08-29 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor device having bit line comprising a plurality of pins extending toward the substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100327346A1 (en) * 2009-06-30 2010-12-30 Hynix Semiconductor Inc. Semiconductor device and method for forming the same
US20140042509A1 (en) * 2010-11-30 2014-02-13 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050045715A (ko) 2003-11-12 2005-05-17 삼성전자주식회사 리세스 채널 모오스 트렌지스터를 갖는 반도체 장치의제조 방법
KR20080084428A (ko) 2007-03-16 2008-09-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101094372B1 (ko) 2009-06-30 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101116361B1 (ko) * 2010-02-26 2012-03-09 주식회사 하이닉스반도체 반도체 장치 제조 방법
KR101140093B1 (ko) * 2010-04-26 2012-04-30 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
KR20110119047A (ko) 2010-04-26 2011-11-02 주식회사 하이닉스반도체 매립 게이트를 갖는 반도체 소자의 제조 방법
KR101758312B1 (ko) 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
KR101160014B1 (ko) * 2010-11-10 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130039525A (ko) 2011-10-12 2013-04-22 에스케이하이닉스 주식회사 다마신비트라인을 구비한 반도체장치 및 그 제조 방법
JP2013182926A (ja) 2012-02-29 2013-09-12 Elpida Memory Inc 半導体装置及びその製造方法
KR101887144B1 (ko) 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101843442B1 (ko) * 2012-06-21 2018-05-14 삼성전자주식회사 반도체 소자 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100327346A1 (en) * 2009-06-30 2010-12-30 Hynix Semiconductor Inc. Semiconductor device and method for forming the same
US20140042509A1 (en) * 2010-11-30 2014-02-13 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

Also Published As

Publication number Publication date
US9508726B2 (en) 2016-11-29
US20160049407A1 (en) 2016-02-18
KR20160021962A (ko) 2016-02-29

Similar Documents

Publication Publication Date Title
KR102200929B1 (ko) 반도체 소자 및 이의 제조 방법
US10211091B2 (en) Semiconductor devices and methods of fabricating the same
KR102171267B1 (ko) 랜딩 패드를 구비하는 반도체 소자
KR101933044B1 (ko) 반도체 장치 및 이의 제조 방법
KR102032369B1 (ko) 랜딩 패드를 구비하는 반도체 소자
KR20120059080A (ko) 반도체 소자 및 이를 제조하는 방법
US10886167B2 (en) Semiconductor device for improving device characteristics
KR102204387B1 (ko) 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
US10008505B2 (en) Semiconductor device including capacitor and method of manufacturing the same
US10332831B2 (en) Semiconductor device including a bit line
US10109645B2 (en) Semiconductor devices
KR101873331B1 (ko) 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR101887144B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR102188883B1 (ko) 반도체 소자 및 그 제조 방법
US9472617B2 (en) Semiconductor device
KR102003959B1 (ko) 반도체 소자 및 이를 제조하는 방법
US20150333059A1 (en) Semiconductor devices including isolation gate lines between active patterns and methods of manufacturing the same
US20140327056A1 (en) Semiconductor device having contact plug and method of manufacturing the same
KR101692718B1 (ko) 디램 소자의 제조 방법
KR102025339B1 (ko) 도전성 플러그를 포함하는 반도체 소자
KR20160077347A (ko) 반도체 소자 및 이를 제조하는 방법
KR20140086648A (ko) 반도체장치 및 그 제조 방법
KR102321609B1 (ko) 반도체 소자
KR101177486B1 (ko) 반도체 소자 및 그 형성 방법
KR20120019262A (ko) 반도체 소자 및 이를 제조하는 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant