KR101843442B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
액티브 영역의 제 1 내지 제 3 표면들에 제 1 내지 제 3 실리콘 결정층들을 형성하고, 제 1 실리콘 결정층을 제거하여 상기 제 1 표면을 노출하고, 상기 노출된 제 1 표면 상에 비트 라인 스택을 형성하고, 상기 비트 라인 스택의 양측 면들에 형성되고, 상기 액티브 영역의 제 2 및 제 3 실리콘 결정층들의 일부들과 각각 수직 정렬하는 비트 라인 측벽 스페이서들을 형성하고, 상기 비트 라인 측벽 스페이서 하부의 제 2 및 제 3 실리콘 결정층들을 제거하여, 액티브 영역의 제 2 및 제 3 표면들을 노출하고, 상기 액티브 영역의 제 2 및 제 3 표면들에 각각 접촉하는 스토리지 콘택 플러그를 형성하는 것을 포함하는 반도체 소자 제조방법이 제안된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 더욱 고집적화 됨에 따라, 스토리지 콘택 면적을 더 확보하려는 다양한 설계 방법과 제조 방법이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 스토리지 기판에 식각 데미지를 최소화 하면서 스토리지 콘택 면적이 넓어진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 구체적인 과제는, 희생막(SEG)을 형성하고 제거하는 방법으로 스토리지 콘택 면적이 더 확보된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 구체적인 과제는, 스토리지 콘택부(storage contact portion)에 대응하는 액티브 영역이 리세스 프리(recess free) 구조가 유지 되도록 하여, 스토리지 콘택부의 액티브 영역의 표면과 게이트 전극간 거리가 짧아지는 것이 방지된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 구체적인 과제는, 희생막을 형성하고 제거하는 방법을 포함하는 반도체 소자의 제조방법을 제공하는 것이다.
전술한 과제를 이루고자 하는 본 발명의 기술적 사상의 실시예에 의한 반도체 소자 제조방법은 기판 내에 액티브 영역들을 한정하는 필드 영역을 형성하고, 상기 기판 내에, 상기 액티브 영역과 제 1 방향으로 교차하고 서로 평행하게 이격된 제 1 및 제 2 게이트 라인들을 형성하고, 상기 제 1 및 제 2 게이트 라인들에 의해 분할된 상기 액티브 영역의 제 1 내지 제 3 표면들에 제 1 내지 제 3 실리콘 결정층들을 형성하고, 상기 제 1 내지 제 3 실리콘 결정층들이 형성된 기판의 전면을 덮는 식각 방지막을 형성하고, 상기 제 1 및 제 2 게이트 라인들 사이의 제 1 실리콘 결정층과, 식각 방지막을 제거하여 상기 제 1 표면을 노출하고, 상기 노출된 제 1 표면과 전기적으로 연결되고, 상기 제 1 및 제 2 게이트 라인들과 교차하고 제 2 방향으로 연장하는 비트 라인 스택을 형성하고, 상기 비트 라인 스택의 양측 면들에 형성되고, 상기 액티브 영역의 제 2 및 제 3 실리콘 결정층들의 일부들과 각각 수직 정렬하는 비트 라인 측벽 스페이서들을 형성하고, 상기 비트 라인 및 비트 라인 측벽 스페이서들을 포함하는 기판의 전면을 덮는 층간 절연층을 형성하고, 상기 층간 절연층을 제거하여, 상기 비트 라인 측벽 스페이서들에 덮인 부분을 제외한 상기 2 및 제 3 실리콘 결정층들의 상부의 식각 방지막을 노출하는 스토리지 콘택홀들을 형성하고, 상기 스토리지 콘택들홀 및 비트 라인 측벽 스페이서 하부의 제 2 및 제 3 실리콘 결정층들을 제거하여, 상기 액티브 영역의 제 2 및 제 3 표면들을 노출하고, 상기 액티브 영역의 제 2 및 제 3 표면들에 각각 접촉하는 스토리지 콘택 플러그를 형성하는 것을 포함한다.
상기 비트 라인 스택은 상기 액티브 영역의 제 1 표면과 전기적으로 연결되는 하부 실리사이드막, 상기 하부 실리 사이드막 상에 차례로 적층된 비트 라인 배리어막, 상부 실리사이드막, 비트 라인 전극막, 비트 라인 캡핑막을 포함한다.
상기 비트 라인 측벽 스페이서 하부와, 상기 비트 라인 측벽 스페이서 하부에 존재하는 식각 방지막 사이에 절연막을 더욱 포함한다.
본 발명의 기술적 사상의 실시예에 의한 반도체 소자 제조방법은 기판 내에 액티브 영역을 한정하는 필드 영역을 형성하고, 상기 기판 내에, 상기 액티브 액티브 영역과 제 1 방향으로 교차하고 서로 평행하게 이격된 제 1 및 제 2 게이트 라인과, 상기 액티브 영역은 상기 제 1 및 제 2 게이트 라인에 의해 비트 라인 콘택부와 제 1 및 제 2 스토리지 콘택부로 분활되고, 상기 액티브 영역의 비트 라인 콘택부와 상기 제 1 및 제 2 스토리지 콘택부에 실리콘 결정층을 형성하고, 상기 실리콘 결정층의 상부에 식각 방지막과 제 1 층간 절연층을 형성하고, 상기 제 1및 제 2 게이트 라인 사이의 상기 비트 라인 콘택부에 형성된 제 1 층간 절연층, 식각 방지막, 실리콘 결정층을 제거하여 하부의 액티브 영역을 노출하는 비트 라인 콘택홀을 형성하고, 상기 노출된 액티브 영역과 접촉하는 비트 라인 콘택 플러그를 형성하고, 상기 비트 라인 콘택 플러그와 접촉하는 비트 라인 스택을 형성하고, 상기 비트 라인 스택의 양측 벽에 위치하고, 상기 제 1 및 제 2 스토리지 콘택부의 일부의 제 1 층간 절연층을 덮는 비트 라인 측벽 스페이서를 형성하고, 상기 비트 라인 측벽 스페이서를 포함하는 기판의 전면에 제 2 층간 절연층을 형성하고, 상기 제 1 및 제 2 층간 절연층을 패터닝하여, 상기 비트 라인 측벽 스페이서에 덮인 부분을 제외한 상기 제 1 및 제 2 스토리지 콘택부의 식각 방지막을 노출하는 제 1 및 제 2 스토리지 콘택홀을 형성하고, 상기 제 1 및 제 2 스토리지 콘택홀로 노출된 식각 방지막을 제거하여, 하부의 실리콘 결정층들을 노출하고,
상기 제 1 및 제 2 스토리지 콘택홀 하부와 상기 비트 라인 측벽 스페이서 하부의 실리콘 결정층들을 제거하여 액티브 영역을 노출하고, 상기 노출된 액티브 영역과 접촉하는 제 1 및 제 2 스토리지 콘택 플러그를 포함한다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조방법은, 액티브 영역과 겹쳐지는 비트 라인 측벽 스페이서 하부에 희생막을 형성하고 제거하는 공정을 통해, 비트 라인 측벽 스페이서 하부의 액티브 영역을 스토리지 콘택 면적으로 확보할 수 있는 효과가 있다.
스토리지 콘택 면적이 넓어 지면, 콘택 저항을 낮추기 위해 스토리지 콘택 플러그에 과도한 불순물을 도핑을 하지 않아도 되므로, 불순물 디퓨전(diffusion)에 의한 게이트 전극과 소스/드레인 영역간 발생하는 GIDL이 감소되는 효과가 있다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조방법은, 액티브 영역에 희생막을 형성함으로써, 스토리지 콘택홀을 형성하는 공정 동안 희생막에 의해 하부의 액티브 영역이 영향 받지 않도록 하여, 액티브 영역이 리세스 프리(recess free)한 구조를 유지하도록 하는 효과가 있다.
이와 같은 경우, 스토리지 콘택부의 액티브 영역의 표면과 게이트 전극간 거리가 짧아 지는 것을 방지할 수 있으므로 GIDL이 감소되는 효과가 있다.
GIDL감소를 통해 반도체 소자의 동작 특성이 개선되는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자의 레이아웃을 도시한 평면도이다.
도 2와 도 3은 도 1의 I-I과 Ⅱ-Ⅱ를 따라 절단하여, 절단면을 개념적으로 도시한 종단면도들이다.
도 4는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 개략적으로 나타낸 플로우 차트를 도시한 도면이다.
도 5a 내지 25a와 도 5b 내지 도 25b는 도 1의 I-I과 Ⅱ-Ⅱ를 따라 절단하여, 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 공정순서에 따라 개념적으로 도시한 종단면도들이다.
도 26은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 27은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다
도 28은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다.
도 29는 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 모바일 전자 기기를 개략적으로 도시한 도면이다.
도 2와 도 3은 도 1의 I-I과 Ⅱ-Ⅱ를 따라 절단하여, 절단면을 개념적으로 도시한 종단면도들이다.
도 4는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 개략적으로 나타낸 플로우 차트를 도시한 도면이다.
도 5a 내지 25a와 도 5b 내지 도 25b는 도 1의 I-I과 Ⅱ-Ⅱ를 따라 절단하여, 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 공정순서에 따라 개념적으로 도시한 종단면도들이다.
도 26은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다.
도 27은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다
도 28은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다.
도 29는 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 모바일 전자 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다.
그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예는 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자의 레이아웃을 개략적으로 도시한 상면도(top view) 이다.
도 1을 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(200)는 기판(210), 기판(210) 상에 정의된 액티브 영역(218) 및 필드 영역(220)을 포함할 수 있다. 상기 액티브 영역(218)은 기판(210)의 표면이 다수의 아일랜드 형상(Island type)으로 노출된 영역이다. 상기 아일랜드 형상의 액티브 영역(218)은 기판(210)의 사선 방향으로 늘어진(elongate) 바 모양을 가질 수 있다.
본 발명의 기술적 사상의 실시예에 의한 반도체 소자(200)는 제 1 방향으로 연장되고 서로 평행하는 다수의 워드 라인들(게이트 라인, 232)과, 상기 워드 라인(게이트 라인, 232)과 수직 교차하는 제 2 방향으로 연장되고 서로 평행하는 다수의 비트 라인 스택들(248)과, 상기 액티브 영역(218)의 양측과 각각 접촉하는 스토리지 콘택 플러그들(256)을 포함할 수 있다.
상기 다수의 액티브 영역(218)은 상기 워드 라인들(게이트 라인, 232) 및 비트 라인 스택들(248)과 경사지게 교차할 수 있다. 상기 액티브 영역(218)은, 액티브 영역(218) 내에서, 이격된 워드 라인들(232)에 의해 제 1 표면(218a), 제 2 표면(218b), 제 3 표면(218c)으로 분할될 수 있다. 상기 액티브 영역(218)의 제 1 표면(218a)은 이격된 워드 라인들(232) 사이에 위치하고, 상기 비트 라인 스택(248)과 접촉하는 비트 라인 콘택부(Bit line contact portion, DC)를 포함할 수 있다. 상기 액티브 영역(218)의 제 2 표면(218b)과 제 3 표면(218c)은 각각 상기 스토리지 콘택 플러그(256)와 접촉하는 스토리지 콘택부(storage contact portion, BC)를 포함할 수 있다.
상기 비트 라인 스택(248)의 양측에 비트 라인 측벽 스페이서(250a)가 형성될 수 있다. 점선으로 표시된 부분이 비트 라인 스택(248)을 의미하고, 비트 라인 스택(248)의 양측 실선이 비트 라인 측벽 스페이서(250a)의 외곽을 의미할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(200)는 상기 비트 라인 스택(248)의 비트 라인 측벽 스페이서(250a)가 상기 액티브 영역(218)의 제 2 표면(218b)과 제 3 표면(218c)과 겹치는 면적(CA)만큼 스토리지 콘택부(BC)의 콘택 면적이 더 확보 될 수 있다.
이에 대해, 후술하는 반도체 소자의 단면 구성 및 반도체 소자의 제조방법을 통해 자세히 설명될 것이다.
도 2와 도 3은 각각 도 1의 Ⅰ-Ⅰ과 Ⅱ-Ⅱ를 따라 절단한 절단면을 개략적으로 도시한 종단면도 들이다. 후술하는 설명에서, 전술한 워드 라인(232)은 게이트 라인(232)으로 설명될 것이다.
도 2와 3을 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(200)는 기판(210), 상기 기판(210) 내에 매립된 게이트 라인(232), 상기 기판(210) 상에 구성된 비트 라인 콘택 플러그(246a), 비트 라인 스택(248) 및 스토리지 콘택 플러그(256)를 포함할 수 있다.
상기 기판(210)은 실리콘 웨이퍼(Si Wafer)를 포함할 수 있다. 상기 기판(210)은 액티브 영역들(218)과 필드 영역(220)을 포함할 수 있다.
상기 필드 영역(220)은 필드 트렌치(FT)와, 필드 트렌치(FT)의 저면과 측면에 형성된 필드 트렌치 라이너(220a, 220b), 필드 트렌치(FT)을 채우는 필드 트렌치 절연막(220c)을 포함할 수 있다. 상기 필드 트렌치 라이너(220a, 220b)는 상기 필드 트렌치(FT)의 저면과 측면에 순차 적층된 제 1 절연막(220a)과 제 2 절연막(220b)을 포함할 수 있다. 예를 들면, 제 1 절연막(220a)은 실리콘 산화물을 포함할 수 있고, 제 2 절연막(220b)은 실리콘 질화물을 포함할 수 있다. 상기 필드 트렌치 절연막(220c)은 실리콘 산화물을 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자(200)는 기판(210)내에 리세스(recess)된 게이트 트렌치(GT)의 내부에 형성된 게이트 라인(232)을 포함 할 수 있다. 상기 게이트 라인(232)은 상기 게이트 트렌치(GT)의 저면과 측면에 형성된 게이트 절연막(225), 게이트 절연막(225)의 저면과 측면의 일부 상에 형성된 게이트 배리어막(226a) 및 상기 게이트 트렌치(GT)의 일부를 채우도록 상기 게이트 배리어막(226a) 상에 형성된 게이트 전극(230a)을 포함할 수 있다. 상기 게이트 배리어막(226a)과 상기 게이트 전극(230a)의 표면은 상기 게이트 트렌치(GT)의 깊이의 1/2 보다 낮게 형성될 수 있다. 상기 게이트 전극(230a) 및 상기 게이트 배리어막(226)을 제외한 상기 게이트 트렌치(GT)의 나머지 부분은 게이트 캡핑막(234a)이 채워질 수 있다. 상기 게이트 절연막(226)은 실리콘 산화막(SiO2) 또는 하프늄 산화막(HfOx)같이 고유전율을 가진 금속 산화물을 포함할 수 있다. 상기 게이트 배리어막(228a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루데늄(Ru), 루데늄 질화물(RuN), 텅스텐 질화물(WN) 같은 배리어 금속을 포함할 수 있다. 상기 게이트 전극(230a)은 텅스텐과 같은 도전성 물질을 포함할 수 있다. 상기 게이트 캡핑막(234a)은 실리콘 산화물(SiO2) 같은 절연물을 포함할 수 있다.
상기 게이트 라인들(232)의 사이의 액티브 영역들(218)은 불순물이 도핑된 불순물층(SD)을 포함할 수 있다. 상기 불순물층(SD)은 소스/드레인 영역으로 칭할 수 있다. 상기 불순물이 도핑된 액티브 영역(218)은 스토리지 콘택부(BC)와 비트 라인 콘택부(DC)로 나누어 질 수 있으며, 비트 라인 콘택부(DC)에 비트 라인 콘택 플러그(246a)가 접촉될 수 있고, 스토리지 콘택부(DC)에서 스토리지 콘택 플러그(256)가 접촉될 수 있다.
상기 비트 라인 콘택 플러그(246a)는 상기 비트 라인 스택(248)과 상기 액티브 영역(218)을 전기적으로 연결할 수 있고, 도핑된 실리콘, 금속, 금속 실리사이드 같은 도전성 물질을 포함할 수 있다.
상기 비트 라인 스택(248)은 하부 실리사이드막(248a`), 비트 라인 배리어막(248b`), 상부 실리사이드막(248c`), 비트 라인 전극막(248d`) 및 비트 라인 캡핑막(248e`)을 포함할 수 있다. 상기 하부 및 상부 금속 실리사이드막(248a`, 248c`)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 탄탈륨 실리사이드(TaSi), 코발트 실리사이드(CoSi), 또는 그 외의 다양한 금속 실리사이드를 포함할 수 있다. 상기 비트 라인 배리어막(248b`)은 티타늄(Ti), 탄탈륨(Ta), 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN) 또는 기타 배리어 금속을 포함할 수 있다. 상기 비트 라인 전극막(248d`)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni)을 포함할 수 있고, 상기 비트 라인 캡핑막(250a)은 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 비트 라인 스택(248)의 양 측벽에는 비트 라인 측벽 스페이서(250a)가 형성될 수 있다. 상기 비트 라인 측벽 스페이서(250a)는 상기 비트 라인 스택(248)의 측벽들 및 상면을 감쌀 수도 있고, 상기 비트 라인 스택(248)의 측벽들만 감쌀 수도 있다. 상기 비트 라인 측벽 스페이서(250a)는 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 비트 라인 측벽 스페이서(250a)는 상기 스토리지 콘택부(BC)에서 액티브 영역(218)과 겹쳐지는 부분의 하부에 공간(SP)이 존재하도록 형성될 수 있다.
상기 스토리지 콘택 플러그(256)는 액티브 영역(218)과 전기적으로 연결될 수 있고, 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 상기 스토리지 콘택 플러그(256)는 상기 비트 라인 측벽 스페이서(250a)의 하부의 공간(SP)을 채울 수 있다. 따라서, 스토리지 콘택 플러그(256)는 상기 비트 라인 측벽 스페이서(250a) 하부의 공간(SP)으로 노출된 액티브 영역(CA)만큼 콘택 면적을 더욱 확보할 수 있다. 이와 같이, 스토리지 콘택 플러그(256)의 콘택 면적이 커지면, 스토리지 콘택 저항이 낮아 지게 되고 이로 인해 누설전류(GIDL)가 감소될 수 있다.
도 4는 반도체 소자 제조방법을 개념적으로 나타낸 플로우 차트이다.
도 5a 내지 도 25a와 도 5b 내지 도 25b는 도 1의 Ⅰ-Ⅰ과 Ⅱ-Ⅱ를 따라 절단한 도면들로, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자의 제조방법을 순서대로 도시한 종단면도들 이다. 이하, 도 4와 5a 내지 도 25a및 도 5b 내지 도 25b를 참조하여, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자 제조방법이 설명될 것이다.
도4, 5a 및 5b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 반도체 기판(210)내에 액티브 영역들(218), 상기 액티브 영역들(218)을 한정하는 필드 영역(220)을 형성하는 것을 포함할 수 있다.(S110) 상기 필드 영역(220)은 STI (Shallow Trench isolation) 기술을 이용하여 형성될 수 있다. 상기 필드 영역(220)을 형성하는 것은, 기판(210) 내에 필드 트렌치(FT)를 형성하고, 상기 필드 트렌치(FT)의 내벽 상에 필드 트렌치 라이너(220a, 220b)를 형성하고, 상기 필드 트렌치(FT)를 채우도록 상기 필드 트렌치 라이너(220a, 220b) 상에 필드 트렌치 절연막(220c)을 형성하는 것을 포함할 수 있다. 상기 필드 트렌치 라이너(220a, 220b)는 필드 트렌치(FT)의 저면과 측면 상에 컨포멀하게 형성될 수 있다. 필드 트렌치 라이너(220a, 220b)는 제 1 절연막(220a)과 제 2 절연막(220b)을 포함할 수 있다. 예를 들면, 상기 제 1 절연막(220a)은 실리콘 산화물(SiO2)을 포함할 수 있고, 상기 제 2 절연막(220b)은 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 제 1절연막(220a)과 제 2 절연막(220b)을 형성하는 방법은 열 산화법 또는 CVD(Chemical Vapor Deposition)를 포함할 수 있다. 상기 필드 트렌치 절연막(220c)은 실리콘 산화물(SiO2)을 포함할 수 있고, 상기 필드 트렌치 절연막(220c)을 형성하는 방법은 HDP-CVD (High Density Plasma- Chemical Vapor Deposition)를 이용한 증착 방법을 포함할 수 있다. 상기 액티브 영역(218)에 p형 불순물 또는 n형 불순물을 도핑하여 불순물층(SD)을 형성할 수 있고, 상기 불순물층(SD)은 소스 또는 드레인 영역이라 칭할 수 있다.
도 4와 6a및 6b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(200)를 형성하는 방법은, 기판(210) 내에 게이트 트렌치들(GT)을 형성하는 것을 포함 할 수 있다. (S112) 상기 게이트 트렌치(GT)를 형성하는 것은, 상기 기판(210) 표면에 제 1 절연층(224a)과 제 2 절연층(224b)을 형성하고, 제 1 및 제 2 절연층(224a, 224b)을 패터닝하여 게이트 트렌치 마스크(224)를 형성하는 공정을 포함할 수 있다. 상기 게이트 트렌치 마스크(224)를 식각 방지막으로 하여, 기판(210)의 노출된 부분을 일정한 깊이로 리세스하여 게이트 트렌치들(GT)이 형성될 수 있다.
도 4와 7a및 7b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자 제조방법은, 상기 게이트 트렌치(GT) 내에 게이트 절연막(226)을 형성하는 것을 포함할 수 있다.(S114) 상기 게이트 절연막(226)은 상기 게이트 트렌치(GT)의 내벽 상에 형성될 수 있다. 상기 게이트 절연막(226)은 산화막을 포함할 수 있다. 상기 게이트 절연막(226)을 형성하는 방법은 열 산화법(Thermal oxidation)을 포함할 수 있다.
도 8a및 8b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 게이트 절연막(226) 상에 게이트 베리어층(228)과 게이트 전극층(230)을 형성하는 것을 포함할 수 있다. 상기 게이트 베리어층(228)과 상기 게이트 전극층(230)은 상기 게이트 절연막(226)과 게이트 트렌치 마스크(224) 상에 형성될 수 있다. 상기 게이트 베리어층(228)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루데늄(Ru), 루데늄 질화물(RuN), 텅스텐(W), 텅스텐 티타늄(WTi), 텅스텐 질화물(WN)을 포함할 수 있다. 상기 게이트 전극층(230)은 텅스텐과 같은 도전성 물질을 포함할 수 있다. 게이트 베리어층(228)과 상기 게이트 전극층(230)을 형성하는 방법은 ALD(atomic layer deposition) 또는 CVD(Chemical Vapor Deposition)를 포함할 수 있다.
도 4와 9a및 9b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 게이트 트렌치(GT) 내에 게이트 배리어막(228a)과 게이트 전극(230a)을 형성하는 것을 포함할 수 있다.(S116) 상기 게이트 트렌치(GT)내에 게이트 배리어막(228a)과 게이트 전극(230a)을 형성하는 방법은 상기 게이트 배리어막(228a)과 상기 게이트 전극(230a)의 표면을 상기 게이트 트렌치(GT)의 1/2 보다 낮은 높이로 리세스 하는 것을 포함할 수 있다. 상기 게이트 배리어막(228a)과 게이트 전극(GT)을 리세스 하는 공정은 에치-백 공정을 포함할 수 있다.
도 10a 및 10b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 게이트 절연막(226)과 게이트 배리어막(228)과 게이트 전극(230a)및 게이트 트렌치 마스크(224)를 덮는 게이트 캡핑층(234)을 형성하는 것을 포함할 수 있다. 상기 게이트 캡핑층(234)을 형성하는 방법은 CVD를 포함할 수 있다. 상기 게이트 캡핑층(234)은 실리콘 질화물(SiNx)을 포함할 수 있다.
도 11a 와 도 11b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 게이트 트렌치(GT) 내에 게이트 캡핑막(234a)을 형성하는 것을 포함할 수 있다. 상기 게이트 캡핑막(234a)을 형성하는 방법은, 상기 게이트 트렌치 마스크(224)를 덮는 게이트 캡핑층(234)과 그 하부의 게이트 트렌치 마스크(224)를 제거하는 공정을 포함할 수 있다. 상기 게이트 트렌치 마스크(224)와 게이트 캡핑층(234)을 제거하는 공정은 에치-백 공정을 포함할 수 있다. 에치-백 공정을 통해, 상기 게이트 캡핑막(234a)은 상기 게이트 트렌치(GT) 내에만 채워질 수 있다. 이때, 상기 액티브 영역(218)이 노출될 수 있다.
도 4와 12a와 12b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 액티브 영역(218) 상에 실리콘 결정층(236)과 이를 덮는 식각 방지층(238)과 제 1 층간 절연층(240)을 형성하는 것을 포함할 수 있다.(S118) 상기 실리콘 결정층(236)은 액티브 영역(218)에만 형성될 수 있으며, 반구형(hemi-spherical shape)으로 형성될 수 있다. 실리콘 결정층(236)을 형성하는 방법은 SEG(Selective Epitaxial Growth)를 포함할 수 있다. 실리콘 결정층(236)은 실리콘 게르마늄(Si-Ge), 실리콘-카본(SiC) 또는 실리콘(Si)을 포함할 수 있다. 상기 식각 방지층(238)과 제 1 층간 절연층(240)은 실리콘 결정층(236)과 필드 영역(220)상에 컨포멀하게 형성될 수 있다. 상기 식각 방지층(238)을 형성하는 방법은 CVD를 포함할 수 있다. 상기 식각 방지층(238)은 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 제 1 층간 절연층(240)은 산화물을 포함할 수 있으며, 제 1 층간 절연층(240)을 형성하는 방법은 CVD를 포함할 수 있다.
13a와 도 13b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 비트 라인 콘택홀(242)을 형성하는 것을 포함할 수 있다. 상기 비트 라인 콘택홀(242)을 형성하는 방법은 도 1을 참조하면, 비트 라인 콘택부(DC)에 적층된 제 1 층간 절연층(240)과 식각 방지층(238)을 제거하여 하부의 실리콘 결정층(236)을 노출하는 것을 포함할 수 있다. 상기 제 1 층간 절연층(240)과 식각 방지층(238)은 포토리소 그라피 공정과 식각 공정을 통해 제거될 수 있다.
도 14a와 도 14b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 비트 라인 콘택홀(242)을 통해 노출된 실리콘 결정층(236)을 제거하는 것을 포함할 수 있다.
도 15a와 도 15b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 제 1 층간 절연층(240)상에 형성되고, 및 비트 라인 콘택홀(242)을 채우는 비트 라인 콘택 플러그층(246)을 형성하는 것을 포함할 수 있다. 상기 비트 라인 콘택 플러그층(246)을 형성하는 물질은 도전성 금속 또는 불순물이 포함된 실리콘을 포함할 수 있고, 비트 라인 콘택 플러그층(246)을 형성하는 방법은 CVD를 포함할 수 있다.
도 16a와 도 16b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 비트 라인 콘택 플러그(246)를 형성하는 것을 포함할 수 있다.(S120) 상기 비트 라인 콘택 플러그(246a)를 형성하는 방법은 에치-백 공정을 포함할 수 있다. 에치-백 공정은 이용하여, 상기 제 1 층간 절연층(240)의 상부의 비트 라인 콘택 플러그층(246)이 제거될 수 있고, 상기 비트 라인 콘택홀(242)에만 비트 라인 콘택 플러그(246a)가 형성될 수 있다. 비트 라인 콘택 플러그(246a)는 비트 라인 콘택홀(242)을 통해 노출된 액티브 영역(218)과 접촉될 수 있다.
17a와 도 17b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 비트 라인 콘택 플러그(246a)와 제 1 층간 절연층(240) 상에 하부 실리 사이드층(248a), 비트 라인 배리어층(248b), 상부 실리사이드층(248c), 비트 라인 전극층(248d) 및 비트 라인 캡핑층(248e)을 형성하는 것을 포함할 수 있다. 상기 하부 실리 사이드층(248a), 비트 라인 배리어층(248b), 상부 실리 사이드층(248c), 비트 라인 전극층(248d)및 비트 라인 캡핑층(248e)은 CVD법을 이용하여 형성할 수 있다. 상기 하부 및 상부 실리 사이드층(248a, 248c)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 탄탈륨 실리사이드(TaSi), 코발트 실리사이드(CoSi), 또는 그 외의 다양한 금속 실리사이드를 포함할 수 있다. 상기 비트 라인 배리어층(248b)은 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN)을 포함할 수 있다. 상기 비트 라인 전극층(248d)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni)을 포함할 수 있다. 상기 비트 라인 캡핑층(248e)은 실리콘 질화물(SiNx)을 포함할 수 있다.
도 4와 18a 및 18b을 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 비트 라인 스택(248)을 형성하는 것을 포함할 수 있다.(S122) 비트 라인 스택(248)은 도 1을 참조하면, 상기 게이트 라인(232, 워드 라인)과 수직 교차하는 제 2 방향으로 연장 형성될 수 있다. 상기 비트 라인 스택(248)을 형성하는 방법은, 도 17a와 17b에 도시된 하부 실리사이드층(248a), 비트 라인 배리어층(248b), 상부 실리사이드층(248c), 비트 라인 전극층(248d), 비트 라인 캡핑층(248e)을 패터닝하는 공정을 포함할 수 있다. 상기 패터닝 공정은 포토리소그라피 공정과 식각 공정을 포함할 수 있다. 따라서, 상기 비트 라인 스택(248)은 패터닝된 상, 하부 실리 사이드막(248a`, 248c`)과 비트 라인 배리어막(248b`), 비트 라인 전극(248d`)과 비트 라인 캡핑막(248e`)을 포함할 수 있다. 전술한 식각 공정에서, 상기 제 1 층간 절연막(240)의 상부가 부분적으로 제거될 수 있다.
19a및 19b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 비트 라인 스택(248)과 상기 제 1 층간 절연층(240)을 덮는 비트 라인 측벽 스페이서층(250)을 형성하는 것을 포함할 수 있다. 상기 비트 라인 측벽 스페이서층(250)은 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 비트 라인 측벽 스페이서층(250)을 형성하는 방법은 CVD를 포함할 수 있다.
도 4와 도 20a및 도 20b을 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 비트 라인 스택(248)의 측면에 비트 라인 측벽 스페이서(250a)를 형성하는 것을 포함할 수 있다.(S124) 상기 비트 라인 측벽 스페이서(250a)는 에치-백 공정을 이용하여 형성할 수 있다. 상기 비트 라인 측벽 스페이서(250a)는 상기 실리콘 결정층(236)의 일부와 상기 식각 방지막(238) 및 제 1 층간 절연층(240)을 사이에 두고 수직으로 중첩될 수 있다. 상기 비트 라인 측벽 스페이서들(250a)의 사이에 상기 제 1 층간 절연층(240)의 일부가 노출될 수 있다.
도 21a와 도 21b을 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 비트 라인 측벽 스페이서(250a) 및 상기 제 1 층간 절연층(240)을 덮는 제 2 층간 절연층(252)을 형성하는 것을 포함할 수 있다. 상기 제 2 층간 절연층(252)은 CVD법을 이용하여 형성할 수 있고, 상기 제 2 층간 절연층(252)은 실리콘 산화물(SiO2)을 포함할 수 있다.
도 4와 도 22a및 도 22b을 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은 스토리지 콘택홀(254)을 형성하는 것을 포함할 수 있다.(S126) 상기 스토리지 콘택홀(254)을 형성하는 것은 상기 비트 라인 측벽 스페이서(250a)와 겹치지 않는 실리콘 결정층(236) 상부의 제 2 층간 절연층(252)을 제거하는 것을 포함할 수 있다. 도 1을 참조하면, 상기 스토리지 콘택홀(254)은 스토리지 콘택부(BC)와 수직으로 정렬될 수 있다. 상기 스토리지 콘택홀(254)은 포토리소그라피 공정 및 식각 공정을 통해 형성될 수 있으며, 이때 스토리지 콘택홀(254)의 하부에 노출된 제 1 층간 절연층(240)이 제거되어 식각 방지막(238)이 노출될 수 있다.
도 23a와 23b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 스토리지 콘택홀(254) 하부의 식각 방지막(238)을 제거하여 실리콘 결정층(236)을 노출하는 것을 포함할 수 있다. 상기 식각 방지막(238)이 제거되면 상기 비트 라인 측벽 스페이서(250a)에 덮히지 않은 실리콘 결정층(236)이 노출될 수 있다. 상기 식각 방지막(240)을 제거하는 방법은 건식 식각 공정을 포함할 수 있다.
도 4와 도 24a와 도 24b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 스토리지 콘택홀(254) 하부의 실리콘 결정층(236)을 제거하여 액티브 영역(218)을 노출하는 것을 포함할 수 있다.(S128) 전술한 바와 같이, 상기 실리콘 결정층(236)을 제거하는 공정은 습식 식각 공정과 건식 식각 공정을 포함할 수 있으며, 예를 들어, 상기 실리콘 결정층(236)이 기판(210)과 달리 실리콘 게르마늄(SiGe) 또는 실리콘 카본(SiC)으로 형성되었다면, 식각 선택비가 있는 습식 식각 공정을 사용할 수 있고 반면, 상기 기판(210)과 동일한 실리콘(Si)으로 형성되었다면 건식 식각 공정을 사용할 수 있다. 이때, 상기 비트 라인 측벽 스페이서(250a)와 겹쳐지는 부분의 실리콘 결정층(236) 또한 제거될 수 있고, 상기 비트 라인 측벽 스페이서(250a) 양측 하부에 공간(SP)이 형성될 수 있다. 따라서, 상기 액티브 영역(218)은 하부 공간(SP)만큼 넓게 노출될 수 있다. 또한, 상기 실리콘 결정층(236)을 제거하는 공정에서 하부의 액티브 영역은 리세스 프리(recess free)한 구조를 유지할 수 있으므로, 노출된 액티브 영역(218)의 표면과 게이트 전극(230a)간 거리가 짧아지는 것을 방지할 수 있다.
도 4와 도 25a와 도 25b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 형성하는 방법은, 상기 스토리지 콘택홀(254)에 스토리지 콘택 플러그(256)를 형성하는 것을 포함할 수 있다.(S130) 스토리지 콘택 플러그(256)는 도핑된 폴리 실리콘 또는 금속과 같은 도전성 물질을 포함할 수 있다. 이후, 상기 스토리지 콘택 플러그(256)와 접촉하는 스토리지 전극과, 상기 스토리지 전극에 적층된 유전막 및 플레이트 전극을 형성하는 방법을 진행할 수 있다.
도 26은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 모듈을 개념적으로 도시한 도면이다. 도 26을 참조하면, 본 발명의 기술적 사상의 실시예에 의한 모듈(1100)은, 모듈 기판(1110) 상에 실장된 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(200)를 포함할 수 있다. 모듈(1100)은 모듈 기판(1110) 상에 실장된 마이크로프로세서(1120)를 더 포함할 수 있다. 모듈 기판(1110)의 적어도 한 변에는 입출력 터미널들(1140)이 배치될 수 있다.
도 27은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다. 도 27를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(200)는 전자 시스템(1200)에 적용될 수 있다. 전자 시스템(1200)은 바디(Body; 1210), 마이크로 프로세서 유닛(Micro Processor Unit; 1220), 파워 공급부(Power Supply; 1230), 기능 유닛(Function Unit; 1240), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 1250)을 포함할 수 있다. 바디(1210)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(1220), 상기 파워 공급 유닛(1230), 상기 기능 유닛(1240), 및 상기 디스플레이 컨트롤러 유닛(1250)은 상기 바디(1210)상에 실장 또는 장착될 수 있다. 상기 바디(1210)의 상면 혹은 상기 바디(1210)의 외부에 디스플레이 유닛(1260)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(1260)은 상기 바디(1210)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(1250)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(1230)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(1220), 기능 유닛(1240), 디스플레이 컨트롤러 유닛(1250) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(1220)은 파워 공급 유닛(1230)으로부터 전압을 공급받아 기능 유닛(1240)과 디스플레이 유닛(1260)을 제어할 수 있다. 기능 유닛(1240)은 다양한 전자 시스템(1200)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(1200)이 휴대폰 같은 모바일 전자 기기인 경우 상기 기능 유닛(1240)은 다이얼링, 또는 외부 장치(External Apparatus; 1270)와의 교신으로 상기 디스플레이 유닛(1260)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(1200)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(1240)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(1240)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 외부 장치(1270)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(1200)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(1240)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 28은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 전자 시스템(1300)을 개략적으로 도시한 블록도이다. 도 28을 참조하면, 전자 시스템(1300)은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(200)를 포함할 수 있다. 전자 시스템(1300)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(1300)은 메모리 시스템(1312), 마이크로프로세서(1314), 램(1316) 및 버스(1320)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(1318)를 포함할 수 있다. 마이크로프로세서(1314)는 전자 시스템(1300)을 프로그램 및 컨트롤할 수 있다. 램(1316)은 마이크로프로세서(1314)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(1314) 또는 램(1316)은 본 발명의 기술적 사상의 실시예에 의한 반도체 소자(200)를 포함할 수 있다. 마이크로프로세서(1314), 램(1316) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(1318)는 전자 시스템(1300)으로 데이터를 입력하거나 또는 전자 시스템(1300)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(1312)은 마이크로프로세서(1314) 동작용 코드들, 마이크로프로세서(1314)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(1312)은 컨트롤러 및 메모리를 포함할 수 있다.
도 29는 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 포함하는 모바일 전자 기기을 개략적으로 도시한 도면이다. 모바일 전자 기기(1400)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자(200) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
200 : 반도체 소자 210 : 기판
218 : 액티브 영역 220 : 필드 영역
220a, 220b : 필드 트렌치 라이 220c : 필드 트렌치 절연막
238 : 식각 방지막 240 : 제 1 층간 절연층
248 : 비트 라인 스택 248a`: 하부 실리사이드막
248b`: 비트 라인 배리어막 248c`: 상부 실리사이드막
248d`: 비트 라인 전극막 248e`: 비트 라인 캡핑막
250a : 비트 라인 측벽 스페이서 256 : 스토리지 콘택 플러그
BC : 비트 라인 콘택부 FT : 필드 트렌치
DC : 스토리지 콘택부 GT : 게이트 트렌치
218 : 액티브 영역 220 : 필드 영역
220a, 220b : 필드 트렌치 라이 220c : 필드 트렌치 절연막
238 : 식각 방지막 240 : 제 1 층간 절연층
248 : 비트 라인 스택 248a`: 하부 실리사이드막
248b`: 비트 라인 배리어막 248c`: 상부 실리사이드막
248d`: 비트 라인 전극막 248e`: 비트 라인 캡핑막
250a : 비트 라인 측벽 스페이서 256 : 스토리지 콘택 플러그
BC : 비트 라인 콘택부 FT : 필드 트렌치
DC : 스토리지 콘택부 GT : 게이트 트렌치
Claims (10)
- 기판 내에 액티브 영역들을 한정하는 필드 영역을 형성하고,
상기 기판 내에, 상기 액티브 영역과 제 1 방향으로 교차하고 서로 평행하게 이격된 제 1 및 제 2 게이트 라인들을 형성하고,
상기 제 1 및 제 2 게이트 라인들에 의해 분할된 상기 액티브 영역의 제 1 내지 제 3 표면들에 제 1 내지 제 3 실리콘 결정층들을 형성하고,
상기 제 1 내지 제 3 실리콘 결정층들이 형성된 기판의 전면을 덮는 식각 방지막을 형성하고,
상기 제 1 및 제 2 게이트 라인들 사이의 제 1 실리콘 결정층과, 식각 방지막을 제거하여 상기 제 1 표면을 노출하고,
상기 노출된 제 1 표면과 전기적으로 연결되고, 상기 제 1 및 제 2 게이트 라인들과 교차하고 제 2 방향으로 연장하는 비트 라인 스택을 형성하고,
상기 비트 라인 스택의 양측 면들에 형성되고, 상기 액티브 영역의 제 2 및 제 3 실리콘 결정층들의 일부들과 각각 수직 정렬하는 비트 라인 측벽 스페이서들을 형성하고,
상기 비트 라인 및 비트 라인 측벽 스페이서들을 포함하는 기판의 전면을 덮는 층간 절연층을 형성하고,
상기 층간 절연층을 제거하여, 상기 비트 라인 측벽 스페이서들에 덮인 부분을 제외한 제 2 및 제 3 실리콘 결정층들의 상부의 식각 방지막을 노출하는 스토리지 콘택홀들을 형성하고,
상기 스토리지 콘택홀들 및 비트 라인 측벽 스페이서 하부의 제 2 및 제 3 실리콘 결정층들을 제거하여, 액티브 영역의 제 2 및 제 3 표면들을 노출하고,
상기 액티브 영역의 제 2 및 제 3 표면들에 각각 접촉하는 스토리지 콘택 플러그를 형성하는 것을 포함하는 반도체 소자 제조방법. - 제 1 항에 있어서,
상기 제 1 내지 제 3 실리콘 결정층들은 에피텍셜 성장 방법을 이용하여 형성된 반도체 소자 제조방법. - 제 2 항에 있어서,
상기 실리콘 결정층들은 반구형으로 형성된 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 제 1 내지 제 3 실리콘 결정층들은 실리콘-게르마늄을 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 게이트 라인을 형성하는 것은 기판 내에 게이트 트렌치를 형성하고,
상기 게이트 트렌치의 내벽에 게이트 절연층을 형성하고,
상기 게이트 트렌치의 일부를 채우도록 상기 게이트 절연층 상에 게이트 전극을 형성하고, 및
상기 게이트 트렌치를 완전히 채우도록 상기 게이트 전극 상에 게이트 캡핑막을 형성하는 것을 포함하는 반도체 소자 제조방법. - 제 1 항에 있어서,
상기 비트 라인 스택은 상기 액티브 영역의 제 1 표면과 전기적으로 연결되는 하부 실리 사이드막, 상기 하부 실리 사이드막 상에 차례로 적층된 비트 라인 배리어막, 상부 실리 사이드막, 비트 라인 전극막, 비트 라인 캡핑막을 포함하는 반도체 소자 제조방법. - 제 6 항에 있어서,
상기 비트 라인 스택과 상기 액티브 영역의 제 1 표면을 전기적으로 연결하는 비트 라인 콘택 플러그를 형성하는 것을 더욱 포함하는 반도체 소자 제조방법. - 제 1 항에 있어서,
상기 비트 라인 측벽 스페이서 하부와, 상기 비트 라인 측벽 스페이서 하부에 존재하는 식각 방지막 사이에 절연막을 더욱 포함하는 반도체 소자 제조방법. - 제 8 항에 있어서,
상기 식각 방지막은 실리콘 질화물을 포함하고, 상기 절연막은 실리콘 산화물을 포함하는 반도체 소자 제조방법. - 기판 내에 액티브 영역을 한정하는 필드 영역을 형성하고,
상기 기판 내에, 상기 액티브 영역과 제 1 방향으로 교차하고 서로 평행하게 이격된 제 1 및 제 2 게이트 라인과,
상기 액티브 영역은 상기 제 1 및 제 2 게이트 라인에 의해 비트 라인 콘택부와 제 1 및 제 2 스토리지 콘택부로 분활되고,
상기 액티브 영역의 비트 라인 콘택부와 상기 제 1 및 제 2 스토리지 콘택부에 실리콘 결정층을 형성하고,
상기 실리콘 결정층의 상부에 식각 방지막과 제 1 층간 절연층을 형성하고,
상기 제 1및 제 2 게이트 라인 사이의 상기 비트 라인 콘택부에 형성된 제 1 층간 절연층, 식각 방지막, 실리콘 결정층을 제거하여 하부의 액티브 영역을 노출하는 비트 라인 콘택홀을 형성하고,
상기 노출된 액티브 영역과 접촉하는 비트 라인 콘택 플러그를 형성하고,
상기 비트 라인 콘택 플러그와 접촉하는 비트 라인 스택을 형성하고,
상기 비트 라인 스택의 양측 벽에 위치하고, 상기 제 1 및 제 2 스토리지 콘택부의 일부의 제 1 층간 절연층을 덮는 비트 라인 측벽 스페이서를 형성하고,
상기 비트 라인 측벽 스페이서를 포함하는 기판의 전면에 제 2 층간 절연층을 형성하고,
상기 제 1 및 제 2 층간 절연층을 패터닝하여, 상기 비트 라인 측벽 스페이서에 덮인 부분을 제외한 상기 제 1 및 제 2 스토리지 콘택부의 식각 방지막을 노출하는 제 1 및 제 2 스토리지 콘택홀을 형성하고,
상기 제 1 및 제 2 스토리지 콘택홀들로 노출된 식각 방지막을 제거하여, 하부의 실리콘 결정층들을 노출하고,
상기 제 1 및 제 2 스토리지 콘택홀들 하부와 상기 비트 라인 측벽 스페이서 하부의 실리콘 결정층들을 제거하여 액티브 영역을 노출하고,
상기 노출된 액티브 영역과 접촉하는 제 1 및 제 2 스토리지 콘택 플러그를 포함하는 반도체 소자 제조방법.
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