KR20160073700A - 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법 - Google Patents

매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

기판 내에 제1, 제2, 및 제3 액티브 영역들을 정의하는 제1 및 제2 소자 분리 영역, 상기 제1 액티브 영역은 상기 제2 및 제3 액티브 영역들 사이에 위치하고, 상기 제1 소자 분리 영역은 상기 제1 및 제2 액티브 영역들 사이에 위치하고, 및 상기 제2 소자 분리 영역은 상기 제1 및 제3 액티브 영역들 사이에 위치하고, 상기 제1 액티브 영역의 상면 및 상기 제1 및 제2 소자 분리 영역의 상면들을 노출하는 리세스 영역 및 상기 제2 및 제3 액티브 영역들 상의 액티브 버퍼 패턴들을 포함하고, 상기 제2 및 제3 액티브 영역들의 상부 측벽들은 상기 리세스 영역 내에 노출되는 반도체 소자가 설명된다.

Description

매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having buried gate structure and method of fabricating the same}
본 발명은 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 산업의 발전과 함께 반도체 소자는 점점 고집적화 되고 있어, 다양한 문제점들을 야기시키고 있다. 예컨데, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소됨에 따라 비트 라인 콘택 홀의 폭이 줄어들어 비트 라인 형성 시 비트 라인 콘택과 비트 라인 콘택 홀 내벽 사이에 도체 잔여물(residue)이 생성될 확률이 높아진다. 그 결과, 비트 라인 콘택과 인접한 커패시터 콘택 간의 숏 마진(short margin)이 감소하는 문제가 있다.
본 발명이 해결하고자 하는 과제는 비트 라인 콘택과 커패시터 콘택 간의 숏 마진이 개선된 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 포함하는 전자 장치들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 내에 제1, 제2, 및 제3 액티브 영역들을 정의하는 제1 및 제2 소자 분리 영역, 상기 제1 액티브 영역은 상기 제2 및 제3 액티브 영역들 사이에 위치하고, 상기 제1 소자 분리 영역은 상기 제1 및 제2 액티브 영역들 사이에 위치하고, 및 상기 제2 소자 분리 영역은 상기 제1 및 제3 액티브 영역들 사이에 위치하고, 상기 제1 액티브 영역의 상면 및 상기 제1 및 제2 소자 분리 영역의 상면들을 노출하는 리세스 영역 및 상기 제2 및 제3 액티브 영역들 상의 액티브 버퍼 패턴들을 포함하고, 상기 제2 및 제3 액티브 영역들의 상부 측벽들은 상기 리세스 영역 내에 노출될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 내에 제1 내지 제5 액티브 영역들을 정의하는 제1 내지 제4 소자 분리 영역, 상기 제1 액티브 영역은 상기 제2 및 제3 액티브 영역들 사이에 위치하고, 상기 제2 액티브 영역은 상기 제1 및 제4 액티브 영역들 사이에 위치하고, 상기 제3 액티브 영역은 상기 제1 및 제5 액티브 영역들 사이에 위치하고, 상기 제1 소자 분리 영역은 상기 제1 및 제2 액티브 영역들 사이에 위치하고, 상기 제2 소자 분리 영역은 상기 제1 및 제3 액티브 영역들 사이에 위치하고, 상기 제3 소자 분리 영역은 상기 제2 및 제4 액티브 영역들 사이에 위치하고, 및 상기 제4 소자 분리 영역은 상기 제3 및 제5 액티브 영역들 사이에 위치하고, 상기 제1 액티브 영역의 상면 및 상기 제1 및 제2 소자 분리 영역의 상면들을 노출하는 리세스 영역 및 상기 제2 내지 제5 액티브 영역들 상의 액티브 버퍼 패턴들을 포함하고, 상기 제2 및 제3 액티브 영역들의 상부 측벽들은 상기 리세스 영역 내에 노출될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 내에 인접하는 복수의 액티브 영역들을 정의하는 소자 분리 영역, 상기 액티브 영역들은 각각 중심부의 제1 콘택 영역 및 양 단부의 제2 및 제3 콘택 영역들을 갖고, 상기 액티브 영역들의 상기 제1 콘택 영역들의 상면들 및 상기 제1 콘택 영역들의 양 측에 위치하는 소자 분리 영역의 상면들을 노출하는 리세스 영역 및 상기 액티브 영역들의 상기 제2 및 제3 콘택 영역들 상의 버퍼 패턴들을 포함하고, 상기 제2 및 제3 콘택 영역들의 상부 측벽들은 상기 리세스 영역 내에 노출될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 의한 반도체 소자들은 액티브 영역들의 중심부들을 노출시키는 리세스 영역을 인접한 액티브 영역들의 양 단부까지 확장하여 리세스 영역의 폭을 넓게 함으로써, 비트 라인 형성을 위한 식각 공정 시 상기 리세스 영역 내에 도체 잔여물(residue)이 잔존하는 것을 방지할 수 있는 효과가 있다.
또한, 상기 리세스 영역 내에 도체 잔여물(residue)이 잔존하는 것을 방지함으로써, 비트 라인 콘택과 커패시터 콘택 간의 숏 마진(short margin)을 개선할 수 있는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자들의 레이아웃을 개략적으로 도시한 레이아웃도이다.
도 2a 내지 도 2e는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자들을 설명하기 위하여 도 1의 I-I′방향 또는 II-II' 방향을 따라 절단한 종단면도들(cross-sectional views)이다.
도 3a 내지 도 53은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자들의 제조 방법들을 설명하는 도면들이다.
도 54는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈을 개념적으로 도시한 도면이다.
도 55는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 56 및 57은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 실시 예들에 의한 반도체 소자들의 레이아웃을 개략적으로 도시한 레이아웃도이다.
도 1을 참조하면, 본 발명의 실시 예들에 의한 반도체 소자들(100)은 X 방향으로 연장하는 게이트 라인들(20L), 상기 X 방향에 수직하는 Y 방향으로 연장하는 비트 라인들(50L), 및 상기 X 방향 및 상기 Y 방향에 각각 사선의(diagonal) Z 방향으로 연장하는 바(bar) 모양의 액티브 영역들(11)을 포함하고, 상기 비트 라인들(50L)과 교차하는 상기 액티브 영역들(11)의 중심부와 중첩하는 비트 라인 콘택 플러그들(40) 및 상기 액티브 영역들(11)의 양 단부와 중첩하는 커패시터 콘택 플러그들(60)을 포함할 수 있다. 상기 액티브 영역들(11)은 도 1에 보여지듯이 상기 X 방향으로 서로 엇갈리도록 배치될 수도 있다.
도 2a는 본 발명의 일 실시 예에 의한 반도체 소자(100A)를 설명하기 위하여 도 1의 I-I'방향 및 II-II' 방향을 따라 절단한 종단면도들이다.
도 1 및 도 2a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)는 기판(10) 내에 형성되고, 액티브 영역들(11)을 정의하는 소자 분리 영역(12), 액티브 버퍼 패턴들(15A), 게이트 구조체들(20), 비트 라인 구조체들(50), 및 커패시터 구조체들(80)을 포함할 수 있다. 상기 반도체 소자(100A)는 상기 기판(10)과 상기 비트 라인 구조체들(50) 사이에 형성된 비트 라인 콘택 플러그(40) 및 상기 기판(10)과 상기 커패시터 구조체들(80) 사이에 형성된 커패시터 콘택 플러그들(60)을 더 포함할 수 있다. 상기 반도체 소자(100A)는 스페이서 층(34), 층간 절연층(35), 식각 정지층(36), 및 커패시터 캡핑 절연층(38)을 더 포함할 수 있다. 상기 액티브 버퍼 패턴들(15A)은 상기 액티브 영역들(11)의 양 단부(A2) 상에 형성될 수 있다.
상기 소자 분리 영역(12)은 상기 기판(10) 내에 형성된 소자 분리 트렌치(12a) 및 상기 소자 분리 트렌치(12a) 내에 채워진 소자 분리 절연물(12b)을 포함할 수 있다. 상기 소자 분리 절연물(12b)은 실리콘 산화물을 포함할 수 있다.
상기 액티브 영역들(11)은 각각 중심부(A1) 및 양 단부(A2)를 포함할 수 있다. 예를 들어, 상기 액티브 영역들(11)의 상기 중심부(A1)는 상기 비트 라인 콘택 플러그(40)와 접촉하는 제1 콘택 영역을 포함할 수 있고, 상기 양 단부(A2)는 상기 커패시터 콘택 플러그들(60)과 접촉하는 제2 콘택 영역 및 제3 콘택 영역을 포함할 수 있다. 상기 액티브 영역들(11)의 상기 중심부들(A1)은 상기 비트 라인 콘택 플러그들(40)과 접촉하는 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 상기 액티브 영역들(11)의 상기 양 단부들(A2)은 상기 커패시터 콘택 플러그들(60)과 접촉하는 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 상기 제1 소스/드레인 영역들(SD1) 및 상기 제2 소스/드레인 영역들(SD2)들은 각각 인(P, phosphorous) 및/또는 비소(As, arsenic) 같은 N형 불순물을 포함할 수 있다.
상기 액티브 영역들(11)의 상기 양 단부(A2)의 상부는 상기 기판(10)의 하면 방향으로 리세스될 수 있다. 이에 따라, 상기 액티브 영역들(11)의 양 단부(A2)의 상면들은 상기 액티브 영역들(11)의 양 단부(A2) 사이의 소자 분리 영역(12)의 상면보다 낮을 수 있다.
상기 액티브 버퍼 패턴들(15A)은 상기 리세스된 액티브 영역들(11)의 양 단부(A2) 상에 각각 형성될 수 있다. 상기 액티브 버퍼 패턴들(15A)의 상면은 서로 인접한 액티브 영역들(11)의 양 단부(A2) 사이의 소자 분리 영역(12)들의 상면과 실질적으로 공면을 이룰 수 있다(be co-planar). 상기 액티브 버퍼 패턴들(15A)의 측면들은 각각 상기 액티브 영역들(11)의 양 단부(A2)의 측면들과 수직으로 정렬될 수 있다. 상기 액티브 버퍼 패턴들(15A)은 실리콘 질화물을 포함할 수 있다.
상기 기판(10)은 상기 액티브 영역들(11)의 상기 중심부들(A1)의 상면들 및 상기 중심부들(A1)의 양 측에 위치한 소자 분리 영역(12)의 상면을 노출시키는 리세스 영역(R)을 포함할 수 있다. 상기 리세스 영역(R)의 폭은 상기 액티브 영역들(11)의 상기 중심부들(A1)의 폭과 상기 중심부들(A1) 양 측에 위치한 소자 분리 영역(12)의 폭의 합과 실질적으로 동일할 수 있다. 또한, 상기 리세스 영역(R) 내로 노출되는 상기 액티브 영역들(11)의 중심부들(A1)의 상면은 상기 액티브 영역들(11)의 양 단부(A2)의 상면들보다 낮을 수 있다.
또한, 상기 각 액티브 영역(11)의 중심부(A1)와 인접한 다른 액티브 영역들(11)의 양 단부(A2)의 상부 측면들이 상기 리세스 영역(R) 내로 노출될 수 있다. 또한, 상기 게이트 구조체들(20)이 상기 리세스 영역(R) 내로 노출될 수 있다. 예를 들어, 상기 게이트 구조체들(20)의 게이트 캡핑 절연 패턴들(25)이 상기 리세스 영역(R) 내로 노출될 수 있다.
상기 게이트 구조체들(20)은 각각 게이트 트렌치(21) 내에 형성된 게이트 절연층(22), 게이트 배리어 패턴(23), 게이트 전극 패턴(24), 및 게이트 캡핑 절연 패턴(27)을 포함할 수 있다. 상기 게이트 구조체들(20)은 상기 기판(10) 내에 매립될(buried) 수 있다. 상기 게이트 구조체들(20) 각각의 상기 게이트 전극 패턴(24)의 상면은 상기 리세스 영역(R)의 바닥면보다 낮을 수 있다.
상기 게이트 트렌치(21)는 상기 기판(10)의 표면으로부터 상기 기판(10)의 내부를 향하도록 형성될 수 있다.
상기 게이트 절연층(22)은 상기 게이트 트렌치(21)의 내벽 상에 전체적으로 컨포멀하게 형성될 수 있다. 상기 게이트 절연층(22)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 하프늄 산화물, 알미늄 산화물, 또는 티타늄 산화물을 포함할 수 있다.
상기 게이트 배리어 패턴(23)은 상기 게이트 절연층(22) 상에 컨포멀하게 형성될 수 있다. 상기 게이트 배리어 패턴(23)은 상기 게이트 트렌치(21)의 하반부에만 형성될 수 있다. 상기 게이트 배리어 패턴(23)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 배리어용 금속 화합물을 포함할 수 있다.
상기 게이트 전극 패턴(24)은 상기 게이트 트렌치(21)를 부분적으로 채우도록 상기 게이트 배리어 패턴(23) 상에 형성될 수 있다. 예를 들어, 상기 게이트 전극 패턴(24)은 상기 게이트 트렌치(21)의 하반부를 채울 수 있다. 상기 게이트 전극 패턴(24)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
상기 게이트 캡핑 절연 패턴(25)은 상기 게이트 트렌치(21)를 채우도록 상기 게이트 절연층(22) 및 상기 게이트 전극 패턴(24) 상에 형성될 수 있다. 상기 게이트 캡핑 절연 패턴(25)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 콘택 플러그들(40)은 상기 기판(10)의 상기 액티브 영역들(11)의 상기 중심부들(A1) 상에 형성될 수 있다. 상기 비트 라인 콘택 플러그들(40)은 상기 액티브 영역들(11)의 상기 제1 소스/드레인 영역들(SD1)들과 상기 비트 라인 구조체들(50)을 전기적으로 연결할 수 있다. 상기 비트 라인 콘택 플러그들(40)은 상기 리세스 영역(R) 내에 위치할 수 있다. 예를 들어, 상기 비트 라인 콘택 플러그들(40)의 하부는 상기 리세스 영역(R) 내에 위치하고, 상기 비트 라인 콘택 플러그들(40)의 상부는 상기 기판(10) 상으로 돌출될 수 있다. 이에 따라, 상기 비트 라인 콘택 플러그들(40)의 바닥면은 상기 기판(10)의 내부에 위치할 수 있다.
상기 비트 라인 구조체들(50)은 각각 비트 라인 배리어 패턴(53), 비트 라인 전극 패턴(54), 및 비트 라인 캡핑 패턴(55)을 포함할 수 있다.
상기 비트 라인 배리어 패턴(53)은 상기 비트 라인 콘택 플러그(40) 상에 형성될 수 있다. 상기 비트 라인 배리어 패턴(53)은 상기 비트 라인 콘택 플러그(40)와 접촉하여 전기적으로 연결될 수 있다. 상기 비트 라인 배리어 패턴(53)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리사이드(TiSi), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSi) 같은 금속 또는 금속 화합물을 포함할 수 있다.
상기 비트 라인 전극 패턴(54)은 상기 비트 라인 배리어 패턴(53) 상에 형성될 수 있다. 상기 비트 라인 전극 패턴(54)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
상기 비트 라인 캡핑 패턴(55)은 상기 비트 라인 전극 패턴(54) 상에 형성될 수 있다. 상기 비트 라인 캡핑 패턴(55)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 콘택 플러그(40)의 측벽, 상기 비트 라인 배리어 패턴(53)의 측벽, 상기 비트 라인 전극 패턴(54)의 측벽, 및 상기 비트 라인 캡핑 패턴(55)의 측벽은 수직으로 정렬될 수 있다.
상기 스페이서 층(34)은 상기 비트 라인 구조체들(50) 및 상기 비트 라인 콘택 플러그들(40)을 감쌀 수 있다. 예를 들어, 상기 스페이서 층(34)은 상기 비트 라인 구조체들(50)의 상면들 및 측면들 및 상기 비트 라인 콘택 플러그들(40)의 측면들 상에 컨포멀하게 형성될 수 있다. 상기 스페이서 층(34)은 상기 리세스 영역(R)을 채울 수 있다. 상기 스페이서 층(34)은 실리콘 질화물을 포함할 수 있다.
상기 층간 절연층(35)은 상기 스페이서 층(34)의 측면들을 감쌀 수 있다. 상기 스페이서 층(34)의 상면 및 상기 층간 절연층(35)의 상면은 공면을 가질 수 있다(be co-planar). 상기 층간 절연층(35)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 커패시터 콘택 플러그들(60)은 상기 층간 절연층(35), 및 상기 스페이서 층(34)을 수직으로 관통하여 상기 기판(10)의 상기 액티브 영역들(11)의 상기 양 단부(A2)와 접촉하도록 형성될 수 있다. 상기 커패시터 콘택 플러그들(60)은 상기 기판(10)의 상기 액티브 영역들(11)의 상기 제2 소스/드레인 영역들(SD2)들과 상기 커패시터 구조체들(80)을 전기적으로 연결할 수 있다. 상기 커패시터 콘택 플러그들(60)에 의해 상기 액티브 영역들(11)의 상기 양 단부(A2)의 상단 일부 및 상기 액티브 버퍼 패턴들(15A)의 일부가 리세스될 수 있다. 상기 커패시터 콘택 플러그들(60)의 하면들은 상기 액티브 영역들(11)의 상기 양 단부의(A2)의 상면들보다 낮은 레벨에 위치할 수 있다. 상기 커패시터 콘택 플러그들(60)은 도핑된 폴리실리콘, 금속, 금속 실리사이드 또는 금속 화합물을 포함할 수 있다. 상기 스페이서 층(34)의 상면, 상기 층간 절연층(35)의 상면, 및 상기 커패시터 컨택 플러그들(60)의 상면은 공면을 가질 수 있다(be co-planar).
상기 식각 정지층(36)은 상기 스페이서 층(34) 및 상기 층간 절연층(35) 상에 형성될 수 있다. 상기 식각 정지층(36)은 실리콘 질화물을 포함할 수 있다.
상기 커패시터 구조체들(80)은 각각 커패시터 하부 전극(81), 커패시터 유전층(83), 및 커패시터 상부 전극(85)을 포함할 수 있다.
상기 커패시터 하부 전극들(81)은 상기 커패시터 콘택 플러그들(60)과 각각 전기적으로 연결될 수 있다. 상기 커패시터 하부 전극들(81)은 상기 커패시터 콘택 플러그들(60)과 중첩될 수 있다. 상기 커패시터 하부 전극들(81)은 상기 식각 정지층(36)을 수직으로 관통할 수 있다. 상기 커패시터 하부 전극들(81)은 도핑된 다결정 실리콘, 금속, 또는 금속 화합물 같은 전도체를 포함할 수 있다.
상기 커패시터 유전층(83)은 상기 커패시터 하부 전극들(81)의 표면을 컨포멀하게 덮을 수 있다. 예를 들어, 상기 커패시터 유전층(83)은 상기 커패시터 하부 전극들(81)의 상면 및 측면들 상에 형성될 수 있다. 상기 커패시터 유전층(83)은 상기 식각 정지층(36) 상으로 연장될 수 있다. 즉, 상기 커패시터 유전층(83)은 상기 식각 정지층(36)의 표면 상에 컨포멀하게 형성될 수 있다. 상기 커패시터 유전층(83)은 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 루데늄 산화물, 또는 란탄 산화물 같은 금속 산화물, 또는 실리콘 산화물 및 실리콘 질화물 중 어느 하나를 포함할 수 있다.
상기 커패시터 상부 전극(85)은 상기 커패시터 유전층(83) 상에 컨포멀하게 형성될 수 있다. 상기 커패시터 상부 전극(85)은 금속 또는 금속 화합물을 포함할 수 있다.
상기 커패시터 캡핑 절연층(38)은 상기 커패시터 구조체들(80)의 사이를 채우고, 상기 커패시터 구조체들(80)을 덮을 수 있다. 상기 커패시터 캡핑 절연층(38)은 실리콘 산화물을 포함할 수 있다.
이상, 본 실시 예에 의한 반도체 소자(100A)에 관하여 설명하였다. 본 실시 예에 의한 반도체 소자(100A)는 액티브 영역들(11)의 중심부들(A1)을 노출시키는 리세스 영역을 인접하는 액티브 영역들(11)의 양 단부(A2)까지 확장하여 리세스 영역의 폭을 넓게 함으로써, 비트 라인 형성을 위한 식각 공정 시 상기 중심부들(A1) 상의 비트 라인과 이웃하는 액티브 영역들(11)의 양 단부(A2) 사이에 잔여물(residue)이 생성되는 것을 방지할 수 있다.
이와 같이, 비트 라인 형성 시 비트 라인과 인접한 액티브 영역들(11)의 양 단부(A2) 사이에 잔여물(residue)이 생성되는 것을 방지함으로써, 액티브 영역들(11)의 양 단부(A2)와 연결되는 커패시터 콘택 플러그와 상기 비트 라인 간의 숏 마진(short margin)을 개선할 수 있다.
또한, 본 실시 예에 의한 반도체 소자(100A)는 액티브 영역(11)의 양 단부(A2) 상에 액티브 영역(11)의 양 단부(A2)와 동일한 형상의 버퍼 패턴을 형성함으로써, 상기 버퍼 패턴을 마스크로 이용하여 상술한 리세스 영역의 폭을 용이하게 확장할 수 있으며, 비트 라인 형성 시 상기 버퍼 패턴을 기준으로 얼라인(align)함에 따라, 비트 라인의 미스 얼라인(miss-align)을 개선할 수 있다.
도 2b 내지 도 2e는 본 발명의 다양한 실시 예들에 의한 반도체 소자들(100B-100E)을 설명하기 위하여 도 1의 I-I′방향을 따라 절단한 종단면도들이다.
도 1 및 도 2b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100B)는 도 2a의 반도체 소자(100A)와 비교하여, 상기 액티브 버퍼 패턴들(15B)은 실리콘 산화물을 포함할 수 있다.
도 1 및 도 2c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100C)는 도 2a의 반도체 소자(100A)와 비교하여, 상기 액티브 버퍼 패턴들(15C)은 각각 하부 액티브 버퍼 패턴들(15L) 및 상부 액티브 버퍼 패턴(15U)을 포함할 수 있다. 예를 들어, 상기 액티브 버퍼 패턴들(15C)은 각각 액티브 영역들(11)의 양 단부(A2) 상의 하부 액티브 버퍼 패턴들(15L) 및 X축 방향으로 인접한 두 개의 상기 하부 액티브 버퍼 패턴들(15L) 및 상기 인접한 두 개의 하부 액티브 버퍼 패턴들(15L) 사이의 소자 분리 영역(12) 상의 상부 액티브 버퍼 패턴(15U)을 포함할 수 있다. 즉, 상기 상부 액티브 버퍼 패턴(15U)은 상기 X축 방향으로 인접한 두 개의 하부 액티브 버퍼 패턴들(15L) 및 상기 인접한 두 개의 하부 액티브 버퍼 패턴들(15L) 사이의 소자 분리 영역(12)을 덮을 수 있다. 상기 X축 방향으로 인접한 두 개의 하부 액티브 버퍼 패턴들(15L)의 상면들과 상기 인접한 두 개의 하부 액티브 버퍼 패턴들(15L) 사이의 소자 분리 영역(12)의 상면은 실질적으로 공면을 이룰 수 있다(be-coplanar). 상기 하부 액티브 버퍼 패턴들(15L)은 실리콘 산화물을 포함할 수 있다. 상기 상부 액티브 버퍼 패턴(15U)은 실리콘 질화물을 포함할 수 있다.
도 1 및 도 2d를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100D)는 도 2a의 반도체 소자(100A)와 비교하여, X축 방향으로 인접한 두 개의 상기 액티브 영역들(11)의 양 단부(A2)와 상기 인접한 두 개의 액티브 영역들(11)의 양 단부(A2) 사이의 소자 분리 영역(12) 상에 형성된 액티브 버퍼 패턴들(15D)을 포함할 수 있다. 상기 인접한 두 개의 액티브 영역들(11)의 양 단부(A2)의 상면들과 상기 인접한 두 개의 액티브 영역들(11)의 양 단부(A2) 사이의 소자 분리 영역(12)의 상면은 실질적으로 공면을 이룰 수 있다(be-coplanar). 상기 액티브 버퍼 패턴들(15D)은 실리콘 질화물을 포함할 수 있다.
도 1 및 도 2e를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100E)는 도 2a의 반도체 소자(100A)와 비교하여, 상기 액티브 영역들(11)의 양 단부(A2) 상의 콘택 패드들(17), 상기 콘택 패드들(17) 상의 액티브 버퍼 패턴들(15E), 및 X축 방향으로 인접한 두 개의 상기 액티브 영역들(11)의 양 단부(A2) 사이의 소자 분리 영역(12) 상에 형성된 소자 분리 버퍼 패턴들(16)을 포함할 수 있다.
상기 콘택 패드들(17)은 상기 액티브 영역들(11)의 양 단부(A2)의 상면들 상의 상부 콘택 패드들(17U) 및 상기 양 단부(A2)의 측벽들 상의 측부 콘택 패드들(17S)을 포함할 수 있다. 예를 들어, 상기 상부 콘택 패드들(17U)은 상기 액티브 영역들(11)의 양 단부(A2)의 상면들과 상기 액티브 버퍼 패턴들(15E) 사이에 위치할 수 있고, 상기 측부 콘택 패드들(17S)은 상기 리세스 영역(R) 내로 노출되는 상기 액티브 영역들(11)의 양 단부(A2)의 상부 측벽 상에 위치할 수 있다. 상기 상부 콘택 패드들(17U) 및 상기 측부 콘택 패드들(17S)은 폴리 실리콘을 포함할 수 있다. 커패시터 콘택 플러그들(60)은 상기 상부 콘택 패드들(17U) 및 상기 측부 콘택 패드들(17S)과 모두 접촉할 수 있다.
상기 액티브 버퍼 패턴들(15E)의 상면들은 상기 소자 분리 버퍼 패턴들(16)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 액티브 버퍼 패턴들(15E)과 상기 소자 분리 버퍼 패턴들(16)은 실리콘 질화물을 포함할 수 있다. 이에 따라, 상기 액티브 버퍼 패턴들(15E)과 상기 소자 분리 버퍼 패턴들(16) 간의 계면(점선 부분)은 사라질 수 있다.
도 3a 내지 15b는 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들 및 상기 평면도들의 I-I' 및 II-II' 방향을 따라 절단한 종단면도들이다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)를 제조하는 방법은 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역(12)을 형성하는 것을 포함할 수 있다. 상기 소자 분리 영역(12)을 형성하는 것은 STI(Shallow Trench Isolation) 공정을 수행하는 것을 포함할 수 있다. 상기 STI 공정은 상기 기판(10) 내에 소자 분리 트렌치(12a)를 형성하고, 상기 소자 분리 트렌치(12a) 내에 소자 분리 절연물(12b)을 채우는 것을 포함할 수 있다. 상기 소자 분리 절연물(12b)은 실리콘 산화물을 포함할 수 있다.
도 4를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 액티브 영역들(11)의 상부를 리세스하는 것을 포함할 수 있다. 상기 액티브 영역들(11)의 상부를 리세스함에 따라, 상기 액티브 영역들(11)의 상면들은 상기 소자 분리 영역(12)의 상면보다 낮은 레벨에 위치할 수 있다. 상기 액티브 영역들(11)의 상부는 150Å ~ 200Å 범위의 깊이로 리세스될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 5a 및 도 5b를 참조하면, 상기 방법은 상기 리세스된 액티브 영역들(11) 상에 액티브 버퍼 패턴들(15A)을 형성하는 것을 포함할 수 있다. 상기 액티브 버퍼 패턴들(15)은 실리콘 질화물을 포함할 수 있다. 상기 액티브 버퍼 패턴들(15)을 형성하는 것은 증착 공정을 수행하여 상기 리세스된 액티브 영역들(11) 및 상기 소자 분리 영역(12) 상에 실리콘 질화물 층을 형성하고, 평탄화 공정을 수행하여 상기 소자 분리 영역(12)이 노출되도록 상기 실리콘 질화물 층을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 액티브 버퍼 패턴들(15)의 상면과 상기 소자 분리 영역(12)의 상면은 실질적으로 공면을 이룰 수 있다(be-coplanar). 상기 평탄화 공정은 CMP(chemical mechanical polishing) 또는 에치-백(etch-back) 공정을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 방법은 상기 액티브 버퍼 패턴들(15) 및 상기 소자 분리 영역(12) 상에 제1 마스크 패턴들(M1)을 형성하는 것을 포함할 수 있다. 상기 제1 마스크 패턴들(M1)은 상기 기판(10) 내에 게이트 구조체들(20)을 형성하기 위한 마스크 패턴들일 수 있다. 상기 제1 마스크 패턴들(M1)은 각각 X축 방향으로 연장될 수 있다. 상기 제1 마스크 패턴들(M1)은 각각 Y축 방향으로 평행하게 이격 배치될 수 있다. 예를 들어, 상기 제1 마스크 패턴들(M1)은 상기 액티브 영역들(11)의 중심부들(A1) 및 양 단부들(A2)을 덮을 수 있다. 이에 따라, 상기 액티브 영역들(11)의 중심부들(A1)과 양 단부들(A2) 사이가 노출될 수 있다. 상기 제1 마스크 패턴들(M1)은 실리콘 산화물을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 방법은 상기 기판(10) 내에 게이트 구조체들(20)을 형성하고, 상기 제1 마스크 패턴들(M1)을 제거하는 것을 포함할 수 있다. 상기 게이트 구조체들(20)은 각각 X축 방향으로 연장될 수 있다. 상기 게이트 구조체들(20)은 각각 Y축 방향으로 평행하게 이격 배치될 수 있다. 예를 들어, 상기 게이트 구조체들(20)은 각각 상기 액티브 영역들(11)의 중심부들(A1)과 양 단부들(A2) 사이에 배치될 수 있다. 예를 들어, 상기 기판(10) 내에 게이트 구조체들(20)을 형성하는 것은 다음과 같은 공정들을 포함할 수 있다.
먼저, 상기 제1 마스크 패턴들(M1)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 기판(10) 내에 게이트 트렌치들(21)을 형성하는 것을 포함할 수 있다.
다음, 상기 게이트 트렌치들(21)의 내벽들 및 상기 제1 마스크 패턴들(M1) 상에 게이트 절연층(22)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 게이트 절연층(22)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 하프늄 산화물, 알미늄 산화물, 또는 티타늄 산화물을 포함할 수 있다. 상기 게이트 절연층(22)은 ALD(atomic layered deposition; 원자층 증착) 공정 및/또는 열 산화 공정을 이용하여 형성될 수 있다. 상기 열 산화 공정을 수행하여 상기 게이트 절연층(22)이 형성될 경우, 상기 제1 마스크 패턴들(M1)의 표면 상에는 상기 게이트 절연층(22)이 형성되지 않을 수도 있다.
다음, 상기 게이트 절연층(22) 상에 게이트 배리어 층을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 게이트 배리어 층은 ALD 공정을 수행하여 형성될 수 있다. 상기 게이트 배리어 층은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 배리어용 금속 화합물을 포함할 수 있다.
다음, 상기 게이트 배리어 층 상에 상기 게이트 트렌치(21)를 채우는 게이트 전극층을 형성하는 것을 포함할 수 있다. 상기 게이트 전극층은 ALD 또는 CVD(chemical vapor deposition) 공정을 수행하여 형성될 수 있다. 상기 게이트 전극층은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
다음, 에치-백 공정을 수행하여 상기 게이트 트렌치(21) 내의 상기 게이트 배리어 층의 상부 및 상기 게이트 전극층의 상부를 부분적으로 제거하여 게이트 배리어 패턴(23) 및 게이트 전극 패턴(24)을 형성하는 것을 포함할 수 있다. 이때, 상기 게이트 배리어 패턴(23)의 상면 및 상기 게이트 전극 패턴(24)의 상면은 공면을 이룰 수 있다(be-coplanar).
다음, 상기 게이트 절연층(22), 게이트 배리어 패턴(23) 및 게이트 전극 패턴(24) 상에 상기 게이트 트렌치(21)를 채우는 게이트 캡핑 절연 패턴(25)을 형성하는 것을 포함할 수 있다. 상기 게이트 캡핑 절연 패턴(25)은 실리콘 질화물을 포함할 수 있다. 이러한 공정을 수행하여 기판(10) 내에 매립된 게이트 구조체들(20)을 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 방법은 상기 기판(10) 상에 제2 마스크 패턴들(M2)을 형성하는 것을 포함할 수 있다. 상기 제2 마스크 패턴들(M2)은 상기 액티브 영역들(11)의 중심부들(A1)을 리세스하기 위한 마스크 패턴들일 수 있다. 상기 제2 마스크 패턴들(M2)은 실리콘 산화물을 포함할 수 있다. 상기 제2 마스크 패턴들(M2)은 섬 형태로 배치될 수 있다. 상기 제2 마스크 패턴들(M2)은 상기 액티브 영역들(11)의 양 단부(A2)를 덮을 수 있다. 예를 들어, 상기 제2 마스크 패턴들(M2)은 각각 X축 방향으로 인접한 두 개의 액티브 영역들(11)의 단부들(A2)을 덮을 수 있다. 이에 따라, 상기 액티브 영역들(11)의 중심부들(A1)만 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 방법은 상기 제2 마스크 패턴들(M2)을 식각 마스크로 이용한 식각 공정을 수행하여 상기 기판(10)에 리세스 영역(R)을 형성하는 것을 포함할 수 있다. 이때, 상기 제2 마스크 패턴들(M2)에 의해 상기 액티브 영역들(11)의 양 단부들(A2)이 덮히고, 상기 액티브 영역들(11)의 중심부들(A1)만 노출되어 있으므로, 상기 액티브 영역들(11)의 중심부들(A1)은 리세스되고, 양 단부들(A2)은 리세스되지 않을 수 있다. 상기 리세스 영역(R)은 상기 액티브 영역들(11)의 중심부들(A1)뿐만 아니라, 상기 중심부들(A1)의 양 측에 위치한 소자 분리 영역(12)의 일부를 포함할 수 있다.
상기 리세스 영역(R) 내로 노출되는 상기 액티브 영역들(11)의 중심부들(A1)의 상면들은 리세스되지 않은 상기 액티브 영역들(11)의 양 단부들(A2)의 상면들보다 낮은 레벨에 위치할 수 있다. 또한, 상기 액티브 영역들(11)의 중심부들(A1)의 상면들은 상기 게이트 구조체들(20)의 상기 게이트 전극 패턴들(24)의 상면들보다 높은 레벨에 위치할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 리세스 영역(R)을 확장하는 것을 포함할 수 있다. 구체적으로, 본 실시 예에서는 상기 리세스 영역(R)을 폭 방향, 예를 들어, 평면상에서 X축 방향으로 확장할 수 있다. 예를 들어, 에칭 공정을 수행하여 상기 액티브 영역들(11)의 상기 중심부들(A1)의 양 측에 위치한 소자 분리 영역(12)을 식각하여 상기 리세스 영역(R)을 확장할 수 있다. 이때, 평면상에서 상기 리세스 영역(R)은 X축 방향으로 확장될 수 있고, Y축 방향으로는 확장되지 않을 수 있다.
즉, 상기 리세스 영역(R)의 Y축 방향으로는 상기 게이트 구조체들(20)의 게이트 캡핑 절연 패턴(25)이 노출되고, 상기 리세스 영역(R)의 X 방향으로는 소자 분리 영역(12)이 노출될 수 있는데, 상기 게이트 캡핑 절연 패턴(25)은 실리콘 질화물을 포함하고, 상기 소자 분리 영역(12)은 실리콘 산화물을 포함하므로, 상기 리세스 영역(R)의 Y축 방향으로 노출된 상기 게이트 캡핑 절연 패턴(25)은 식각되지 않고, 상기 리세스 영역(R)의 X축 방향으로 노출된 상기 소자 분리 영역(12)만 식각될 수 있다. 이와 같이 X축 방향으로 확장된 리세스 영역(R)의 X축 방향 폭(W2)은 확장 전 리세스 영역(R)의 X축 방향 폭(W1) 보다 넓어질 수 있다.
한편, 상기 리세스 영역(R)을 확장하면서 상기 제2 마스크 패턴들(M2)이 동시에 제거될 수 있다. 또한, 상기 액티브 영역들(11)의 양 단부들(A2) 상의 상기 액티브 버퍼 패턴들(15A)이 상기 리세스 영역(R)을 확장하기 위한 식각 공정에서 마스크 역할을 할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 기판(10) 상에 상기 리세스 영역(R)을 채우는 비트 라인 콘택 플러그 층(40a)을 형성하는 것을 포함할 수 있다. 상기 비트 라인 콘택 플러그 층(40a)은 폴리 실리콘(polysilicon)을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 비트 라인 콘택 플러그 층(40a) 상에 비트 라인 배리어 층(53a), 비트 라인 전극 층(54a), 및 비트 라인 캡핑 층(55a)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 비트 라인 배리어 층(53a)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리사이드(TiSi), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSi) 같은 금속 또는 금속 화합물을 포함할 수 있다. 상기 비트 라인 전극 층(54a)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다. 상기 비트 라인 캡핑층(55a)은 실리콘 질화물을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비트 라인 캡핑 층(55a), 상기 비트 라인 전극 층(54a), 상기 비트 라인 배리어 층(53a), 및 상기 비트 라인 콘택 플러그 층(40a)을 식각하여 비트 라인 배리어 패턴(53), 비트 라인 전극 패턴(54), 및 비트 라인 캡핑 패턴(55)을 포함하는 비트 라인 구조체들(50) 및 비트 라인 콘택 플러그들(40)을 형성하는 것을 포함할 수 있다. 상기 비트 라인 캡핑 패턴(55), 상기 비트 라인 전극 패턴(54), 상기 비트 라인 배리어 패턴(53) 및 상기 비트 라인 콘택 플러그(40)의 측면들은 수직으로 정렬될 수 있다. 이때, 전술한 바와 같이, 상기 액티브 영역들(11)의 중심부들(A1)을 노출하는 상기 리세스 영역(R)을 X축 방향으로 확장함으로써, 상기 비트 라인 콘택 플러그 층(40a)의 식각이 원활하게 진행되어 식각 공정 후 상기 리세스 영역(R) 내의 상기 비트 라인 콘택 플러그(40)와 상기 액티브 영역들(11)의 양 단부들(A2) 사이에 도체 잔여물(residue)이 생성되지 않을 수 있다.
도 14a 및 도 14b를 참조하면, 상기 방법은 상기 비트 라인 구조체들(50) 및 상기 비트 라인 콘택 플러그들(40)을 감싸는 스페이서 층(34)을 형성하는 것을 포함할 수 있다. 상기 스페이서 층(34)은 ALD 공정 또는 CVD 공정을 수행하여 형성될 수 있다. 상기 스페이서 층(34)은 상기 리세스 영역(R)을 채울 수 있다. 상기 스페이서 층(34)은 실리콘 질화물을 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 방법은 상기 스페이서 층(34) 상에 층간 절연층(35)을 형성하고, 상기 층간 절연층(35) 및 상기 스페이서 층(34)을 식각하여 커패시터 콘택 홀들(CH)을 형성하고, 상기 커패시터 콘택 홀들(CH)을 채우는 커패시터 콘택 플러그들(60)을 형성하는 것을 포함할 수 있다.
상기 층간 절연층(35)은 증착 공정을 이용하여 형성될 수 있다. 상기 층간 절연층(35)은 실리콘 산화물을 포함할 수 있다. 상기 커패시터 콘택 홀들(CH)을 형성하기 전에 상기 층간 절연층(35)을 평탄화하는 CMP 공정이 수행될 수 있다.
상기 커패시터 콘택 홀들(CH)은 상기 액티브 영역들(11)의 상기 양 단부들(A2)과 연결될 수 있다. 예를 들어, 상기 커패시터 콘택 홀들(CH)에 의해 상기 액티브 영역들(11)의 양 단부들(A2)의 상단 일부 및 상기 양 단부들(A2) 상의 액티브 버퍼 패턴들(15A)의 일부가 리세스될 수 있다. 상기 커패시터 콘택 홀들(CH) 각각의 바닥 면들은 상기 액티브 영역들(11)의 상기 양 단부들(A2)의 상면들보다 낮은 레벨에 위치할 수 있다. 이에 따라, 상기 커패시터 콘택 홀들(CH)을 채우는 상기 커패시터 콘택 플러그들(60)은 상기 액티브 영역들(11)의 상기 양 단부들(A2)과 접촉할 수 있다. 이때, 전술한 바와 같이, 리세스 영역(R)을 확장함에 따라 리세스 영역(R) 내의 상기 비트 라인 콘택 플러그(40)와 인접한 상기 액티브 영역들(11)의 양 단부들(A2) 사이에 도체 잔여물(residue)이 생성되지 않으므로, 상기 커패시터 콘택 플러그들(60)과 상기 비트 라인 콘택 플러그들(40) 간의 숏(short) 발생을 방지할 수 있다.
상기 방법은 상기 커패시터 콘택 플러그(60)들의 상면들과 상기 스페이서 층(34)의 상면이 공면을 갖도록(co-planar) CMP 같은 평탄화 공정을 수행하는 것을 더 포함할 수 있다. 상기 커패시터 콘택 플러그들(60)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 또는 금속 화합물을 포함할 수 있다.
도 2a를 참조하면, 상기 방법은 상기 커패시터 콘택 플러그들(60) 및 상기 스페이서 층(34) 상에 커패시터 구조체들(80)을 형성하는 것을 포함할 수 있다. 상기 커패시터 구조체들(80)을 형성하는 것은 다음과 같은 공정들을 포함할 수 있다.
우선, 상기 커패시터 콘택 플러그들(60), 및 상기 스페이서 층(34) 상에 식각 정지층(36)을 형성하고, 상기 식각 정지층(36) 상에 몰딩 산화물 층을 형성하고, 및 상기 몰딩 산화물 층 및 상기 식각 정지층(36)을 수직으로 관통하여 상기 커패시터 콘택 플러그들(60)의 상면을 노출시키는 커패시터 전극 홀들을 형성하는 것을 포함할 수 있다. 상기 식각 정지층(34) 및 상기 몰딩 산화물 층은 증착 공정을 수행하여 형성될 수 있다. 상기 식각 정지층(34)은 실리콘 질화물을 포함할 수 있다. 상기 몰딩 산화물 층은 실리콘 산화물을 포함할 수 있다.
다음, 상기 커패시터 전극 홀들을 채우는 커패시터 하부 전극들(81)을 형성하고, 상기 몰딩 산화물 층을 제거하는 것을 포함할 수 있다. 상기 커패시터 하부 전극들(81)은 ALD 공정 또는 CVD 공정을 수행하여 형성될 수 있다. 상기 커패시터 하부 전극들(81)은 도핑된 폴리실리콘, 금속, 또는 금속 실리사이드를 포함할 수 있다.
다음, 상기 커패시터 하부 전극들(81)의 표면 상에 커패시터 유전층(83)을 컨포멀하게 형성하고, 상기 커패시터 유전층(83) 상에 커패시터 상부 전극(85)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 커패시터 유전층(83)은 ALD 공정을 수행하여 형성될 수 있다. 상기 커패시터 유전층(83)은 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 루데늄 산화물, 또는 란탄 산화물 같은 금속 산화물, 또는 실리콘 산화물 및 실리콘 질화물 중 어느 하나를 포함할 수 있다. 상기 커패시터 상부 전극(85)은 ALD 공정을 수행하여 형성될 수 있다. 상기 커패시터 상부 전극(85)은 금속 또는 금속 화합물을 포함할 수 있다.
이후, 상기 방법은 상기 커패시터 상부 전극(85) 상에 상기 커패시터 구조체들(80)의 사이를 채우고 상기 커패시터 구조체들(80)을 덮는 커패시터 캡핑 절연층(38)을 형성하는 것을 포함할 수 있다. 상기 커패시터 캡핑 절연층(38)은 CVD 공정을 수행하여 형성될 수 있다. 상기 커패시터 캡핑 절연층(38)은 실리콘 산화물을 포함할 수 있다.
도 16 내지 25는 본 발명의 일 실시예에 의한 반도체 소자(100B)를 제조하는 방법을 설명하기 위하여 도 1의 I-I'을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
먼저, 도 3a 내지 도 4를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100B)를 제조하는 방법은 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역(12)을 형성하고, 상기 액티브 영역들(11)의 상부를 리세스하는 것을 포함할 수 있다.
도 16을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 리세스된 액티브 영역들(11) 상에 희생 패턴들(115)을 형성하는 것을 포함할 수 있다. 상기 희생 패턴들(115)은 실리콘-게르마늄(SiGe)을 포함할 수 있다.
도 17을 참조하면, 상기 방법은 상기 기판(10) 상에 상기 액티브 영역들(11)의 중간부들(A1) 상의 희생 패턴들(115)을 노출시키는 제3 마스크 패턴들(M3)을 형성하는 것을 포함할 수 있다. 상기 제3 마스크 패턴들(M3)은 상기 액티브 영역들(11)의 중간부들(A1)을 리세스하기 위한 마스크 패턴들일 수 있다. 상기 제3 마스크 패턴들(M3)은 실리콘 산화물을 포함할 수 있다.
상기 방법은 상기 기판(10) 상에 상기 제3 마스크 패턴들(M3)을 형성하기 전에 도 6a 내지 도 7b에 도시한 것과 같이, 상기 기판(10)에 게이트 구조체들(20)을 형성하는 것을 더 포함할 수 있다.
도 18을 참조하면, 상기 방법은 상기 제3 마스크 패턴들(M3)을 통해 노출된 상기 액티브 영역들(11)의 중심부들(A1) 상의 희생 패턴들(115)을 제거하고, 상기 액티브 영역들(11)의 중심부들(A1)을 리세스하여 리세스 영역(R)을 형성하는 것을 포함할 수 있다.
도 19를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 리세스 영역(R)을 확장하는 것을 포함할 수 있다. 예를 들어, 상기 리세스 영역(R) 내에 노출되는 상기 액티브 영역들(11)의 중심부들(A1)의 양 측에 위치하는 소자 분리 영역(12)을 식각하여 상기 리세스 영역(R)을 확장할 수 있다. 이때, 실리콘 산화물을 포함하는 상기 제3 마스크 패턴들(M3)도 함께 제거될 수 있다.
도 20을 참조하면, 상기 방법은 상기 확장된 리세스 영역(R)에 하부 비트 라인 콘택 플러그 층(40L)을 형성하는 것을 포함할 수 있다. 상기 하부 비트 라인 콘택 플러그 층(40L)은 폴리 실리콘을 포함할 수 있다. 상기 하부 비트 라인 콘택 플러그 층(40L)을 형성하는 것은 증착 공정을 수행하여 상기 기판(10) 상에 상기 리세스 영역(R)을 채우도록 상기 하부 비트 라인 콘택 플러그 층(40L)을 형성하고, 평탄화 공정을 수행하여 상기 액티브 영역들(11)의 양 단부들(A2) 상의 희생 패턴들(115)이 노출되도록 상기 기판(10) 상의 상기 하부 비트 라인 콘택 플러그 층(40l)을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 리세스 영역(R)의 내부를 채운 상기 하부 비트 라인 콘택 플러그 층(40L)의 상면과 상기 액티브 영역들(11)의 양 단부들(A2) 상의 희생 패턴들(115)의 상면은 실질적으로 공면을 이룰 수 있다(be-coplanar).
도 21을 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 상기 액티브 영역들(11)의 양 단부들(A2) 상의 희생 패턴들(115)을 제거하는 것을 포함할 수 있다.
도 22를 참조하면, 상기 방법은 상기 액티브 영역들(11)의 양 단부들(A2) 상에 액티브 버퍼 패턴들(15B)를 형성하는 것을 포함할 수 있다. 상기 액티브 버퍼 패턴들(15B)을 형성하는 것은 증착 공정을 수행하여 상기 기판(10) 상에 액티브 버퍼 층을 형성하고, 평탄화 공정을 수행하여 상기 하부 비트 라인 콘택 플러그 층(40l)의 상면이 노출되도록 상기 기판(10) 상의 상기 액티브 버퍼 층을 제거하는 것을 포함할 수 있다. 상기 액티브 버퍼 패턴들(15B)은 실리콘 산화물을 포함할 수 있다.
도 23을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 기판(10) 상에 상부 비트 라인 콘택 플러그 층(40U), 비트 라인 배리어 층(53a), 비트 라인 전극 층(54a) 및 비트 라인 캡핑 층(55a)을 형성하는 것을 포함할 수 있다. 상기 상부 비트 라인 콘택 플러그 층(40U)은 폴리실리콘을 포함할 수 있다. 상기 상부 비트 라인 상부 콘택 플러그 층(40U)과 상기 하부 비트 라인 콘택 플러그 층(40L) 사이의 계면(boundary)은 사라질 수 있다.
도 24를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비트 라인 캡핑 층(55a), 상기 비트 라인 전극 층(54a), 상기 비트 라인 배리어 층(53a), 상기 상부 비트 라인 콘택 플러그 층(40U), 및 하부 비트 라인 콘택 플러그 층(40L)을 식각하여 비트 라인 배리어 패턴(53), 비트 라인 전극 패턴(54), 및 비트 라인 캡핑 패턴(55)을 포함하는 비트 라인 구조체들(50) 및 비트 라인 콘택 플러그들(40)을 형성하는 것을 포함할 수 있다.
도 25를 참조하면, 상기 방법은 상기 비트 라인 구조체들(50) 및 상기 비트 라인 콘택 플러그들(40)을 감싸는 스페이서 층(34)을 형성하고, 상기 스페이서 층(34) 상에 층간 절연층(35)을 형성하고, 상기 층간 절연층(35) 및 상기 스페이서 층(34)을 관통하는 커패시터 콘택 홀들(CH)을 형성하고, 상기 커패시터 콘택 홀들(CH)을 채우는 커패시터 콘택 플러그들(60)을 형성하는 것을 포함할 수 있다.
도 2b를 참조하면, 상기 방법은 상기 커패시터 컨택 플러그들(60) 및 상기 스페이서 층(34) 상에 커패시터 구조체들(80)을 형성하는 것을 포함할 수 있다.
도 26 내지 29는 본 발명의 일 실시 예에 의한 반도체 소자(100C)를 제조하는 방법을 설명하기 위하여 도 1의 I-I'을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
우선, 도 3a 내지 도 4를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100C)를 제조하는 방법은 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역(12)을 형성하고, 상기 액티브 영역들(11)의 상부를 리세스하는 것을 포함할 수 있다.
다음, 도 16 내지 도 21을 참조하면, 상기 방법은 상기 리세스된 액티브 영역들(11) 상에 희생 패턴들(115)을 형성하고, 상기 기판(10) 상에 상기 액티브 영역들(11)의 중간부들(A1) 상의 희생 패턴들(115)을 노출시키는 제3 마스크 패턴들(M3)을 형성하고, 상기 제3 마스크 패턴들(M3)을 통해 노출된 상기 액티브 영역들(11)의 중간부들(A1) 상의 희생 패턴들(115)을 제거하고, 상기 액티브 영역들(11)의 중간부들(A1)을 식각하여 리세스 영역(R)을 형성하고, 에칭 공정을 수행하여 상기 리세스 영역(R)을 확장하고, 상기 리세스 영역(R)에 하부 비트 라인 콘택 플러그 층(40L)을 형성하고, 상기 액티브 영역들(11)의 양 단부들(A2) 상의 희생 패턴들(115)을 제거하는 것을 포함할 수 있다.
도 26을 참조하면, 상기 방법은 상기 액티브 영역들(11)의 양 단부들(A2) 상에 액티브 버퍼 패턴들(15C)를 형성하는 것을 포함할 수 있다. 상기 액티브 버퍼 패턴들(15C)은 각각 상기 액티브 영역들(11)의 양 단부들(A2) 상의 하부 액티브 버퍼 패턴들(15L) 및 상기 하부 액티브 버퍼 패턴들(15L)과 상기 하부 액티브 버퍼 패턴들(15L) 사이의 소자 분리 영역(12) 상의 상부 액티브 버퍼 패턴(15U)을 포함할 수 있다.
예를 들어, 상기 액티브 버퍼 패턴들(15C)을 형성하는 것은 증착 공정을 수행하여 상기 리세스된 액티브 영역들(11)의 양 단부들(A2) 및 상기 하부 비트 라인 콘택 플러그 층(40L) 상에 하부 액티브 버퍼 층을 형성하고, 에치-백 공정을 수행하여 상면이 상기 하부 비트 라인 콘택 플러그 층(40L)의 상면보다 낮은 레벨에 위치하는 하부 액티브 버퍼 패턴들(15L)을 형성하는 것을 포함할 수 있다. 이때, 인접한 두 개의 액티브 영역들(11)의 양 단부들(A2) 사이의 소자 분리 영역(12) 역시 식각될 수 있다. 그 결과, 인접한 하부 액티브 버퍼 패턴들(15L)의 상면들 및 상기 인접한 하부 액티브 버퍼 패턴들(15L) 사이의 소자 분리 영역(12)의 상면은 실질적으로 공면을 이룰 수 있다(be-coplanar).
또한, 증착 공정을 수행하여 상기 하부 액티브 버퍼 패턴들(15L), 상기 하부 액티브 버퍼 패턴들(15L) 사이의 소자 분리 영역(12) 및 상기 하부 비트 라인 콘택 플러그 층(40L) 상에 상부 액티브 버퍼 층을 형성하고, 평탄화 공정을 수행하여 상기 하부 비트 라인 콘택 플러그 층(40L)의 표면이 노출될 때까지 상기 기판(10) 상의 상기 상부 액티브 버퍼 층을 제거하여 상부 액티브 버퍼 패턴들(15U)을 형성하는 것을 포함할 수 있다. 그 결과, 상기 상부 액티브 버퍼 패턴들(15U)의 상면들 및 상기 하부 비트 라인 콘택 플러그 층(40L)의 상면은 공면을 이룰 수 있다(be-coplanar). 상기 하부 액티브 버퍼 패턴들(15L)은 실리콘 산화물을 포함할 수 있다. 상기 상부 액티브 버퍼 패턴들(15U)은 실리콘 질화물을 포함할 수 있다.
도 27을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 기판(10) 상에 상부 비트 라인 콘택 플러그 층(40U), 비트 라인 배리어 층(53a), 비트 라인 전극 층(54a) 및 비트 라인 캡핑 층(55a)을 형성하는 것을 포함할 수 있다.
도 28을 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비트 라인 캡핑 층(55a), 상기 비트 라인 전극 층(54a), 상기 비트 라인 배리어 층(53a), 상기 상부 비트 라인 콘택 플러그 층(40U), 및 하부 비트 라인 콘택 플러그 층(40L)을 식각하여 비트 라인 배리어 패턴(53), 비트 라인 전극 패턴(54), 및 비트 라인 캡핑 패턴(55)을 포함하는 비트 라인 구조체(50)들 및 비트 라인 콘택 플러그(40)를 형성하는 것을 포함할 수 있다.
도 29를 참조하면, 상기 방법은 상기 비트 라인 구조체들(50) 및 상기 비트 라인 콘택 플러그들(40)을 감싸는 스페이서 층(34)을 형성하고, 상기 스페이서 층(34) 상에 층간 절연층(35)을 형성하고, 상기 층간 절연층(35) 및 상기 스페이서 층(34)을 식각하여 커패시터 콘택 홀들(CH)을 형성하고, 상기 커패시터 콘택 홀들(CH)을 채우는 커패시터 콘택 플러그들(60)을 형성하는 것을 포함할 수 있다.
도 2c를 참조하면, 상기 방법은 상기 커패시터 컨택 플러그들(60) 및 상기 스페이서 층(34) 상에 커패시터 구조체들(80)을 형성하는 것을 포함할 수 있다.
도 30 내지 40은 본 발명의 일 실시예에 의한 반도체 소자(100D)를 제조하는 방법을 설명하기 위하여 도 1의 I-I'을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 30을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100D)를 제조하는 방법은 기판(10) 상에 희생층(115a)을 형성하는 것을 포함할 수 있다. 상기 희생층(115a)은 실리콘-게르마늄(SiGe)을 포함할 수 있다.
도 31을 참조하면, 상기 방법은 상기 희생층(115a)을 관통하여 상기 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역(12)을 형성하는 것을 포함할 수 있다. 이로 인하여 상기 액티브 영역들(11) 상의 희생 패턴들(115)이 형성될 수 있다.
도 32를 참조하면, 상기 방법은 상기 소자 분리 영역(12) 및 상기 희생 패턴들(115) 상에 상기 액티브 영역들(11)의 양 단부들(A2) 상의 상기 희생 패턴들(115)을 노출시키는 제4 마스크 패턴들(M4)을 형성하는 것을 포함할 수 있다. 상기 제4 마스크 패턴들(M4)은 상기 액티브 영역들(11)의 양 단부들(A2) 및 양 단부들(A2) 사이의 소자 분리 영역(12)을 리세스하기 위한 마스크 패턴들일 수 있다. 예를 들어, 상기 제4 마스크 패턴들(M4)은 상기 액티브 영역들(11)의 중심부들(A1) 및 상기 중심부들(A1) 양 측의 소자 분리 영역(12)은 덮고, 상기 액티브 영역들(11)의 양 단부들(A2) 및 상기 양 단부들(A2) 사이의 소자 분리 영역(12)은 노출시킬 수 있다. 상기 제4 마스크 패턴들(M4)은 실리콘 산화물을 포함할 수 있다.
도 33을 참조하면, 상기 방법은 상기 노출된 상기 액티브 영역들(11)의 양 단부들(A2) 상의 희생 패턴들(115)을 제거하고, 상기 액티브 영역들(11)의 양 단부들(A2) 사이의 소자 분리 영역(12)을 리세스하는 것을 포함할 수 있다. 이 때 상기 제4 마스크 패턴들(M4)이 함께 제거될 수 있다. 이에 따라, 상기 액티브 영역들(11)의 중심부들(A1) 상의 희생 패턴들(115)의 상면 및 상기 액티브 영역들(11)의 중심부들(A1) 양 측의 소자 분리 영역(12)의 상면이 노출될 수 있다. 상기 리세스된 액티브 영역들(11)의 양 단부들(A2)의 상면과 상기 액티브 영역들(11)의 양 단부들(A2) 사이의 소자 분리 영역(12)의 상면은 실질적으로 공면을 이룰 수 있다(be-coplanar).
도 34를 참조하면, 상기 방법은 상기 액티브 영역들(11)의 양 단부들(A2) 및 상기 액티브 영역들(11)의 양 단부들(A2) 사이의 소자 분리 영역(12) 상에 액티브 버퍼 패턴들(15D)을 형성하는 것을 포함할 수 있다. 상기 액티브 버퍼 패턴들(15D)의 상면은 상기 액티브 영역들(11)의 중심부들(A1) 상의 상기 희생 패턴들(115)의 상면 및 상기 액티브 영역들(11)의 중심부들(A1)의 양 측에 위치하는 소자 분리 영역(12)의 상면과 공면을 이룰 수 있다. 상기 액티브 버퍼 패턴들(15D)은 실리콘 질화물을 포함할 수 있다.
도 35를 참조하면, 상기 방법은 상기 노출된 액티브 영역들(11)의 중심부들(A1) 상의 희생 패턴들(115)을 제거하고, 상기 액티브 영역들(11)의 중심부들(A1)을 식각하여 리세스 영역(R)을 형성하는 것을 포함할 수 있다.
도 36을 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 리세스 영역(R)을 확장하는 것을 포함할 수 있다. 예를 들어, 상기 리세스 영역(R) 내로 노출된 상기 액티브 영역들(11)의 중간부들(A1)의 양 측에 위치하는 소자 분리 영역(12)을 식각하여 상기 리세스 영역(R)의 폭을 확장할 수 있다. 이때, 상기 액티브 버퍼 패턴들(15D)에 의해 상기 액티브 영역들(11)의 양 단부들(A2) 사이의 소자 분리 영역(12)은 보호될 수 있다.
도 37을 참조하면, 상기 방법은 상기 리세스 영역(R)에 하부 비트 라인 콘택 플러그 층(40L)을 형성하는 것을 포함할 수 있다.
도 38을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 하부 비트 라인 플러그 층(40L) 및 상기 액티브 버퍼 패턴들(15D) 상에 상부 비트 라인 콘택 플러그 층(40U), 비트 라인 배리어 층(53a), 비트 라인 전극 층(54a) 및 비트 라인 캡핑 층(55a)을 형성하는 것을 포함할 수 있다.
도 39를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비트 라인 캡핑 층(55a), 상기 비트 라인 전극 층(54a), 상기 비트 라인 배리어 층(53a), 상기 상부 비트 라인 콘택 플러그 층(40U), 및 하부 비트 라인 콘택 플러그 층(40L)을 식각하여 비트 라인 배리어 패턴(53), 비트 라인 전극 패턴(54), 및 비트 라인 캡핑 패턴(55)을 포함하는 비트 라인 구조체들(50) 및 비트 라인 콘택 플러그들(40)을 형성하는 것을 포함할 수 있다.
도 40을 참조하면, 상기 방법은 상기 비트 라인 구조체들(50) 및 상기 비트 라인 콘택 플러그들(40)을 감싸는 스페이서 층(34)을 형성하고, 상기 스페이서 층(34) 상에 층간 절연층(35)을 형성하고, 상기 층간 절연층(35) 및 상기 스페이서 층(34)을 식각하여 커패시터 콘택 홀들(CH)을 형성하고, 상기 커패시터 콘택 홀들(CH)을 채우는 커패시터 콘택 플러그들(60)을 형성하는 것을 포함할 수 있다.
도 2d를 참조하면, 상기 방법은 상기 커패시터 컨택 플러그들(60) 및 상기 스페이서 층(34) 상에 커패시터 구조체들(80)을 형성하는 것을 포함할 수 있다.
도 41 내지 53은 본 발명의 일 실시예에 의한 반도체 소자(100E)를 제조하는 방법을 설명하기 위하여 도 1의 I-I'을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
우선, 도 3a 내지 도 4 및 도 16을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100E)를 제조하는 방법은 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역(12)을 형성하고, 상기 액티브 영역들(11)의 상부를 리세스하고, 상기 리세스된 액티브 영역들(11) 상에 희생 패턴들(115)을 형성하는 것을 포함할 수 있다.
다른 실시 예로, 도 30 및 도 31을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100E)를 제조하는 방법은 기판(10) 상에 희생층(115a)을 형성하고, 상기 희생층(115a)을 관통하여 상기 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역(12) 및 상기 액티브 영역들(11) 상의 희생 패턴들(115)을 형성하는 것을 포함할 수도 있다.
도 41을 참조하면, 상기 방법은 상기 액티브 영역들(11)의 중심부들(A1)은 덮고, 양 단부들(A2)은 부분적으로 노출시키는 제5 마스크 패턴들(M5)을 형성하는 것을 포함할 수 있다. 상기 제5 마스크 패턴들(M5)은 실리콘 산화물을 포함할 수 있다.
도 42를 참조하면, 상기 방법은 상기 제5 마스크 패턴들(M5)을 식각 마스크로 에칭 공정을 수행하여 상기 액티브 영역들(11)의 양 단부들(A2) 사이의 소자 분리 영역(12)을 리세스하는 것을 포함할 수 있다. 이때, 상기 제5 마스크 패턴들(M5)도 함께 식각되어 두께가 낮아질 수도 있다. 이때, 상기 리세스된 상기 액티브 영역들(11)의 양 단부들(A2) 사이의 소자 분리 영역(12)의 상면은 상기 리세스된 상기 액티브 영역들(11)의 상면보다 낮은 레벨에 위치할 수 있다.
도 43을 참조하면, 상기 방법은 상기 리세스된 소자 분리 영역(12) 상에 소자 분리 버퍼 패턴들(16)을 형성하는 것을 포함할 수 있다. 상기 소자 분리 버퍼 패턴들(16)의 상면들은 상기 희생 패턴들(115)의 상면들과 실질적으로 공면을 이룰 수 있다(be-coplanar). 상기 소자 분리 버퍼 패턴들(16)은 실리콘 질화물을 포함할 수 있다.
도 44를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 액티브 영역들(11)의 양 단부들(A2) 상의 희생 패턴들(115)을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 액티브 영역들(11)의 중심부들(A1)의 양 측에 위치하는 소자 분리 영역(12)의 상단부 측면이 노출될 수 있다.
도 45를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 제5 마스크 패턴들(M5)을 제거하는 것을 포함할 수 있다. 이때, 상기 희생 패턴들(115)을 제거함에 따라 노출된 상기 액티브 영역들(11)의 중심부들(A1)의 양 측에 위치하는 소자 분리 영역(12)의 상단부 측면의 일부가 상기 중심부들(A1) 방향으로 식각될 수 있다. 그 결과, 상기 액티브 영역들(11)의 중심부들(A1)의 양 측에 위치한 소자 분리 영역(12)의 상단부는 제1 레벨의 제1 상면(12h) 및 상기 제1 레벨보다 낮은 제2 레벨의 제2 상면(12l)을 포함하는 계단 모양을 가질 수 있다. 상기 액티브 영역들(11)의 중심부들(A1)의 양 측에 위치한 소자 분리 영역(12)의 상기 제1 상면(12h) 및 제2 상면(12l)은 각각 상기 액티브 영역들(11)의 중심부들(A1)의 상면들 및 상기 액티브 영역의 양 단부들(A2)의 상면들과 공면을 이룰 수 있다.
도 46을 참조하면, 상기 방법은 상기 액티브 영역들(11)의 양 단부들(A2) 및 상기 액티브 영역들(11)의 중심부들(A1)의 양 측에 위치한 소자 분리 영역(12)의 제2 상면(12l) 상에 상부 콘택 패드들(17U)을 형성하는 것을 포함할 수 있다. 상기 상부 콘택 패드들(17U)은 후술될 커패시터 콘택 플러그들(60)과 접촉될 수 있다. 상기 상부 콘택 패드들(17U)의 폭은 상기 액티브 영역들(11)의 양 단부들(A2)의 폭 보다 클 수 있다. 이에 따라, 상기 상부 콘택 패드들(17U)은 상기 액티브 영역들(11)의 중심부들(A1)을 향하여 돌출될 수 있다. 상기 상부 콘택 패드들(17U)의 두께는 상기 액티브 영역들(11)의 중심부들(A1) 상의 상기 희생 패턴들(115)의 두께보다 낮을 수 있다. 이에 따라, 상기 상부 콘택 패드들(17U)의 상면은 상기 희생 패턴들(115)의 상면 및 상기 소자 분리 버퍼 패턴들(16)의 상면들보다 낮은 레벨에 위치할 수 있다. 상기 상부 콘택 패드들(17U)은 폴리 실리콘을 포함할 수 있다.
도 47을 참조하면, 상기 방법은 상기 상부 콘택 패드들(17U) 상에 액티브 버퍼 패턴들(15E)을 형성하는 것을 포함할 수 있다. 상기 액티브 버퍼 패턴들(15E)의 상면은 상기 희생 패턴들(115)의 상면들 및 상기 소자 분리 버퍼 패턴들(16)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 액티브 버퍼 패턴들(15E)은 실리콘 질화물을 포함할 수 있다. 그 결과, 상기 액티브 버퍼 패턴들(15E)과 상기 소자 분리 버퍼 패턴들(16) 사이의 계면(점선 부분)은 사라질 수 있다.
도 48을 참조하면, 상기 방법은 상기 액티브 영역들(11)의 중심부들(A1) 상의 희생 패턴들(115)을 제거하고, 상기 액티브 영역들(11)의 중심부들(A1)을 식각하여 리세스 영역(R)을 형성하는 것을 포함할 수 있다.
도 49를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 리세스 영역(R)을 확장하는 것을 포함할 수 있다. 예를 들어, 상기 리세스된 상기 액티브 영역들(11)의 중간부들(A1)의 양 측에 위치하는 소자 분리 영역(12)을 식각하여 상기 리세스 영역(R)의 폭을 확장할 수 있다. 이때, 상기 액티브 버퍼 패턴들(15E) 및 소자 분리 버퍼 패턴들(16)에 의해 상기 액티브 영역들(11)의 양 단부들(A2) 사이의 소자 분리 영역(12)은 보호될 수 있다. 이때, 상기 액티브 버퍼 패턴들(15E) 및 상기 상부 콘택 패드들(17U)은 상기 리세스 영역(R) 내부로 돌출될 수 있다. 그 결과, 상기 리세스 영역(R)의 상부 폭(W4)은 상기 리세스 영역(R)의 하부 폭(W3) 보다 작을 수 있다.
도 50을 참조하면, 상기 방법은 상기 리세스 영역(R)에 하부 비트 라인 콘택 플러그 층(40L)을 형성하는 것을 포함할 수 있다. 도 49에 도시한 바와 같이, 상기 리세스 영역(R)의 상부 폭(W4)이 하부 폭(W3) 보다 작으므로, 상기 하부 비트 라인 콘택 플러그 층(40L)의 상부 폭 역시 하부 폭 보다 작을 수 있다. 상기 하부 비트 라인 콘택 플러그 층(40L)은 폴리 실리콘을 포함할 수 있다. 이에 따라, 상기 상부 콘택 패드들(17U) 중 상기 리세스 영역(R) 내부로 돌출된 부분과 상기 하부 비트 라인 콘택 플러그 층(40L) 사이의 계면(점선 부분)은 사라질 수 있다.
도 51을 참조하면, 상기 방법은 방법은 증착 공정을 수행하여 상기 하부 비트 라인 플러그 층(40L), 상기 액티브 버퍼 패턴들(15E) 및 상기 소자 분리 버퍼 패턴들(16) 상에 상부 비트 라인 콘택 플러그 층(40U), 비트 라인 배리어 층(53a), 비트 라인 전극 층(54a) 및 비트 라인 캡핑 층(55a)을 형성하는 것을 포함할 수 있다.
도 52를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 비트 라인 캡핑 층(55a), 상기 비트 라인 전극 층(54a), 상기 비트 라인 배리어 층(53a), 상기 상부 비트 라인 콘택 플러그 층(40U), 및 하부 비트 라인 콘택 플러그 층(40L)을 식각하여 비트 라인 배리어 패턴(53), 비트 라인 전극 패턴(54), 및 비트 라인 캡핑 패턴(55)을 포함하는 비트 라인 구조체들(50) 및 비트 라인 콘택 플러그들(40)을 형성하는 것을 포함할 수 있다. 이때, 상기 액티브 버퍼 패턴들(15E)이 리세스 영역(R) 내부로 돌출됨에 따라, 상기 하부 비트 라인 콘택 플러그 층(40L) 중 일부는 상기 리세스 영역(R) 내에 남을 수 있다. 예를 들어, 상기 하부 비트 라인 콘택 플러그 층(40L) 중 일부는 상기 리세스 영역(R) 내의 상기 액티브 영역들(11)의 양 단부들(A2)의 측벽 상에 남을 수 있다. 상기 리세스 영역(R) 내의 상기 액티브 영역들(11)의 양 단부들(A2)의 측벽 상에 남은 하부 비트 라인 콘택 플러그 층(40L)의 일부는 상기 상부 콘택 패드들(17U)과 물질적으로 연속되는 측부 콘택 패드들(17S)이 될 수 있다. 이와 같이, 물질적으로 연속되는 상부 콘택 패드(17U)와 측부 콘택 패드(17S)가 하나의 콘택 패드(17)로 사용될 수 있다. 그 결과, 콘택 패드들(17)이 상기 액티브 영역들(11)의 양 단부(A2)의 상면으로부터 측벽까지 연장되어 면적이 증가한 것과 같은 효과를 얻을 수 있다.
도 53을 참조하면, 상기 방법은 상기 방법은 상기 비트 라인 구조체들(50) 및 상기 비트 라인 콘택 플러그들(40)을 감싸는 스페이서 층(34)을 형성하고, 상기 스페이서 층(34) 상에 층간 절연층(35)을 형성하고, 상기 층간 절연층(35) 및 상기 스페이서 층(34)을 식각하여 커패시터 콘택 홀들(CH)을 형성하고, 상기 커패시터 콘택 홀들(CH)을 채우는 커패시터 콘택 플러그들(60)을 형성하는 것을 포함할 수 있다. 이때, 전술한 바와 같이, 콘택 패드들(17)의 면적이 증가함에 따라 상기 커패시터 콘택 플러그들(60)의 접촉 면적이 늘어나게 되어 신뢰성을 높일 수 있다.
도 2e를 참조하면, 상기 방법은 상기 커패시터 컨택 플러그들(60) 및 상기 스페이서 층(34) 상에 커패시터 구조체들(80)을 형성하는 것을 포함할 수 있다.
도 54는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들(100A-100E) 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 54를 참조하면, 본 발명의 일 실시예에 의한 메모리 모듈(2100)은 모듈 기판(2110), 상기 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120), 및 상기 모듈 기판(2110)의 한 변 상에 배열된 다수 개의 터미널들(2130)을 포함할 수 있다. 상기 모듈 기판(2110)은 PCB를 포함할 수 있다. 상기 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들(100A-100E) 중 하나를 포함할 수 있다. 상기 다수 개의 터미널들(2130)은 구리 같은 금속을 포함할 수 있다. 상기 각 터미널들은 상기 각 반도체 소자들(2120)과 전기적으로 연결될 수 있다. 상기 메모리 모듈(2100)은 누설 전류가 적고, 및 캐리어 이동도가 우수한 메모리 소자들(2120)를 포함하므로 퍼포먼스가 개선된다.
도 55는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 55를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들(100A-100E) 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 56은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 56을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP(application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A-100E) 중 적어도 하나를 포함할 수 있다.
도 57을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A-100E) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100A - 100E: 반도체 소자
10: 기판 11: 액티브 영역
12: 소자 분리 영역 15A-15E: 액티브 버퍼 패턴
15U: 상부 액티브 버퍼 패턴 15L: 하부 액티브 버퍼 패턴
16: 소자 분리 버퍼 패턴 17: 콘택 패드
17U: 상부 콘택 패드 17S: 측부 콘택 패드
20: 게이트 구조체 21: 게이트 트렌치
22: 게이트 절연층 23: 게이트 배리어 패턴
24: 게이트 전극 패턴 25: 게이트 캡핑 절연 패턴
34: 스페이서 층 35: 층간 절연층
36: 식각 정지층 38: 커패시터 캡핑 절연층
40: 비트 라인 콘택 플러그 50: 비트 라인 구조체
53: 비트 라인 배리어 패턴 54: 비트 라인 전극 패턴
55: 비트 라인 캡핑 패턴 60: 커패시터 콘택 플러그
80: 커패시터 구조체 81: 커패시터 하부 전극
83: 커패시터 유전층 85: 커패시터 상부 전극
M1 - M5: 제1 내지 제5 마스크 패턴
A1: 액티브 영역의 중심부 A2: 액티브 영역의 양 단부
R: 리세스 영역

Claims (10)

  1. 기판 내에 제1, 제2, 및 제3 액티브 영역들을 정의하는 제1 및 제2 소자 분리 영역, 상기 제1 액티브 영역은 상기 제2 및 제3 액티브 영역들 사이에 위치하고, 상기 제1 소자 분리 영역은 상기 제1 및 제2 액티브 영역들 사이에 위치하고, 및 상기 제2 소자 분리 영역은 상기 제1 및 제3 액티브 영역들 사이에 위치하고;
    상기 제1 액티브 영역의 상면 및 상기 제1 및 제2 소자 분리 영역의 상면들을 노출하는 리세스 영역; 및
    상기 제2 및 제3 액티브 영역들 상의 액티브 버퍼 패턴들을 포함하고,
    상기 제2 및 제3 액티브 영역들의 상부 측벽들은 상기 리세스 영역 내에 노출되는 반도체 소자.
  2. 제1항에 있어서,
    제3 소자 분리 영역 및 제4 소자 분리 영역을 더 포함하고,
    상기 제2 액티브 영역은 상기 제1 및 제3 소자 분리 영역들 사이에 위치하고, 상기 제3 액티브 영역은 상기 제2 및 제4 소자 분리 영역들 사이에 위치하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제2 액티브 영역의 상면은 상기 제1 소자 분리 영역의 상면보다 높고, 상기 제3 소자 분리 영역의 상면보다 낮고, 및
    상기 제3 액티브 영역의 상면은 상기 제2 소자 분리 영역의 상면보다 높고, 상기 제4 소자 분리 영역의 상면보다 낮은 반도체 소자.
  4. 제2항에 있어서,
    상기 액티브 버퍼 패턴들은,
    상기 제2 및 제3 액티브 영역들 상의 하부 액티브 버퍼 패턴들; 및
    상기 제2 액티브 영역 상의 하부 액티브 버퍼 패턴과 상기 제3 소자 분리 영역 및 상기 제3 액티브 영역 상의 하부 액티브 버퍼 패턴과 상기 제4 소자 분리 영역 상에 각각 형성된 상부 액티브 버퍼 패턴들을 포함하는 반도체 소자.
  5. 제2항에 있어서,
    상기 제2 액티브 영역의 상면은 상기 제1 소자 분리 영역의 상면보다 높고, 상기 제3 소자 분리 영역의 상면과 공면을 이루고, 및
    상기 제3 액티브 영역의 상면은 상기 제2 소자 분리 영역의 상면보다 높고, 상기 제4 소자 분리 영역의 상면과 공면을 이루는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 및 제3 액티브 영역들 상의 상기 액티브 버퍼 패턴들은 각각 상기 제3 및 제4 소자 분리 영역 상으로 연장되는 반도체 소자.
  7. 제2항에 있어서,
    상기 제2 액티브 영역의 상면은 상기 제1 및 제3 소자 분리 영역들의 상면들보다 높고, 및
    상기 제3 액티브 영역의 상면은 상기 제2 및 제4 소자 분리 영역들의 상면들보다 높은 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 및 제3 액티브 영역들과 상기 액티브 버퍼 패턴들 사이의 콘택 패드들; 및
    상기 제3 및 제4 소자 분리 영역들 상의 소자 분리 버퍼 패턴들을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 콘택 패드들은 상기 제2 및 제3 액티브 영역들의 상면 상의 상부 콘택 패드들 및 상기 리세스 영역 내로 노출되는 상기 제2 및 제3 액티브 영역들의 상부 측벽 상의 측부 콘택 패드들을 포함하는 반도체 소자.
  10. 기판 내에 제1 내지 제5 액티브 영역들을 정의하는 제1 내지 제4 소자 분리 영역, 상기 제1 액티브 영역은 상기 제2 및 제3 액티브 영역들 사이에 위치하고, 상기 제2 액티브 영역은 상기 제1 및 제4 액티브 영역들 사이에 위치하고, 상기 제3 액티브 영역은 상기 제1 및 제5 액티브 영역들 사이에 위치하고, 상기 제1 소자 분리 영역은 상기 제1 및 제2 액티브 영역들 사이에 위치하고, 상기 제2 소자 분리 영역은 상기 제1 및 제3 액티브 영역들 사이에 위치하고, 상기 제3 소자 분리 영역은 상기 제2 및 제4 액티브 영역들 사이에 위치하고, 및 상기 제4 소자 분리 영역은 상기 제3 및 제5 액티브 영역들 사이에 위치하고;
    상기 제1 액티브 영역의 상면 및 상기 제1 및 제2 소자 분리 영역의 상면들을 노출하는 리세스 영역; 및
    상기 제2 내지 제5 액티브 영역들 상의 액티브 버퍼 패턴들을 포함하고,
    상기 제2 및 제3 액티브 영역들의 상부 측벽들은 상기 리세스 영역 내에 노출되는 반도체 소자.
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