JP2011086942A - バルクＦｉｎＦＥＴを形成するＳＴＩ領域中のボイド - Google Patents

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Abstract

【課題】バルクＦｉｎＦＥＴを形成するＳＴＩ領域中のボイドを提供すること。
【解決手段】本発明の実施形態にかかる集積回路構造の一態様は、基板２０と、基板２０上にあり、１つがボイド３８を含む２個の絶縁領域４０と、２個の絶縁領域４０の間にあり、且つ、隣接する第１半導体ストリップ４２と、を備えている。第１半導体ストリップ４２は、２個の絶縁領域４０の上表面上にフィン６０を形成する頂部を有することを特徴としている。
【選択図】図９

Description

本発明は、集積回路に関するものであって、特に、シャロートレンチアイソレーション（ＳＴＩ）領域と半導体フィンの構造、及び、製造方法に関するものである。
集積回路のスケールダウンと集積回路の速度に対する厳しい要求の増加に伴い、トランジスタには、一層の小型化と共に、更に高い駆動電流を有することが要求されている。よって、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）が発展した。図１は公知のＦｉｎＦＥＴの断面図で、この断面図は、フィンを通過し、ソースとドレイン領域を通過しない。フィン１００は、基板１０２上に延伸する垂直のシリコンフィンとして形成され、且つ、ソースとドレイン領域（図示しない）とそれらの間のチャネル領域を形成するのに用いられる。シャロートレンチアイソレーション（sallow trench isolation：ＳＴＩ）領域１２０が形成されて、フィン１００を規定する。ゲート１０８がフィン１００上に形成される。ゲート誘電体１０６が形成されて、ゲート１０８からフィン１００を分離する。
寄生容量（キャパシタ１１０で示される）が、ゲート１０８と半導体ストリップ１２２間に生成され、ＳＴＩ領域１２０が寄生容量１１０の絶縁体として作用することが理解できる。寄生容量は、各集積回路に対し、好ましくない影響を与えるので、寄生容量を減少させる必要がある。
本発明は、シャロートレンチアイソレーション（ＳＴＩ）領域と半導体フィンの構造、及び、製造方法を提供し、上述の問題を解決することを目的とする。
本発明の実施形態によると、集積回路構造は、基板と、基板上にあり、１つがボイドを含む２個の絶縁領域と、２個の絶縁領域間にあり、且つ、隣接する第１半導体ストリップと、を含む。第１半導体ストリップは、２個の絶縁領域の上表面上にフィンを形成する頂部を有する。
別の実施形態も開示される。
ＳＴＩ領域全体の有効ｋ値が減少し、寄生容量のキャパシタンスが減少し、これにより、得られた集積回路のパフォーマンスが改善される。
公知のＦｉｎＦＥＴの断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。 本発明の実施形態によるＦｉｎＦＥＴの製造の中間段階を示す断面図である。
シャロートレンチアイソレーション（ＳＴＩ）領域とフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の新規な形成方法が提供される。実施形態の製造の中間段階が説明され、実施形態の変化が討論される。様々な図面と実施形態の説明において、類似の符号は類似の素子を示す。
図２を参照すると、半導体基板２０が提供される。実施形態中、半導体基板２０はシリコンを含む。半導体基板２０は、他の常用の材料、例えば、カーボン、ゲルマニウム、ガリウム、砒素、窒素、インジウム、及び／又は、リン等を含んでもよい。半導体基板２０は、バルク基板、或いは、半導体−オン−インシュレータ（ＳＯＩ）基板である。
パッド層２２とマスク層２４が半導体基板２０上に形成される。パッド層２２は、例えば、熱酸化プロセスを用いて、酸化ケイ素から形成される薄膜であり得る。パッド層２２は、半導体基板２０とマスク層２４間の接着層となることができる。パッド層２２は、マスク層２４をエッチングするためのエッチ停止層になることもできる。実施形態中、マスク層２４は、窒化ケイ素からなり、例えば、低圧化学蒸着（low-pressure chemical vapor deposition：ＬＰＣＶＤ）を用いて形成する。別の実施形態中、マスク層２４は、シリコンの熱窒化、プラズマ化学気相成長法（plasma-enhanced chemical vapor deposition：ＰＥＣＶＤ）、或いは、プラズマ陽極窒化（plasma anodic nitridation）により形成される。後続のフォトリソグラフィプロセスで、マスク層２４はハードマスクとなる。フォトレジスト２６はマスク層２４上に形成され、その後、パターン化され、開口２８をフォトレジスト２６中に形成する。
図３を参照すると、マスク層２４とパッド層２２が、開口２８を通過してエッチングされ、下の半導体基板２０を露出する。露出した半導体基板２０は、その後、エッチングされ、トレンチ３２を形成する。トレンチ３２間の半導体基板２０の部分は、半導体ストリップ４２を形成する。トレンチ３２は互いに平行なストリップで（上視図中）、互いに近接して設置されることができる。例えば、トレンチ３２間のスペースＳは、約３０ｎｍより小さい。その後、フォトレジスト２６が除去される。次に、半導体基板２０の自然酸化物を除去するために、洗浄が実行されてもよい。洗浄は、希釈されたフッ化水素酸（hydrofluoric acid）を用いて実行される。
トレンチ３２の深さＤは、約２１００Å〜２５００Åで、幅Ｗは約３００Å〜１５００Åであり得る。実施形態中、トレンチ３２のアスペクト比（Ｄ／Ｗ）は約７．０より大きい。別の実施形態では、アスペクト比は、更に約８より大きくてもよく、約７．０より小さくても、或いは、７．０〜８．０でもよい。しかし、当業者なら分かるように、明細書中の寸法と数値は、単なる例に過ぎず、異なる大きさの集積回路に適合させるために、寸法と数値は変化させることができる。
その後、図４で示されるように、酸化物ライナー３４が、トレンチ３２中に形成される。実施形態中、酸化物ライナー３４は、厚さ約２０Å〜５００Åの熱酸化物であってもよい。別の実施形態で、酸化物ライナー３４は、その場スチーム生成（in-situ steam generation：ＩＳＳＧ）により形成されてもよい。更に別の実施形態で、酸化物ライナー３４は、共形酸化層を形成することができる蒸着技術、例えば、選択化学蒸着法(Selective Area Chemical Vapor Deposition：ＳＡＣＶＤ）等により形成されてもよい。酸化物ライナー３４の形成により、トレンチ３２の角が丸くなり、電界を減少させ、得られた集積回路のパフォーマンスを改善する。
図５Ａ、５Ｂ、及び、５Ｃを参照すると、トレンチ３２は誘電体材料３６により充填される。誘電体材料３６は酸化ケイ素を含み、よって、酸化物３６と称されるが、他の誘電体材料、ＳｉＮ、ＳｉＣ、或いは、類似物を使用することもできる。実施形態中、酸化物３６は、高アスペクト比プロセス（high aspect-ratio process：ＨＡＲＰ）により形成される。このプロセスガスは、オルト珪酸テトラエチル（tetraethylorthosilicate、ＴＥＯＳ）とオゾンＯ３（ozone）を含むことができる。トレンチ３２中の酸化物３６と酸化物ライナー３４は、以下で、ＳＴＩ領域４０と称する。簡単にするため、酸化物ライナー３４は、図５Ｂ、図５Ｃ、及び、後続の図中で、図示されない。
ボイド３８が酸化物３６中に形成されてもよい。実施形態中、ボイド３８は、酸化物３６中にボイドを形成するのを助けるＨＡＲＰ等の適当な方法を選択し、適当な工程条件を採用することにより形成されてもよい。半導体ストリップ４２が用いられて、単一ＦｉｎＦＥＴ（図８Ａと９を参照）を形成し、半導体ストリップ４２は、複数のＦｉｎＦＥＴを形成するのに用いられてもよい。従って、半導体ストリップ４２間のＳＴＩ領域４０はイントラ装置（intra-device）ＳＴＩ領域と称される。反対に、ＦｉｎＦＥＴ間のＳＴＩ領域４０'（図５Ｂと９）はインター装置（ｉｎｔｅｒ−ｄｅｖｉｃｅ）ＳＴＩ領域と称される。実施形態中、イントラ装置ＳＴＩ領域４０はボイド３８を有し、インター装置ＳＴＩ領域４０'はボイドを有さない。ボイドは、大きいアスペクト比を有するトレンチ中に生成される可能性が高い。この他、インター装置ＳＴＩ領域４０'は、イントラ装置ＳＴＩ領域４０のアスペクト比よりも小さいアスペクト比を有してもよい。よって、イントラ装置ＳＴＩ領域４０中のボイド３８の形成（インター装置ＳＴＩ領域４０'中に形成するのではない）は、酸化物３６を形成する適当な方法を選択し、イントラ装置ＳＴＩ領域４０とインター装置ＳＴＩ領域４０'の適当なアスペクト比を選択することにより達成されることができる。
また、ＦｉｎＦＥＴ装置の形成後（図８Ａ〜９を参照）、ボイド３８は、構造内に残る。よって、ボイド３８の好ましい位置は、後続の陥凹ステップ（図７Ａと７Ｂ）で、除去されるＳＴＩ領域の数量により影響される。実施形態中、ボイド３８の頂端は、約２５ｎｍより大きい距離Ｄ'（図５Ａ）により、フィン４２頂面から垂直に隔てられる。例えば、酸化物３６の形成中の工程条件、例えば、蒸着速度、プロセスガスの流速、基板２０の温度等を調整することにより、距離Ｄ'が形成される。実施形態中、ＳＴＩ領域４０は、ＴＥＯＳとオゾンをプロセスガスとし、約５００Ｔｏｒｒより大きいサブ大気圧下で形成される。チャンバを形成するプロセスガスの圧力は、約５００Ｔｏｒｒ〜７６０Ｔｏｒｒである。ＴＥＯＳの流速は約１０ｓｃｃｍより大きく、オゾンの流速は約１０ｓｃｃｍより大きい。高ゲート流速と高ガス圧は、ボイドの形成を促進する。
別の実施形態中、図５Ｃで示されるように、ボイド３８が形成されない。しかし、トレンチ３２の反対側壁上で成長する酸化物３６の部分が互いに結合して、トレンチ３２の中央で、シーム（ｓｅａｍ）４３を形成する。高密度のダングリングボンド（dangling bond）により、シーム４３は、酸化物３６の弱い部分である。
その後、化学機械研磨が実行され、マスク層２４とパッド層２２が除去される。得られた構造は図６で示される。マスク層２４が窒化ケイ素で形成される場合、熱Ｈ３ＰＯ４を用いて、ウェットエッチングにより除去され、パッド層２２が酸化ケイ素で形成される場合、希釈されたＨＦ酸により除去されることができる。
次に、図６で示される構造が用いられて、フィンを形成し、更に、ＦｉｎＦＥＴを形成する。図７Ａと７Ｂで示されるように、ＳＴＩ領域４０は、エッチングにより陥凹し、凹部５２を形成する。半導体ストリップ４２の一部分は、残りのＳＴＩ領域４０の上表面で突出して、フィン６０になる。実施形態中、酸化物３６の陥凹ステップは、例えば、希釈されたフッ化水素（ＨＦ）酸溶液中で実行されるウェットディップ（wet dip）を含む。別の実施形態中、エッチングはドライエッチングである。凹部５２の深さＤ''は約１５ｎｍ〜５０ｎｍである。
図７Ａを参照すると、ボイド３８が、ＳＴＩ領域４０の残り部分に組み込まれ、囲まれる。図７Ｂ中、ボイド３８は外部環境に露出してもよい。しかし、ボイド３８の開口は小さい。図５Ｂで示される実施形態中、シーム４３（図５Ｃ）はＳＴＩ領域４０の弱い部分なので、ＳＴＩ領域４０を陥凹する間、シーム４３は、他の部分より速くエッチングされることができ、ボイド３８が形成される。この他、ＳＴＩ領域４０の陥凹前に、ボイド３８は既に形成されている場合、露出したボイドは拡大する。
図８Ａを参照すると、ゲート誘電体６２が形成されて、フィン６０の上表面と側壁を被覆する。ゲート誘電体６２は熱酸化により形成されるので、熱シリコン酸化物を含む。本実施形態中、ゲート誘電体６２は、フィン６０の上表面に形成されるが、ＳＴＩ領域４０の上表面には形成されない。別の実施形態中、ゲート誘電体６２は蒸着ステップにより形成されることができる。よって、ゲート誘電体６２は、フィン６０の上表面とＳＴＩ領域４０の上表面に形成される。その後、ゲート電極６４はゲート誘電体６２上に形成される。実施形態中、図８Ａと８Ｂで示されるように、ゲート電極６４は１つ以上のフィン６０を被覆するので、得られたＦｉｎＦＥＴ６６はマルチフィン型ＦｉｎＦＥＴである。別の実施形態中、各フィン６０は１つのＦｉｎＦＥＴを形成するのに用いられる。ソースとドレイン領域、ソースとドレインシリサイド（図示しない）を含むＦｉｎＦＥＴ６６の残りの素子が形成される。これらの素子の形成プロセスは公知技術であるので、詳述しない。
図８Ｂは、図７Ｂで示される構造から形成される別の実施形態を示す図である。ボイド３８は、ＳＴＩ領域４０の頂面から露出するが、開口３９は十分に小さいので、ゲート電極６４形成後、ボイド３８の開口３９は、ゲート電極６４により封じられ、ボイド３８は充填されない。
図５Ａ〜９で示される実施形態中、１つのボイド３８だけが各ＳＴＩ領域４０で示されているが、当然のことながら、各ＳＴＩ領域４０のボイドの数量は、１つ以上でもよく、単一ＳＴＩ領域４０の複数のボイドは、ＳＴＩ領域４０により散在する。
図９は、インター装置ＳＴＩ領域４０'とイントラ装置ＳＴＩ領域４０を示す図で、構造は、図５Ｃで示される構造から形成される。注意すべきことは、インター装置ＳＴＩ領域４０'は、いかなるボイドもなく、且つ、上方に、ゲート電極がないことである。比較すると、イントラ装置ＳＴＩ領域４０はボイド３８を有し、且つ、ゲート電極６４の真下に位置する。
実施形態は、多くの長所がある。ボイドは、ＦｉｎＦＥＴのゲート電極の真下のＳＴＩ領域中に形成される。ボイドは、ｋ値が１に等しいエアポケットを有するので、ＳＴＩ領域４０全体の有効ｋ値が減少する。寄生容量８０（図８Ａ）のキャパシタンスが減少する。これにより、得られた集積回路のパフォーマンスが改善される。
本発明では好ましい実施形態を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１００ フィン
１０２ 基板
１０６ ゲート誘電体
１０８ ゲート
１１０ キャパシタ
１２０ ＳＴＩ領域
１２２ 半導体ストリップ
２０ 半導体基板
２２ パッド層
２４ マスク層
２６ フォトレジスト
２８ 開口
３２ トレンチ
３４ 酸化物ライナー
３６ 酸化物
３８ ボイド
３９ 開口
４０、４０' ＳＴＩ領域
４２ 半導体ストリップ
４３ シーム
５２ 凹部
６０ フィン
６２ ゲート誘電体
６４ ゲート電極
６６ フィン型電界効果トランジスタ
８０ 寄生容量
Ｓ スペーサ
Ｗ 幅
Ｄ 深さ
Ｄ'、Ｄ" 距離

Claims (15)

  1. 基板と、
    前記基板上にあり、１つがボイドを含む２個の絶縁領域と、
    前記２個の絶縁領域間にあり、且つ、前記２個の絶縁領域に隣接する第１半導体ストリップと、を備え、
    前記第１半導体ストリップは、前記２個の絶縁領域の上表面上にフィンを形成する頂部を有することを特徴とする集積回路構造。
  2. 前記フィンの上表面と側壁上のゲート誘電体と、
    前記ゲート誘電体上にあり、前記ボイド真上に一部分を有するゲート電極と、
    を更に含むことを特徴とする請求項１に記載の集積回路構造。
  3. 第２半導体ストリップを更に含み、
    前記２個の絶縁領域の１つは、前記第１半導体ストリップと前記第２半導体ストリップ間にあり、且つ、前記第１半導体ストリップと前記第２半導体ストリップに近接し、且つ、前記ゲート誘電体と前記ゲート電極は、前記第１半導体ストリップと前記第２半導体ストリップの真上に延伸することを特徴とする請求項１に記載の集積回路構造。
  4. 前記ゲート電極から水平に分離される追加の絶縁領域を更に有し、
    前記追加の絶縁領域は、どのＦｉｎＦＥＴのどのゲート電極下にも形成されておらず、且つ、前記追加の絶縁領域は、いかなるボイドも含まないことを特徴とする請求項１に記載の集積回路構造。
  5. 前記ゲート電極は前記ボイドに露出することを特徴とする請求項１に記載の集積回路構造。
  6. 前記ボイドは、前記２個の絶縁領域の１つの上表面より低い頂面を有することを特徴とする請求項１に記載の集積回路構造。
  7. 前記第１半導体ストリップ、前記第２半導体ストリップ、及び、前記半導体基板は、シリコンから形成され、前記第１半導体ストリップと前記第２半導体ストリップは、連続して、前記半導体基板に接続されることを特徴とする請求項３に記載の集積回路構造。
  8. 集積回路構造の形成方法であって、
    半導体基板を提供するステップと、
    前記半導体基板中に、２個の絶縁領域を形成し、前記半導体基板のストリップが前記２個の絶縁領域を介し、且つ、前記２個の絶縁領域に隣接するステップと、
    前記２個の絶縁領域の頂面を陥凹するステップと、を備え、
    前記２個の絶縁領域の上表面上の前記半導体基板の前記ストリップの頂部は第１フィンを形成し、前記の陥凹ステップ後、前記２個の絶縁領域の１つがボイドを含むことを特徴とする方法。
  9. 前記２個の絶縁領域を形成する前記ステップは、
    前記半導体基板をエッチングして、トレンチを形成するステップと、
    誘電材料を前記トレンチに充填して、前記２個の絶縁領域を形成するステップと、
    からなることを特徴とする請求項８に記載の方法。
  10. 前記ボイドは、前記トレンチを充填する前記ステップで生成されることを特徴とする請求項９に記載の方法。
  11. 前記ボイドは、前記２個の絶縁領域の前記頂面を陥凹する前記ステップで生成されることを特徴とする請求項９に記載の方法。
  12. 前記フィンの上表面と側壁上に、ゲート誘電体を形成するステップと、
    前記ゲート誘電体上にあり、前記ボイド真上に一部分を有するゲート電極を形成するステップと、をさらに備えることを特徴とする請求項８に記載の方法。
  13. 前記ゲート電極は前記ボイドに隣接することを特徴とする請求項１２に記載の方法。
  14. 陥凹する前記ステップで、前記２個の絶縁領域の上表面上に第２フィンを形成するステップを更に含み、
    前記２個の絶縁領域の１つは、前記第１フィンと前記第２フィン間で水平で、且つ、前記ゲート誘電体と前記ゲート電極は、前記第１フィンと前記第２フィン真上に延伸することを特徴とする請求項１２に記載の方法。
  15. 前記２個の絶縁領域を形成する前記ステップで、同時に、前記ゲート電極から水平に分離される追加の絶縁領域を形成し、
    前記追加の絶縁領域は、どのＦｉｎＦＥＴのどのゲート電極下でもなく、且つ、前記追加の絶縁領域は、いかなるボイドも含まないことを特徴とする請求項８に記載の方法。
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