TWI430446B - 積體電路結構及其形成方法 - Google Patents

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Description

積體電路結構及其形成方法
本發明係有關於一種積體電路，特別係有關於一種淺溝槽隔絕區(STI)和半導體鰭狀物的結構及其形成方法。
為了增加積體電路的尺寸微縮程度，以及增加對積體電路的速度的要求，電晶體在尺寸微縮的同時需要更高的驅動電流。因此研發出鰭狀場效電晶體(FinFET)。第1圖係顯示一習知鰭狀場效電晶體的剖面圖，其中上述剖面圖係穿過鰭狀物而並非穿過源極區和汲極區。鰭狀物100係形成為垂直的矽鰭狀物，其延伸至基板102上方，且鰭狀物100係用以形成源極區、汲極區(圖未顯示)和源極區以及汲極區之間的通道區。係形成淺溝槽隔絕區(STI)120以定義鰭狀物100。閘極108係形成於鰭狀物100上方。係形成閘極介電質106以隔開鰭狀物100和閘極108。
可以了解的是，閘極108和半導體條狀物122之間會產生寄生電容(顯示為電容110)，其中淺溝槽隔絕區(STI)120係做為寄生電容110的絕緣物。寄生電容會對各別的積體電路產生不利的影響，因而需要降低寄生電容。
有鑑於此，本發明之一實施例係提供一種積體電路結構。本發明一實施例之積體電路結構包括一基板；兩個隔絕區，位於上述基板上方，其中兩個上述隔絕區的其中之一包括位於其中的一孔洞；以及一第一半導體條狀物，介於兩個上述隔絕區之間且鄰接於兩個上述隔絕區，其中上述第一半導體條狀物包括一頂部，上述頂部係形成位於兩個上述隔絕區上方的一鰭狀物。
本發明之另一實施例係提供一種積體電路結構，上述積體電路結構包括一半導體基板；一第一半導體條狀物，位於上述半導體基板上方；一第二半導體條狀物，位於上述半導體基板上方；一淺溝槽隔絕區，位於上述半導體基板上方，介於上述第一和第二半導體條狀物之間且鄰接於上述第一和第二半導體條狀物，其中上述淺溝槽隔絕區包括位於其中的一孔洞，且其中位於上述淺溝槽隔絕區的一頂面的上方的上述第一半導體條狀物的一部分係形成一第一鰭狀物，且其中位於上述淺溝槽隔絕區的上述頂面的上方的上述第二半導體條狀物的一部分係形成一第二鰭狀物；一閘極介電質，位於上述第一和第二鰭狀物的頂面和側壁上；以及一閘極，位於上述閘極介電質上，上述閘極位於上述孔洞和上述第一和第二鰭狀物的正上方。
本發明之又一實施例係提供一種積體電路結構的形成方法，上述積體電路結構的形成方法包括提供一半導體基板；於上述半導體基板中形成兩個隔絕區，且上述半導體基板的一條狀物介於兩個上述隔絕區之間且鄰接於兩個上述隔絕區；以及凹陷兩個上述隔絕區的頂面，其中位於兩個上述隔絕區上方的上述半導體基板的上述條狀物的一頂部係形成一第一鰭狀物，且其中於上述凹陷步驟之後，兩個上述隔絕區的其中之一包括位於其中的一孔洞。
本發明之又另一實施例係提供一種積體電路結構的形成方法，上述積體電路結構的形成方法包括提供一半導體基板；蝕刻上述半導體基板以形成兩個溝槽，且上述半導體基板的一條狀物介於兩個上述溝槽之間；以一介電材料填充上述些溝槽以形成兩個淺溝槽隔絕區；凹陷兩個上述淺溝槽隔絕區的頂面，其中於上述凹陷步驟之後，兩個上述淺溝槽隔絕區的其中之一包括位於其中的一孔洞，其中位於兩個上述淺溝槽隔絕區上方的上述半導體基板的上述條狀物的一頂部係形成一第一鰭狀物；於上述第一鰭狀物的一頂面和側壁上形成一閘極介電質；以及於上述閘極介電質上形成一閘極。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
本發明實施例係提供一種新穎的方法，其用以形成一淺溝槽隔絕區(STI)和一鰭狀場效電晶體(FinFET)。以下利用製程剖面圖，以更詳細地說明本發明較佳實施例之半導體裝置及其形成方法，在本發明各實施例中，相同的符號表示相同的元件。
請參考第2圖，提供一半導體基板20。在本發明一實施例中，半導體基板20包括矽。半導體基板20也可包括其他常用的材料，例如碳、鍺、鎵、砷、氮、銦及/或磷或其他類似的材料。半導體基板20可為一塊狀基板或一半導體上覆矽(SOI)基板。
可於半導體基板20上形成墊層22和遮罩層24。上述墊層22可包括利用熱氧化法形成的一氧化矽薄膜。上述墊層22可做為介於半導體基板20和遮罩層24之間一黏著層。上述墊層22也可做為遮罩層24的蝕刻停止層。在本發明一實施例中，遮罩層24可為利用例如利用低壓化學氣相沉積法(LPCVD)形成的氮化矽。在本發明其他實施例中，可利用熱氮化矽的方式、電漿增強型化學氣相沉積法(PECVD)或電漿陽極氮化法形成遮罩層24。在後續微影製程期間，遮罩層24可做為一硬遮罩。於遮罩層24上形成光阻26並接著圖案化光阻26，且於光阻26中形成開口28。
請參考第3圖，蝕刻墊層22和遮罩層24穿過開口28，且暴露其下的半導體基板20。接著，蝕刻上述暴露的半導體基板20，以形成溝槽32。介於溝槽32之間的半導體基板20部分係形成半導體條狀物42。溝槽32可為彼此平行的條狀物(在上視圖中)，且彼此緊密地設置。舉例來說，溝槽32之間的間隙S可小於30nm。然後，移除光阻26。之後，可進行一清潔步驟以移除半導體基板20的原生氧化物。可利用稀釋的氫氟酸(HF)進行上述清潔步驟。
當溝槽32的寬度W約介於300至1500之間時，溝槽32的深度D可約介於2100至2500之間。在本發明一實施例中，溝槽32的深寬比(aspect ratio,D/W)約大於7.0。在本發明其他實施例中，上述深寬比可約大於8。然而，上述深寬比也可約小於7.0或約介於7.0至8.0之間。然而，熟於此技藝者可了解，說明書內容中的尺寸和數值僅做為範例，且可為了適合不同尺寸的積體電路以改變上述尺寸和數值。
接著，如第4圖所示，於溝槽32中形成墊氧化物34。在本發明一實施例中，墊氧化物34可為一熱氧化物，其厚度可約介於20至500之間。在本發明其他實施例中，可利用現場蒸氣產生法(ISSG)形成墊氧化物34。在本發明又其他實施例中，可利用能夠形成順應性氧化層的沉積法形成墊氧化物34，例如選擇性面積化學氣相沉積法(SACVD)或類似的方法。墊氧化物34的形成方式會使溝槽32的角落變圓，其可降低電場，且因此可改善最終積體電路的性能。
請參考第5A、5B和5C圖，以介電材料36填充上述溝槽32。上述介電材料36可包括氧化矽，且因此之後可視為氧化物36。然而，介電材料36也可使用例如氮化矽(SiN)、碳化矽(SiC)或類似材料之其他介電材料。在本發明一實施例中，可利用一高深寬比製程(high aspect-ration process,HARP)形成氧化物36。上述製程的氣體可包括或四乙氧基矽烷(Tetraethoxysilane,TEOS)和臭氧(O3 )。位於溝槽32中的部分氧化物36和墊氧化物34之後可視為淺溝槽隔絕(STI)區40。為簡單說明起見，第5B、5C圖和之後的圖式不再顯示墊氧化物34。
可於氧化物36中形成孔洞38。在本發明一實施例中，可選擇例如高深寬比製程(HARP)的適當方法和採用適當製程條件形成孔洞38，上述高深寬比製程(HARP)可幫助於氧化物36中形成孔洞38。半導體條狀物42可用以形成一單一鰭狀場效電晶體(FinFET)(請參考第8A和9圖)，然而，半導體條狀物42也可用以形成多重鰭狀場效電晶體(multiple FinFETs)。因此，介於半導體條狀物42之間的淺溝槽隔絕區40可視為元件內(intra-device)淺溝槽隔絕區。相反地，介於半導體條狀物42之間的一淺溝槽隔絕區40’(請參考第5B和9圖)可視為一元件間(inter-device)淺溝槽隔絕區。在本發明一實施例中，元件內(intra-device)淺溝槽隔絕區40具有形成於其中的孔洞38，而元件間(inter-device)淺溝槽隔絕區40’不具有形成於其中的孔洞。孔洞較可能在具有較深寬比的溝槽中形成。另外，元件間淺溝槽隔絕區40’可具有較元件內淺溝槽隔絕區40小的深寬比。因此，可選擇形成氧化物36的適當方法，且選擇元件內淺溝槽隔絕區40和元件間淺溝槽隔絕區40’的適當深寬比，以於元件內淺溝槽隔絕區40中形成孔洞38(而不於元件間淺溝槽隔絕區40’中形成孔洞)。
另外，在形成鰭狀場效電晶體元件(請參考第8A至9圖)之後，孔洞38最好留在結構中。因此，孔洞38的理想位置會被於後續凹陷步驟(請參考第7A和7B圖)移除的淺溝槽隔絕區的數量影響。在本發明一實施例中，孔洞38的頂端與半導體條狀物42的頂端垂直間隔一距離D’(第5A圖)，其值約大於25nm。例如可利用調整形成氧化物36的製程條件，例如沉積率、製程氣體流速、基板20的溫度或類似條件等，以形成上述距離D’。在本發明一實施例中，可在大於約500托爾(Torr)之低於一大氣壓的製程氣體壓力下與四乙氧基矽烷(TEOS)和臭氧(O3 )形成淺溝槽隔絕區40。製程腔室內的製程氣體壓力也可介於約500托爾至約760托爾之間。四乙氧基矽烷(TEOS)的氣體流速可大於約10sccm，而臭氧(O3 )的氣體流速可大於約10sccm。高氣體流速和高氣體壓力有助於形成孔洞。
如第5C圖所示，在本發明其他實施例中，沒有孔洞38形成。然而，於溝槽32的相對側壁上成長的氧化物36會彼此連結，以於溝槽32的中央形成縫隙43。由於高密度的懸鍵(dangling bond)，縫隙43為氧化物36的較弱部分。
然後，進行化學機械研磨步驟，以移除遮罩層24和墊層22。第6圖係顯示最終結構。如果遮罩層24是由氮化矽形成，則可利用使用熱磷酸(H3 PO4 )的濕蝕刻製程去除遮罩層24。而如果墊層22是由氧化矽形成，則可利用使用稀釋的氫氟酸(HF)的濕蝕刻製程去除墊層22。
接著，如第6圖所示的結構用以形成鰭狀物，上述鰭狀物用以形成鰭狀場效電晶體(FinFET)。如第第7A和7B圖所示，可利用蝕刻方式凹陷淺溝槽隔絕區40，以形成凹陷52。半導體條狀物42的一部分突出於殘留的淺溝槽隔絕區40頂面的上方，因此上述半導體條狀物42的一部分變成鰭狀物60。在本發明一實施例中，凹陷氧化物36的步驟可包括於例如在一稀釋的氫氟酸(HF)溶液中進行的一濕式浸泡法。在本發明其他實施例中，上述蝕刻方式可為乾蝕刻。凹陷52的距離D”可約介於15nm至50nm。
請參考第7A圖，孔洞38係嵌入殘留的淺溝槽隔絕區40中，且被殘留的淺溝槽隔絕區40包圍。在第7B圖中，孔洞38係暴露於外部環境中。然而，孔洞38的開口極小。如第5B圖所示之本發明一實施例中，因為縫隙43(第5C圖)為氧化物36的較弱部分，在凹陷淺溝槽隔絕區40期間，縫隙43會較其他部分快速的被蝕刻，所以形成孔洞38。另外，如果孔洞38已於形成淺溝槽隔絕區40之前形成，可能會擴大上述暴露的孔洞。
請參考第8A圖，形成閘極介電質62以覆蓋鰭狀物60的頂面和側壁。可利用熱氧化法形成閘極介電質62，且因此閘極介電質62可包括熱氧化的氧化矽。在本實施例中，閘極介電質62係形成於鰭狀物60的頂面上，而沒有形成於淺溝槽隔絕區40的頂面上。在本發明其他實施例中，可利用沉積步驟形成閘極介電質62。因此，閘極介電質62係形成於鰭狀物60和淺溝槽隔絕區40的頂面上。接著，於閘極介電質62上形成閘極64。如第8A和8B圖所示，在本發明一實施例中，閘極64可覆蓋多於一個鰭狀物60，以便形成多鰭式鰭狀場效電晶體的鰭狀場效電晶體66。在本發明其他實施例中，每一個鰭狀物60可用以形成一鰭狀場效電晶體。然後，形成包括源極、汲極、源極矽化物和汲極矽化物(圖未顯示)之鰭狀場效電晶體66的其他元件。上述元件的形成製程為常用的製程，在此不做重覆說明。
第8B圖係顯示從第7B圖所示結構形成的另一實施例。雖然孔洞38從淺溝槽隔絕區40的頂面暴露出來，但開口39係足夠小以使形成閘極64之後，孔洞38的開口39被閘極64密封，且孔洞38未被填滿。
雖然在第5A至9圖所示之實施例中，每一個淺溝槽隔絕區40中只顯示一個孔洞38，但每一個淺溝槽隔絕區40中的孔洞數量可以大於一個，且在單一淺溝槽隔絕區40中的多個孔洞可以遍佈於淺溝槽隔絕區40。
第9圖係顯示從第5C圖所示結構形成的元件內淺溝槽隔絕區40和元件間淺溝槽隔絕區40’。值得注意的是，元件間淺溝槽隔絕區40’不具有孔洞，且元件間淺溝槽隔絕區40’的正上方不具有任何閘極。相較之下，元件內淺溝槽隔絕區40可具有孔洞38，且元件間元件內淺溝槽隔絕區40位於閘極64的正下方。
本發明實施例係具有許多優點。可於鰭狀場效電晶體的閘極的正下方形成孔洞。因為孔洞為空氣的袋狀物，其介電常數約等於1.0，所以可以降低淺溝槽隔絕區40的等效介電常數。可降低寄生電容80(第8A圖)的電容值。因此可以改善最終的積體電路的性能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
100．．．鰭狀物
102．．．基板
106．．．閘極介電質
108．．．閘極
110．．．電容
120．．．淺溝槽隔絕區
122．．．半導體條狀物
20．．．半導體基板
22．．．墊層
24．．．遮罩層
26．．．光阻
28．．．開口
32．．．溝槽
34．．．墊氧化物
36．．．氧化物
38．．．孔洞
39．．．開口
40、40’．．．淺溝槽隔絕區
42．．．半導體條狀物
43．．．縫隙
52．．．凹陷
60．．．鰭狀物
62．．．閘極介電質
64．．．閘極
66．．．鰭狀場效電晶體
80．．．寄生電容
S．．．間隙
W．．．寬度
D．．．深度
D’、D”．．．距離
第1圖為習知之鰭狀場效電晶體的剖面圖。
第2~4、5A~5C、6、7A、7B、8A、8B及第9圖為本發明一實施例之鰭狀場效電晶體的製程剖面圖。
20‧‧‧半導體基板
38‧‧‧孔洞
40、40’‧‧‧淺溝槽隔絕區
42‧‧‧半導體條狀物
60‧‧‧鰭狀物
62‧‧‧閘極介電質
64‧‧‧閘極
66‧‧‧鰭狀場效電晶體

Claims (26)

  1. 一種積體電路結構，包括：一基板；兩個隔絕區，位於該基板上方，其中兩個該隔絕區的其中之一包括位於其中的一孔洞；一第一半導體條狀物，介於兩個該隔絕區之間且鄰接於兩個該隔絕區，其中該第一半導體條狀物包括一頂部，該頂部係形成位於兩個該隔絕區上方的一鰭狀物；一閘極介電質，位於該鰭狀物的一頂面和側壁上；一閘極，位於該閘極介電質上；以及一額外隔絕區，其與該閘極水平隔開，其中該額外隔絕區不位於任何鰭狀場效電晶體的任何閘極的下方，且其中該額外隔絕區不包括任何孔洞。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該閘極包括一部分，位於該孔洞的正上方。
  3. 如申請專利範圍第1項所述之積體電路結構，更包括一第二半導體條狀物，其中兩個該隔絕區的其中之一介於該第一和第二半導體條狀物之間且鄰接於該第一和第二半導體條狀物，且其中該閘極介電質和該閘極係延伸位於該第一和第二半導體條狀物的正上方。
  4. 如申請專利範圍第1項所述之積體電路結構，其中該閘極係暴露出該孔洞。
  5. 如申請專利範圍第1項所述之積體電路結構，其中該孔洞具有一頂端，其低於兩個該隔絕區的其中之一的一頂面。
  6. 如申請專利範圍第1項所述之積體電路結構，其中該第一半導體條狀物由與該基板相同的一半導體材料形成。
  7. 一種積體電路結構，包括：一半導體基板；一第一半導體條狀物，位於該半導體基板上方；一第二半導體條狀物，位於該半導體基板上方；一淺溝槽隔絕區，位於該半導體基板上方，介於該第一和第二半導體條狀物之間，且鄰接於該第一和第二半導體條狀物，其中該淺溝槽隔絕區包括位於其中的一孔洞，且其中位於該淺溝槽隔絕區的一頂面的上方的該第一半導體條狀物的一部分係形成一第一鰭狀物，且其中位於該淺溝槽隔絕區的該頂面的上方的該第二半導體條狀物的一部分係形成一第二鰭狀物，其中該淺溝槽隔絕區為一元件內淺溝槽隔絕區，其中該積體電路結構更包括一元件間淺溝槽隔絕區，且其中該元件間淺溝槽隔絕區不包括任何孔洞；一閘極介電質，位於該第一和第二鰭狀物的頂面和側壁上；以及一閘極，位於該閘極介電質上，其中該閘極位於該孔洞和該第一和第二鰭狀物的正上方。
  8. 如申請專利範圍第7項所述之積體電路結構，其中該孔洞嵌入該淺溝槽隔絕區中。
  9. 如申請專利範圍第7項所述之積體電路結構，其中該閘極鄰接該孔洞。
  10. 如申請專利範圍第7項所述之積體電路結構，其中該第一半導體條狀物、該第二半導體條狀物和該半導體基板由矽形成，且其中該第一半導體條狀物和該第二半導體條狀物係連續地連接至該半導體基板。
  11. 一種積體電路結構的形成方法，包括下列步驟：提供一半導體基板；於該半導體基板中形成兩個隔絕區，且該半導體基板的一條狀物介於兩個該隔絕區之間且鄰接於兩個該隔絕區；凹陷兩個該隔絕區的頂面，其中位於兩個該隔絕區上方的該半導體基板的該條狀物的一頂部係形成一第一鰭狀物，且其中於該凹陷步驟之後，兩個該隔絕區的其中之一包括位於其中的一孔洞；於該第一鰭狀物的一頂面和側壁上形成一閘極介電質；以及於該閘極介電質上形成一閘極，其中該閘極包括一部分，位於該孔洞的正上方，其中於形成該兩個隔絕區的步驟期間，同時形成與該閘極水平隔開的一額外隔絕區，其中該額外隔絕區不位於任何鰭狀場效電晶體的任何閘極的下方，且其中該額外隔絕區無任何孔洞。
  12. 如申請專利範圍第11項所述之積體電路結構的形成方法，其中形成該兩個隔絕區的步驟包括：蝕刻該半導體基板以形成複數個溝槽；以及以一介電材料填充該些溝槽以形成該兩個隔絕區。
  13. 如申請專利範圍第12項所述之積體電路結構的 形成方法，其中該孔洞係於填充該些溝槽的步驟期間產生。
  14. 如申請專利範圍第12項所述之積體電路結構的形成方法，其中該孔洞係於凹陷兩個該隔絕區的頂面的步驟期間產生。
  15. 如申請專利範圍第11項所述之積體電路結構的形成方法，其中該閘極鄰接該孔洞。
  16. 如申請專利範圍第11項所述之積體電路結構的形成方法，更包括，於該凹陷步驟期間，於兩個該隔絕區的該頂面的上方形成一第二鰭狀物，其中兩個該隔絕區的其中之一係水平介於該第一鰭狀物和該第二鰭狀物之間，且其中該閘極介電質和該閘極係延伸位於該第一和第二鰭狀物的正上方。
  17. 如申請專利範圍第11項所述之積體電路結構的形成方法，其中該孔洞被兩個該隔絕區的其中之一包圍。
  18. 如申請專利範圍第11項所述之積體電路結構的形成方法，其中形成該兩個隔絕區的步驟包括在大於500托爾的氣體壓力下沉積一氧化物。
  19. 一種積體電路結構的形成方法，包括下列步驟：提供一半導體基板；蝕刻該半導體基板以形成兩個溝槽，且該半導體基板的一條狀物介於兩個該溝槽之間；以一介電材料填充該些溝槽以形成兩個淺溝槽隔絕區；凹陷兩個該淺溝槽隔絕區的頂面，其中於該凹陷步 驟之後，兩個該淺溝槽隔絕區的其中之一包括位於其中的一孔洞，其中位於兩個該淺溝槽隔絕區上方的該半導體基板的該條狀物的一頂部係形成一第一鰭狀物；於該第一鰭狀物的一頂面和側壁上形成一閘極介電質；以及於該閘極介電質上形成一閘極，其中於形成該兩個淺溝槽隔絕區的步驟期間，同時形成與該閘極水平隔開的一額外淺溝槽隔絕區，其中形成該閘極的步驟之後，該淺溝槽額外隔絕區不位於任何鰭狀場效電晶體的任何閘極的下方，且其中該額外隔絕區無任何孔洞。
  20. 如申請專利範圍第19項所述之積體電路結構的形成方法，其中該孔洞係於填充該些溝槽的步驟期間產生。
  21. 如申請專利範圍第19項所述之積體電路結構的形成方法，其中該孔洞係於凹陷兩個該隔絕區的頂面的步驟期間產生。
  22. 如申請專利範圍第19項所述之積體電路結構的形成方法，其中利用該凹陷兩個該淺溝槽隔絕區的頂面的步驟形成一第二鰭狀物，其中兩個該淺溝槽隔絕區的其中之一係水平介於該第一鰭狀物和該第二鰭狀物之間，且其中該閘極介電質和該閘極更延伸於該第二鰭狀物的正上方。。
  23. 如申請專利範圍第19項所述之積體電路結構的形成方法，其中該孔洞被兩個該隔絕區的其中之一包圍。
  24. 如申請專利範圍第19項所述之積體電路結構的 形成方法，其中該閘極鄰接該孔洞。
  25. 如申請專利範圍第19項所述之積體電路結構的形成方法，其中該閘極包括一部分，位於該孔洞的正上方。
  26. 如申請專利範圍第19項所述之積體電路結構的形成方法，其中形成該兩個隔絕區的步驟包括在大於500托爾的氣體壓力下沉積一氧化物。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112052B2 (en) 2009-10-14 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US8513107B2 (en) * 2010-01-26 2013-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement gate FinFET devices and methods for forming the same
US9287385B2 (en) 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
US8637930B2 (en) 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
US9893163B2 (en) * 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US9406518B2 (en) * 2011-11-18 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. (110) surface orientation for reducing fermi-level-pinning between high-K dielectric and group III-V compound semiconductor substrate
KR101835655B1 (ko) 2012-03-06 2018-03-07 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 제조 방법
US8860148B2 (en) * 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US9142548B2 (en) 2012-09-04 2015-09-22 Qualcomm Incorporated FinFET compatible capacitor circuit
CN103681331B (zh) * 2012-09-10 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US20140103452A1 (en) 2012-10-15 2014-04-17 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US9000522B2 (en) 2013-01-09 2015-04-07 International Business Machines Corporation FinFET with dielectric isolation by silicon-on-nothing and method of fabrication
US8866204B2 (en) 2013-01-30 2014-10-21 Stmicroelectronics, Inc. Method to form finFET/trigate devices on bulk semiconductor wafers
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US9443961B2 (en) 2013-03-12 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor strips with undercuts and methods for forming the same
CN104347410B (zh) * 2013-07-24 2017-12-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
US9356046B2 (en) * 2013-11-22 2016-05-31 Globalfoundries Inc. Structure and method for forming CMOS with NFET and PFET having different channel materials
US9252044B2 (en) * 2014-03-24 2016-02-02 International Business Machines Corporation Shallow trench isolation for end fin variation control
KR102208063B1 (ko) * 2014-04-22 2021-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9966471B2 (en) * 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9236308B1 (en) * 2014-08-19 2016-01-12 Globalfoundries Inc. Methods of fabricating fin structures of uniform height
CN105374871B (zh) * 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
KR102204387B1 (ko) * 2014-12-17 2021-01-18 삼성전자주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
KR102365305B1 (ko) 2015-03-27 2022-02-22 삼성전자주식회사 반도체 소자
KR102270920B1 (ko) 2015-06-10 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN106409748B (zh) 2015-08-03 2020-11-17 联华电子股份有限公司 半导体元件及其制作方法
US9660022B2 (en) 2015-08-20 2017-05-23 United Microelectronics Corp. Semiconductive device with a single diffusion break and method of fabricating the same
US9553088B1 (en) * 2015-09-24 2017-01-24 International Business Machines Corporation Forming semiconductor device with close ground rules
US9653359B2 (en) * 2015-09-29 2017-05-16 International Business Machines Corporation Bulk fin STI formation
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9577036B1 (en) 2015-11-12 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
KR102402482B1 (ko) 2015-11-27 2022-05-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
CN107293588A (zh) 2016-03-30 2017-10-24 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11211305B2 (en) * 2016-04-01 2021-12-28 Texas Instruments Incorporated Apparatus and method to support thermal management of semiconductor-based components
US9780218B1 (en) * 2016-05-02 2017-10-03 United Microelectronics Corp. Bottom-up epitaxy growth on air-gap buffer
US10861796B2 (en) 2016-05-10 2020-12-08 Texas Instruments Incorporated Floating die package
US9735246B1 (en) * 2016-05-11 2017-08-15 International Business Machines Corporation Air-gap top spacer and self-aligned metal gate for vertical fets
CN107369643A (zh) * 2016-05-11 2017-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107546127B (zh) * 2016-06-28 2022-06-21 联华电子股份有限公司 半导体元件及其制作方法
WO2018063259A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Metal resistor and self-aligned gate edge (sage) architecture having a metal resistor
US9960275B1 (en) * 2016-10-28 2018-05-01 Applied Materials, Inc. Method of fabricating air-gap spacer for N7/N5 finFET and beyond
US10074639B2 (en) 2016-12-30 2018-09-11 Texas Instruments Incorporated Isolator integrated circuits with package structure cavity and fabrication methods
US10056289B1 (en) 2017-04-20 2018-08-21 International Business Machines Corporation Fabrication of vertical transport fin field effect transistors with a self-aligned separator and an isolation region with an air gap
US10074558B1 (en) * 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
US10366915B2 (en) * 2017-11-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices with embedded air gaps and the fabrication thereof
US10388770B1 (en) * 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
US10629706B2 (en) * 2018-05-10 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin and gate dimensions for optimizing gate formation
US10453934B1 (en) * 2018-06-11 2019-10-22 International Business Machines Corporation Vertical transport FET devices having air gap top spacer
CN112635560B (zh) 2019-10-08 2023-12-05 联华电子股份有限公司 鳍状晶体管结构及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248644B1 (en) 1999-04-28 2001-06-19 United Microelectronics Corp. Method of fabricating shallow trench isolation structure
US6180490B1 (en) 1999-05-25 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method of filling shallow trenches
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
KR100543901B1 (ko) 2003-09-19 2006-01-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US6949768B1 (en) 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
KR100752661B1 (ko) 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7605449B2 (en) 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US7807523B2 (en) 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US7247887B2 (en) 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7508031B2 (en) 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US20070235783A9 (en) * 2005-07-19 2007-10-11 Micron Technology, Inc. Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions
WO2007049170A1 (en) * 2005-10-25 2007-05-03 Nxp B.V. Finfet transistors
JP5026718B2 (ja) 2006-03-31 2012-09-19 トヨタ自動車株式会社 半導体装置の製造方法
KR100833437B1 (ko) * 2006-09-06 2008-05-29 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
US7560344B2 (en) * 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2008147269A (ja) 2006-12-07 2008-06-26 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US7939862B2 (en) 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
US7985977B2 (en) * 2007-12-11 2011-07-26 Hvvi Semiconductors, Inc. Sacrificial pillar dielectric platform
JP5193583B2 (ja) 2007-12-17 2013-05-08 株式会社東芝 フィン型トランジスタ

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Publication number Publication date
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