TWI498998B - 具有溝槽隔離之鰭式半導體裝置的形成方法 - Google Patents

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Description

具有溝槽隔離之鰭式半導體裝置的形成方法
本文中所說明之標的內容之實施例大體上係關於半導體裝置和相關之製程。詳言之，標的內容之實施例係相關於形成具有溝槽隔離之半導體裝置(如FinFET裝置)之方法。
譬如金屬氧化物半導體場效電晶體(MOSFET)之電晶體為許多主要的半導體裝置之核心建構體。譬如高效能處理器裝置之一些半導體裝置能夠包含數百萬個電晶體。於半導體製造工業中，對於此等裝置，減少電晶體大小，並因此增加電晶體密度，從以往以來一直都是高度優先者。
FinFET為一種能夠使用非常小的微縮製程製造之電晶體。第1圖為FinFET 100之簡化透視圖，其形成在半導體晶圓基板102上。之所以被稱為FinFET係因為其使用了一個或多個導電鰭(FinFET 100僅包含一個鰭104)。如第1圖所示，鰭104延伸於FinFET 100之源極區域106與汲極區域108之間。FinFET 100包含圍繞鰭104之閘極結構110。由閘極結構110所圍繞之鰭104之尺寸決定FinFET 100之有效的通道。第2圖為另一個FinFET 200之簡化透視圖；尤其能夠從此FinFET 200中看到包含了三個鰭202延伸於源極區域204與汲極區域206之間。如同FinFET 100，閘極結構208形成為跨越三個鰭202。當以此方式使用多個鰭時，維持均勻的鰭厚度和均勻的鰭間距(fin pitch)(二個鄰接鰭間之距離加上鰭厚度)是很重要的。
使用絕緣體上載矽(silicon-on-insulator，SOI)基板形成FinFET裝置已經有一段歷史。使用SOI基板時，導電鰭由矽材料形成，同時絕緣層提供鄰接FinFET裝置之間之隔離。塊體矽(bulk silicon)基板較SOI基板價廉，並且若使用適當的隔離方法的話，FinFET裝置亦能夠使用塊體矽製成。用於由塊體矽基板形成FinFET之一個已知的隔離方法需要多重光學微影術製程和蝕刻步驟，以在n通道和p通道電晶體裝置之間創造溝槽。此種多重光學微影術製程和蝕刻步驟之成本和複雜度可能掩蓋掉使用塊體矽基板而不使用SOI之好處。
如本文中說明之FinFET製造技術能夠使用塊體半導體基板，並且能夠結合使用不同的製程技術。該製造技術在鄰接FinFET裝置之間創造隔離溝槽而不需要額外的光學微影術和蝕刻步驟。所得到的隔離溝槽相對於鄰接FinFET裝置(例如，鄰接之PMOS和NMOS電晶體裝置)之邊緣為自對準。
可以藉由用於鰭式半導體裝置之溝槽隔離方法之實施例而完成上述和其他的態樣。該方法包含從塊體半導體基板形成第一導電鰭組和第二導電鰭組，該第一導電鰭組和第二導電鰭組由間隙所分離。該方法接著沉積氧化物材料於第一導電鰭組、第二導電鰭組、和塊體半導體基板之上。該氧化物材料形成對應於該間隙之凹部，該凹部由氧化物材料之相對側壁所界定。該凹部深入於該塊體半導體基板中以形成與相對側壁自對準之溝槽，且該溝槽用介電材料填滿。
本發明亦提供一種製造半導體裝置結構之方法。該方法包含提供基板，該基板包括塊體半導體材料、由該塊體半導體材料形成的第一導電鰭結構、和由該塊體半導體材料形成的第二導電鰭結構，其中，該第一導電鰭結構和該第二導電鰭結構由間隙所分離。該方法於該間隙中形成間隔件且鄰接該第一導電鰭結構和該第二導電鰭結構，然後使用該間隔件作為蝕刻遮罩而蝕刻該塊體半導體材料，以在該塊體半導體材料中形成隔離溝槽。介電材料設置於該隔離溝槽中、該間隔件之上、該第一導電鰭結構之上、和該第二導電鰭結構之上，以及接著伴隋著間隔件蝕刻該介電材料，以暴露該第一導電鰭結構之上部和該第二導電鰭結構之上部，同時保留該隔離溝槽中之該介電材料。本方法之一個替代實施例在形成介電材料於該隔離溝槽中、該第一導電鰭結構之上和該第二導電鰭結構之上之前，先去除該間隔件。
提供此概述以引介於簡化形式之選擇之概念，該概念進一步說明於下例詳細說明中。此概述並不欲確認申請專利標的內容之關鍵特徵或者本質特徵，亦不欲用來作為支援判定申請專利標的內容之範圍。
下列之詳細說明僅僅例示性質而並不欲限制標的內容或應用之實施例以及此等實施例之使用。如本文中所使用者，字彙“範例(exemplary)”意指“用作為例子、實例、例示”。說明於此文中作為範例之任何實施情形並不須解釋為較其他的實施情況為佳或較有利。再者，並不欲由表示於前面之技術領域、先前技術、發明內容、或下列之詳細說明中之任何表明或暗示之理論所限制。
為了簡潔之目的，相關於半導體裝置製造之習知技術於本文中也許不作詳細之說明。而且，本文中說明之各種工作和製程步驟可以結合入於本文中未詳細說明之具有額外步驟或功能之更全面之過程或製程。尤其是，於製造半導體電晶體裝置中之各種步驟為已熟知，而因此為了簡潔之目的，許多習知步驟於本文中僅將簡短提及或者將其全部省略而不提供已熟知製程之細節。
本文中所述之技術和技藝可以用來製造MOS電晶體裝置，包含NMOS電晶體裝置、PMOS電晶體裝置、和CMOS電晶體裝置。雖然術語“MOS裝置”適合有關於具有金屬閘電極和氧化物閘極絕緣體之裝置，但是該術語於整篇文章中將被用來指下述之任何半導體裝置：其包含導電閘電極(無論為金屬或其他的導電材料)，該導電閘電極位於閘極絕緣體(無論為氧化物或其他的絕緣體)之上，而該閘極絕緣體依次位於半導體基板之上。
多種的FinFFT裝置和相關的製程為已知。例如，美國專利6,872,647和6,921,963號(此二專利讓渡給高級微裝置公司(Advanced Micro Devices,Ihc.))係相關於FinFET和用來製造FinFET之製程(此二專利之有關內容併合於本文中作為參考)。依照說明於此二個專利之傳統的製造技術，FinFET裝置中之導電鰭係使用光學微影術、蝕刻、和其他的習知製程步驟而形成。FinFET性能係依據厚度和鰭之間距而定，於製造期間該厚度和間距應均勻和緊密地控制。關於此點，由於控制鰭之尺寸之重要性，使用現代半導體製程(例如，32nm和較小之技術)製造FinFET係具挑戰性。
本文中所述之技術和技藝可以用來於形成在塊體半導體基板上之鄰接FinFET裝置之間形成隔離區。第3至10圖為顯示半導體裝置結構300和製造該半導體裝置結構300之方法之範例實施例之剖面圖。此製程表示溝槽隔離方法之一個實施方式，該方法適合使用於具有鰭之半導體裝置，譬如FinFET。第3圖描繪於製程之中間階段之半導體裝置結構300，換句話說，於設置適當的基板之後，於該基板上形成導電鰭，並且於該導電鰭上形成氮化物蓋。對於此特定實施例而言，半導體裝置結構300係使用塊體半導體基板，譬如塊體矽基板302。本文中使用術語“矽基板”包含一般的單晶矽和典型使用於半導體工業之相當純的矽材料。塊體矽基板302最初能夠是N型或P型矽其中任一種，但是通常是P型，而接著以適當的方式摻雜塊體矽基板302以形成主動區域。於此主動區域，用習知方式由塊體矽基板302形成導電鰭。
再者，第3圖顯示於從塊體矽基板302形成複數個導電鰭304、306、308、和310後，和於該等鰭之頂部形成氮化矽蓋312後狀態之半導體裝置結構300。此處導電鰭和其覆蓋氮化物蓋之結合可以稱之為“導電鰭結構”。鰭或蓋係使用已熟知的技術和製程步驟(例如，相關於光學微影術和圖案化、側壁影像轉移、蝕刻、材料生長、材料沉積、表面平坦化等之技術與步驟)而形成。導電鰭304和306共同形成第一導電鰭組314，而導電鰭308和310共同形成第二導電鰭組316。雖然半導體裝置結構300每組包含二個鰭，但是替代實施例不須是如此組構。甚且，導電鰭組可以包含任何數目之鰭，包含一個。而且，於第一導電鰭組314中鰭之數目不須等於第二導電鰭組316中鰭之數目(由於遷移率不同，通常p型裝置鰭較n型裝置鰭更多)。於製造半導體裝置結構300完成後，第一導電鰭組314將使用於第一裝置(例如，NMOS電晶體裝置)，而第二導電鰭組316將使用於第二裝置(例如，PMOS電晶體裝置)，而該二個裝置彼此隔離。
以使各組中之導電鰭具有均勻的間距和均勻的鰭厚度之方式形成各組中之導電鰭。於實務上，導電鰭組314和316之鰭間距和厚度典型上係相同。於第3圖中，箭號318表示導電鰭304之鰭厚度，而箭號320表示二個鄰接及鄰近之鰭308和310之間之間距。於一些實施例中，鰭厚度能夠是在大約10至60nm(較佳大約10至20nm)之範圍內，鰭間距能夠是在大約30至300nm(較佳大約40至50nm)之範圍內。對於某些實施例，導電鰭為大約40至70nm高，而氮化矽蓋312為大約20至40nm高。應該了解到，提供這些範例尺寸是為了建立方便和實際的參考框架，半導體裝置結構300之實作實施例之實際的尺寸可以改變。
第一導電鰭組314和第二導電鰭組316由間隙322分離，該間隙322通常界定於導電鰭306和導電鰭308之間。特別是，間隙322分離第一導電鰭組314與第二導電鰭組316之距離大於用於半導體裝置結構300之指定之鰭間距320。間隙322可以表示反之即會由至少一個依照指定之鰭間距320所形成之導電鰭所佔據之空間。舉例而言，半導體裝置結構300表示一實施例，其中，間隙322反之將會僅容納一個導電鰭。其他的實施例可以使用可對應於多於一個“缺少之”導電鰭之較寬的間隙。
雖然於第3圖中所描繪製程之步驟後可以實施其他的製造步驟或者子製程，但是此實例接著施行沉積絕緣體材料(譬如氧化物，較佳者為氧化矽)於該第一導電鰭組314之上、該第二導電鰭組316之上、和該塊體矽基板302之上(第4圖)。換言之，氧化物材料324以全面覆蓋的方式沉積以覆蓋半導體裝置結構300之暴露表面。如第4圖中所描述，於沉積後，氧化物材料324填滿於各導電鰭組中鄰接鰭之間之空間，且於該間隙322所定義之空間形成襯裡。若適當地控制此沉積步驟，則氧化物材料324將不會完全填滿該間隙322，且氧化物材料324通常將跟隨著間隙322之整體輪廓。對於所例示之實施例而言，氧化物材料324被沉積至大約25至30nm之厚度。
氧化物材料324之沉積導致形成凹部326，該凹部326一般對應於間隙322之位置和輪廓。此凹部326由氧化物材料324之某些特徵所定義。尤其是，凹部326藉由氧化物材料324之相對側壁328和藉由氧化物材料324之最下方暴露表面界定邊界。
雖然於形成氧化物材料324後可以實施其他的製造步驟或子製程，但是此實例接著進行蝕刻步驟，其較佳使用非等向性蝕刻技術(亦即，指向性蝕刻)。第5圖描繪非等向性蝕刻氧化物材料324以延伸凹部326至塊體矽基板302之結果。換言之，凹部326現在終止於塊體矽基板302。使用於此步驟之蝕刻劑化學物係選擇性地蝕刻氧化物材料324，同時保留氮化矽蓋312和塊體矽基板302實質上未受到損壞。此蝕刻步驟之非等向性之性質會於間隙322中形成間隔件332和334。間隔件332鄰接於導電鰭306，而間隔件334鄰接於導電鰭308。此等間隔件332和334時常稱之為側壁間隔件。甚且，間隔件332和334一般對齊並且對應於原始沉積氧化物材料324之相對側壁328。
雖然於形成間隔件332和334後可以實施其他的製造步驟或子製程，但是此實例接著施行另一個蝕刻步驟(第6圖)。使用於此步驟之蝕刻劑化學物係選擇性地蝕刻矽化物，同時保留氧化物材料324和氮化矽蓋312實質上未受到損壞。此蝕刻步驟較佳使用非等向性蝕刻技術以蝕刻塊體矽基板302，其使用氧化物材料324作為蝕刻遮罩。詳言之，間隔件332和334用作為硬蝕刻遮罩以在塊體矽基板302中形成隔離溝槽336。值得注意的是，此蝕刻步驟深化凹部326進入塊體矽基板302中以形成隔離溝槽336，該隔離溝槽336自對準於相對側壁328(而因此，自對準於間隔件332和334)。於某些實施例中，隔離溝槽336被蝕刻至大約0.15至0.5μm範圍內之深度(較佳大約0.15μm之深度)。
第7圖描繪於完成視需要選用之再氧化作用步驟後之半導體裝置結構300之狀態。可以實施此選用之步驟以修復矽材料介面，其中，該介面於蝕刻期間通常會受到一些損壞。依照習知的再氧化作用技術，半導體裝置結構300將暴露於氧中同時保持於高溫，其導致於隔離溝槽336中暴露之矽材料之氧化作用。第7圖為了容易說明使用誇大的尺度描繪此所得到的氧化層338。值得注意的是，此再氧化作用步驟亦氧化該等導電鰭，因為於此實施例中氧化物材料324非作為適當的氧障壁。於是，若此視需要選用之再氧化作用步驟包含於製程中，則也許需要控制原來的鰭寬度和鰭間距以考慮到由於形成氧化層338所導致的鰭之窄化。
為了簡潔之目的，下列之說明假設不實施視需要選用之再氧化作用步驟。如此一來，雖然於形成隔離溝槽336後可以實施其他的製造步驟或子製程，但是此實例接著施行從半導體裝置結構300去除氧化物材料324，包含間隔件332和334。第8圖描繪於去除氧化物材料324後之半導體裝置結構300之狀態。於實作中，係於適當的蝕刻步驟期間去除氧化物材料324，該蝕刻步驟較佳為利用例如使用稀薄的HF化學作用等向性濕蝕刻技術。此濕氧化物蝕刻係選擇性地蝕刻氧化物材料324同時保留氮化矽蓋312和塊體矽基板302實質上未受到損壞。如第8圖中所示，蝕刻步驟暴露導電鰭304、306、308、和310，連同氮化矽蓋312。氧化物材料324宜被去除以改善於下文中所述之後續製程步驟之均勻性(裝置對裝置和晶圓對晶圓)和可控制性。
雖然於去除間隔件332和334後可以實施其他的製造步驟或者子製程，但是此實例接著用適當的介電材料填滿隔離溝槽336(第9圖)。於實作上，能夠使用例如適當的沉積技術(譬如化學氣相沉積)將介電材料340形成於隔離溝槽336中、在導電鰭304、306、308、和310之上、在氮化矽蓋312之上、和在塊體矽基板302之上。於某些實施例中，介電材料340為使用正矽酸四乙酯(TEOS)作為矽源(一般稱之為TEOS氧化物)沉積之二氧化矽。
第9圖顯示於沉積介電材料340後，且該介電材料340已經研磨和平坦化之後，半導體裝置結構300之狀態。舉例而言，可以實施化學機械研磨以研磨TEOS氧化物至導電鰭結構之高度。關於此方面，第9圖顯示如何能夠使用氮化矽蓋312以控制該研磨而使得所得到的TEOS氧化物之高度對應於氮化矽蓋312之高度。
雖然如第9圖中所示形成介電材料340後可以實施其他的製造步驟或者子製程，但是此實例接著減少介電材料340之高度。第10圖描繪於已經去除介電材料340至少一部分後半導體裝置結構300之狀態。於較佳實施例中，於定時端點蝕刻(timed endpoint etch)期間去除介電材料340，該定時端點蝕刻選擇性地蝕刻TEOS氧化物材料同時保留該等導電鰭、蓋312、和塊體矽基板302實質上未受到損壞。關於此方面，控制蝕刻步驟之持續時間以達成TEOS氧化物材料所希望的保持高度，並且使得介電材料340之層為均勻地凹入。
參照第10圖，介電材料340之蝕刻暴露各導電鰭結構之上部。換言之，由於介電材料340被蝕刻至相關於導電鰭之保留高度，因此氮化矽蓋312和導電鰭之上部長度變成暴露。值得注意的是，保存了存在於隔離溝槽336中之介電材料340。此用來彼此電性隔離二個鄰接之裝置結構。而且，介電材料340之層344保持於導電鰭之基底。此層344係利用於後續的製程步驟中。舉例而言，介電材料340之層344能夠使用來使離子能夠植入於下方塊體矽基板302中。
其後，可以施行任何數目之已知製程步驟以完成第一裝置結構(其於此實例中包含導電鰭304、306)之製造，和完成第二裝置結構(其於此實例中包含導電鰭308、310)之製造。於實作中，第一裝置結構可以是NMOS電晶體裝置結構，而第二裝置結構可以是PMOS電晶體裝置結構，且於隔離溝槽336中之該介電材料340係用來隔離NMOS和PMOS電晶體裝置結構。
回頭參照描繪於第6圖中半導體裝置結構300之狀態，可以與上述不同的方式進行替代的製程。關於此方面，第11和12圖為顯示半導體裝置結構400和相關製造方法之步驟之替代實施例之剖面圖。參照第11圖，此替代實施例不去除氧化物材料324或者間隔件332和334。取而代之，介電材料402形成在隔離溝槽336中、氧化物材料324(其包含間隔件332和334)之上、和導電鰭結構(其包括導電鰭304、306、308、和310，和對應之氮化矽蓋312)之上。於實作中，介電材料402例如可以是藉由在氧化作用環境中加熱矽所生長之氧化物(亦即，係熱生長氧化物而非沉積氧化物)。
第11圖顯示於沉積介電材料402後、和已經研磨或平坦化介電材料402後之半導體裝置結構400之狀況。舉例而言，可以實施化學機械研磨以研磨介電材料402至導電鰭結構之高度。關於此方面，第11圖描繪一些介電材料402於氧化物材料324之上表面凹陷中。值得注意的是，氮化矽蓋312能夠使用來控制研磨而使得所得到的介電材料402之高度對應於氮化矽蓋312之高度。
雖然如第11圖中所示形成介電材料402後可以實施其他的製造步驟或者子製程，但是此實例接著蝕刻介電材料402之至少一部分和氧化物材料324(包含間隔件332和334)之至少一部分。第12圖描繪於完成此蝕刻步驟後之半導體裝置結構400之狀態。於實作中，製程步驟使用定時端點蝕刻技術和適當的蝕刻劑化學物，該蝕刻劑化學物選擇性地蝕刻介電材料402和氧化物材料324，同時保留該導電鰭、氮化矽蓋312、和塊體矽基板302實質上未受到損壞。
參照第12圖，介電材料402和氧化物材料324之蝕刻暴露各導電鰭結構之上部404，如上文參照第10圖之說明。值得注意的是，存在於隔離溝槽336中之介電材料402被保留，而且，氧化物材料324之層406保持於導電鰭之基底，如上述對於其他實施例之說明。應該了解到，描繪於第12圖中半導體裝置結構400之狀態相似於和功能上等效於第10圖中所描繪之半導體裝置結構300之狀態。
其後，可以施行任何數目之已知製程步驟以完成半導體裝置結構400中裝置結構之製造。再者，導電鰭304和306可以形成部分之NMOS電晶體裝置結構，導電鰭308和310可以形成部分之PMOS電晶體裝置結構，且位於隔離溝槽336中之介電材料402用來將NMOS和PMOS電晶體裝置結構彼此隔離。
雖然至少一個範例實施例已經表示於前面詳細說明中，但是應該了解到仍存在著大量的變化。亦應該了解到本文中說明之範例實施例或諸範例實施例並不欲以任何方式限制此範圍、可應用性、或者申請專利標的內容。而是，前面的詳細說明將提供熟悉此項技術者用來執行所述實施例或者諸實施例之方便的指引。應該了解到於元件之功能和配置上可以作各種的改變而不會偏離由申請專利範圍所定義之範圍，該申請專利範圍包含於提出此專利申請時的已知的均等物和可預見之均等物。
100、200．．．FinFET
102．．．半導體晶圓基板
104、202．．．鰭
106、204．．．源極區域
108、206．．．汲極區域
110、208．．．閘極結構
300、400．．．半導體裝置結構
302．．．塊體矽基板
304、306、308、310．．．導電鰭
312．．．氮化矽蓋
314．．．第一導電鰭組
316．．．第二導電鰭組
318．．．箭號
320．．．鰭間距
322．．．間隙
324．．．氧化物材料
326．．．凹部
328．．．側壁
332、334．．．間隔件
336．．．隔離溝槽
338．．．氧化層
340、402．．．介電材料
344、406．．．層
404．．．導電鰭結構之上部
藉由參照詳細說明和申請專利範圍並考慮結合下列圖式可獲得標的內容之更完全的了解，其中遍及各圖中相似之元件符號參照相似之元件。
第1圖為習知的FinFET之簡化透視圖；
第2圖為具有複數個鰭之習知的FinFET之簡化透視圖；
第3至10圖為顯示半導體裝置結構和相關之製造方法之實施例之剖面圖；
第11和12圖為顯示半導體裝置結構和相關製造方法之步驟之替代實施例之剖面圖。
300．．．半導體裝置結構
302．．．塊體矽基板
304、306、308、310．．．導電鰭
312．．．氮化矽蓋
322．．．間隙
336．．．隔離溝槽
340．．．介電材料
344．．．層

Claims (20)

  1. 一種用於鰭式半導體裝置之溝槽隔離方法，該方法包括下列步驟：從塊體半導體基板形成第一導電鰭組和第二導電鰭組，該第一導電鰭組和第二導電鰭組由間隙所分離；沉積氧化物材料於該第一導電鰭組、該第二導電鰭組、和該塊體半導體基板之上，該氧化物材料形成對應於該間隙之凹部，該凹部由該氧化物材料之相對向之側壁所界定；令該凹部深入於該塊體半導體基板中以形成自對準於該相對側壁之溝槽；以介電材料填滿該溝槽，並且以該介電材料填滿於該第一導電鰭組的相鄰導電鰭之間以及該第二導電鰭組的相鄰導電鰭之間；以及蝕刻該介電材料之一部分、間隔件之一部分、和該第一和第二導電鰭組之每一者的相鄰導電鰭之間的空間中的該氧化物材料之一部分，以暴露該第一導電鰭組之上部和該第二導電鰭組之上部，同時保留該溝槽中之該介電材料以及保留該第一和第二導電鰭組之每一者的相鄰導電鰭之間位於底部的空間中的某些該氧化物材料。
  2. 如申請專利範圍第1項之方法，其中，該形成第一導電鰭組和第二導電鰭組之步驟係形成複數個導電鰭於該第一導電鰭組中，和形成複數個導電鰭於該第二導電鰭 組中。
  3. 如申請專利範圍第2項之方法，其中，該形成該複數個導電鰭之步驟係依照指定的鰭間距形成該複數個導電鰭於該第一導電鰭組中，和形成該複數個導電鰭於該第二導電鰭組中，而使得該間隙以一距離分離該第一導電鰭組與該第二導電鰭組且該距離大於該指定的鰭間距。
  4. 如申請專利範圍第1項之方法，其中，令該凹部深入於該塊體半導體基板之步驟包括：蝕刻該氧化物材料以延伸該凹部至該塊體半導體基板；以及其後使用該氧化物材料作為蝕刻遮罩以蝕刻該塊體半導體基板。
  5. 如申請專利範圍第1項之方法，其中，填滿該溝槽之步驟包括將氧化物沉積於該溝槽中、該塊體半導體基板之上、該第一導電鰭組之上、和該第二導電鰭組之上。
  6. 如申請專利範圍第5項之方法，復包括研磨該氧化物至該第一導電鰭組和該第二導電鰭組之高度。
  7. 如申請專利範圍第6項之方法，復包括蝕刻該氧化物以僅暴露該第一導電鰭組之一部分和僅暴露該第二導電鰭組之一部分。
  8. 一種製造半導體裝置結構之方法，該方法包含下列步驟：提供基板，該基板包括塊體半導體材料、由該塊體半導體材料形成的第一導電鰭結構、和由該塊體半導體 材料形成的第二導電鰭結構，該第一導電鰭結構和該第二導電鰭結構由間隙所分離；於該間隙中形成間隔件並且該等間隔件係鄰接該第一導電鰭結構和該第二導電鰭結構，其中該等間隔件係由氧化物材料形成；使用該等間隔件作為蝕刻遮罩而蝕刻該塊體半導體材料，以在該塊體半導體材料中形成隔離溝槽；形成介電材料於該隔離溝槽中、該間隔件之上、該第一導電鰭結構之上、和該第二導電鰭結構之上；蝕刻該介電材料之至少一部分和該等間隔件之至少一部分，以暴露該第一導電鰭結構之上部和該第二導電鰭結構之上部，同時保留該隔離溝槽中之該介電材料以及保留各個導電鰭結構的相鄰導電鰭之間位於底部的空間中的某些該氧化物材料。
  9. 如申請專利範圍第8項之方法，其中，形成該等間隔件之步驟包括：沉積氧化物材料於該第一導電鰭結構、該第二導電鰭結構、和該塊體半導體材料之上，該氧化物材料形成對應於該間隙之凹部；以及非等向性蝕刻該氧化物材料而使得該凹部延伸至該塊體半導體材料。
  10. 如申請專利範圍第8項之方法，其中，蝕刻該塊體半導體材料之步驟係以使得該隔離溝槽自對準於該等間隔件之方式形成該隔離溝槽。
  11. 如申請專利範圍第8項之方法，復包括於蝕刻該介電材料之至少一部分和該等間隔件之至少一部分之前，研磨該介電材料至該第一導電鰭結構和該第二導電鰭結構之高度。
  12. 如申請專利範圍第11項之方法，其中，該蝕刻該介電材料之至少一部分和該等間隔件之至少一部分之步驟係使用端點蝕刻技術。
  13. 如申請專利範圍第8項之方法，復包括：完成包含該第一導電鰭結構之第一裝置結構的製造；以及完成包含該第二導電鰭結構之第二裝置結構的製造；其中於該隔離溝槽中之該介電材料電性隔離該第一裝置結構與該第二裝置結構。
  14. 一種製造半導體裝置結構之方法，該方法包含下列步驟：提供基板，該基板包括塊體半導體材料、由該塊體半導體材料形成的第一導電鰭結構、和由該塊體半導體材料形成的第二導電鰭結構，該第一導電鰭結構和該第二導電鰭結構由間隙所分離；於該間隙中形成間隔件並且該等間隔件係鄰接該第一導電鰭結構和該第二導電鰭結構，其中該等間隔件係由氧化物材料形成；使用該等間隔件作為蝕刻遮罩而蝕刻該塊體半導 體材料，以在該塊體半導體材料中形成隔離溝槽；去除該等間隔件；形成介電材料於該隔離溝槽中、第一導電鰭結構之上、和該第二導電鰭結構之上；以及蝕刻該介電材料之至少一部分，以暴露該第一導電鰭結構之上部和該第二導電鰭結構之上部，同時保留該隔離溝槽中之該介電材料以及保留各個導電鰭結構的相鄰導電鰭之間位於底部的空間中的某些該氧化物材料。
  15. 如申請專利範圍第14項之方法，其中，形成該等間隔件之步驟包括：沉積氧化物材料於該第一導電鰭結構、該第二導電鰭結構、和該塊體半導體材料之上，該氧化物材料形成對應於該間隙之凹部；以及非等向性蝕刻該氧化物材料而使得該凹部延伸至該塊體半導體材料。
  16. 如申請專利範圍第14項之方法，其中，蝕刻該塊體半導體材料之步驟係以使得該隔離溝槽自對準於該等間隔件之方式形成該隔離溝槽。
  17. 如申請專利範圍第14項之方法，復包括於蝕刻該介電材料之至少一部分之前，研磨該介電材料至該第一導電鰭結構和該第二導電鰭結構之高度。
  18. 如申請專利範圍第17項之方法，其中，該蝕刻至少該介電材料之一部分之步驟係使用端點蝕刻技術。
  19. 如申請專利範圍第14項之方法，復包括：完成包含該第一導電鰭結構之NMOS電晶體裝置結構的製造；以及完成包含該第二導電鰭結構之PMOS電晶體裝置結構的製造；其中於該隔離溝槽中之該介電材料電性隔離該NMOS電晶體裝置結構與該PMOS電晶體裝置結構。
  20. 如申請專利範圍第14項之方法，其中，去除該等間隔件之步驟包括選擇性地蝕刻掉該等間隔件。
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