JP6502705B2 - 形成方法 - Google Patents

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Description

本発明は、複数のフィンが配列されたフィンパターンを基板に形成する形成方法に関する。
半導体集積回路における回路パターンの高集積化に伴い、トランジスタの微細化が求められている。しかしながら、トランジスタの微細化を実現するためにゲート長を短くしてしまうと、短チャネル効果によってドレインリーク電流が増加しうる。そのため、チャネル部分をフィン状に形成し、かつチャネル部分をゲート電極で挟み込む構造にすることによってドレインリーク電流を低減させたフィントランジスタが提案されている。このようなフィントランジスタを用いたＣＭＯＳ回路では、例えば、互いに隣り合うｎ型活性領域およびｐ型活性領域を有する基板にライン状の複数のフィンが形成され、複数のフィンに対して共通のゲート電極が設けられる（特許文献１参照）。
米国特許出願公開第２０１０／２８７５１８号明細書
ｎ型活性領域とｐ型活性領域との境界に形成されたフィンでは、トランジスタとして動作させたときに所望の特性が得られないため、当該境界にはフィンを形成しないことが好ましい。この場合において、ｎ型活性領域とｐ型活性領域との境界にフィンが形成されないように基板に複数のフィンを形成するためのプロセスを容易にすることが望まれる。
そこで、本発明は、微細な複数のフィンを基板に容易に形成するために有利な技術を提供することを目的とする。
上記目的を達成するために、本発明の一側面としての形成方法は、第１方向に伸びるライン状の複数のフィンが前記第１方向と異なる第２方向に沿って配列されたフィンパターンを基板に形成する形成方法であって、前記基板上にラインアンドスペースのレジストパターンを形成する第１工程と、前記レジストパターンにおける複数のライン要素の各々にサイドウォールを形成する第２工程と、前記レジストパターンを除去する第３工程と、前記サイドウォールをエッチングマスクとして前記基板のエッチングを行うことにより、前記基板に前記フィンパターンを形成する第４工程と、を含み、前記基板は、前記第２方向に隣り合い且つ導電型が互いに異なる第１活性領域および第２活性領域を含み、前記第１工程では、前記第１活性領域に形成されたフィンのうち前記第１活性領域と前記第２活性領域との境界に最も近いフィンと、前記第２活性領域に形成されたフィンのうち前記境界に最も近いフィンとの間隔が、前記第１活性領域に形成されたフィンのピッチおよび前記第２活性領域に形成されたフィンのピッチより広くなるように、前記第１活性領域または第２活性領域に形成されるべきフィンの間隔の奇数倍の幅を有する複数種類のライン要素によって構成された前記レジストパターンを前記基板上に形成する、ことを特徴とする。
本発明の更なる目的又はその他の側面は、以下、添付図面を参照して説明される好ましい実施形態によって明らかにされるであろう。
本発明によれば、例えば、微細な複数のフィンを基板に容易に形成するために有利な技術を提供することができる。
ロジック回路を示す図である。 フィントランジスタを示す図である。 各スタンダードセルの構成を示す図である。 複数のフィンが配列されたフィンパターンを基板に形成する方法を説明するための図である。 フィンパターンの構成を説明するための図である。 フィンパターンおよびレジストパターンの構成例を示す図である。 レジストパターンの形成方法について説明するための図である。 照明条件を示す図である。 原版のパターンの像と目標パターンとの位置関係を示す図である。 原版のパターンの像と目標パターンとの位置関係を示す図である。 基板上の第２方向における位置と光強度との関係を示す図である。 フィンパターンおよびレジストパターンの構成例を示す図である。 フィンパターンおよびレジストパターンの構成例を示す図である。 フィンパターンおよびレジストパターンの構成例を示す図である。 フィンパターンおよびレジストパターンの構成例を示す図である。 フィンパターンおよびレジストパターンの構成例を示す図である。 フィンパターンおよびレジストパターンの構成例を示す図である。 フィンパターンおよびレジストパターンの構成例を示す図である。
以下、添付図面を参照して、本発明の好適な実施の形態について説明する。なお、各図において、同一の部材ないし要素については同一の参照番号を付し、重複する説明は省略する。
＜第１実施形態＞
本発明に係るフィンパターンの形成方法について説明する。本実施形態は、例えば、ロジック回路の作製に用いられうる。ロジック回路１は、図１に示すように、複数のスタンダードセル２を並べることによって構成され、スタンダードセル２は、例えばＣＭＯＳ回路によって構成される。そのため、基板１０における各スタンダードセル２には、互いに隣り合い且つ導電型の異なる第１活性領域および第２活性領域が設けられ、第１活性領域および第２活性領域に対して共通のゲート電極１３が形成されうる。第１活性領域および第２活性領域としては、例えば、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂがそれぞれ用いられうる。以下の説明では、第１活性領域としてｎ型活性領域１０ａを、および第２活性領域としてｐ型活性領域１０ｂを用いた例について説明する。
ところで、近年では、半導体集積回路における回路パターンの高集積化に伴い、トランジスタの微細化が求められている。しかしながら、プラナー型のトランジスタでは、トランジスタの微細化を実現するためにゲート長を短くしてしまうと、短チャネル効果によってドレインリーク電流が増加しうる。そのため、図２（ａ）に示すように、チャネル部分をフィン状に形成し、かつチャネル部分（フィン１４）をゲート電極１３で挟み込む構造にすることによってドレインリーク電流を低減させたフィントランジスタが用いられることが多くなってきている。このようなフィントランジスタでは、図２（ｂ）に示すように、トランジスタの駆動電流がフィン１４の本数によって調整されうる。したがって、各スタンダードセル２においてフィントランジスタを用いる場合、基板１０には、複数のフィン１４が配列されたフィンパターン３が形成されうる。フィンパターン３は、例えば図３（ａ）に示すように、第１方向（例えばＸ方向）に伸びるライン状のフィン１４が、第１方向と異なる第２方向（例えばＹ方向）に沿って配列される。基板１０のｎ型活性領域１０ａおよびｐ型活性領域１０ｂは、第２方向に隣り合うように形成されている。また、基板１０にフィンパターン３を形成した後、図３（ｂ）に示すように、第２方向に伸びるライン状のゲート電極１３、ドレイン電極１２およびソース電極１１が、複数のフィン１４に対して共通に形成される。
次に、複数のフィン１４を基板１０に形成する方法について説明する。例えば、１１ｎｍ ｎｏｄｅロジックにおけるＣＭＯＳ回路では、フィン１４の幅および間隔がそれぞれ１８ｎｍのラインアンドスペース（以下、Ｌ＆Ｓパターン）が採用されうる。しかしながら、ＡｒＦレーザ（波長１９３ｎｍ）を用いた露光装置の投影光学系の最大ＮＡ（開口数）は１．３５であるため、解像限界はハーフピッチで３６ｎｍ（＝０．２５×（１９３ｎｍ／１．３５））となる。即ち、露光工程、現像工程およびエッチング工程を単純に１回ずつ行うだけでは、解像限界よりも短い３５ｎｍ以下の幅を有する複数のフィン１４が配列されたフィンパターン３を基板１０に形成することができない。そのため、当該フィンパターン３は、例えば図４に示す方法によって基板１０に形成されうる。図４は、複数のフィン１４が配列されたフィンパターン３を基板１０に形成する方法を説明するための図である。ここでは、例えば、２０ｎｍの幅を有する複数のフィン１４（ライン）が２０ｎｍの間隔で配列されたパターン（ラインアンドスペースパターン）を形成する方法について説明する。以下では、フィン１４の幅および間隔（スペースの幅）がそれぞれ２０ｎｍである場合をＬ／Ｓ＝２０／２０ｎｍと表す。
図４（ａ）に示すように、基板１０（例えばシリコン基板）の上にハードマスク２３を形成し、ハードマスク２３の上にＬ／Ｓ＝２０／６０ｎｍのレジストパターン２４を形成する（第１工程）。Ｌ／Ｓ＝２０／６０ｎｍのレジストパターン２４は、例えば、露光装置を用いてＬ／Ｓ＝４０／４０ｎｍの仮レジストパターンを形成した後、酸素プラズマなどによって仮レジストパターンを加工する（等方的にエッチングする）ことによって作製されうる。ハードマスク２３の上にＬ／Ｓ＝２０／６０ｎｍのレジストパターン２４を形成した後、図４（ｂ）に示すように、ＣＶＤやスパッタなどを用いて酸化膜２５を成膜する。酸化膜２５は、その膜厚が、基板１０に形成すべきフィン１４の幅と同じになるように、即ち、膜厚が２０ｎｍになるように成膜される。酸化膜２５の成膜は等方的に行われるため、ハードマスク２３の上のレジストの側面に形成された酸化膜２５（サイドウォール２５ａと呼ぶ）の膜厚も、基板１０に形成すべきフィン１４の幅と同じ２０ｎｍとなる。ここでは、酸化膜２５を成膜したが、酸化膜２５は下地のハードマスク２３をエッチングするために用いられるため、酸化膜２５に限られるものではなく、例えばカーボン膜であってもよい。
レジストパターン２４に酸化膜２５を成膜した後、図４（ｃ）に示すように、酸化膜２５を、レジストパターン２４の上面が現われるまで異方性エッチングを行う。これにより、レジストパターン２４における複数のライン要素の各々に、酸化膜２５で構成されたサイドウォール２５ａを形成することができる（第２工程）。そして、図４（ｄ）に示すように、酸素プラズマなどを用いて、レジストパターン２４を除去する（第３工程）。この工程を経た後のハードマスク２３の上には、酸化膜２５で構成されたサイドウォール２５ａのみが残り、酸化膜２５によって構成されたＬ／Ｓ＝２０／２０ｎｍのパターンを形成することができる。このように酸化膜２５で構成されたサイドウォール２５ａをエッチングマスクとして基板１０のエッチングを行う（第４工程）。具体的には、図４（ｅ）に示すように、サイドウォール２５ａをエッチングマスクとしてハードマスク２３の異方性エッチングを行う。そして、サイドウォール２５ａを除去した後、図４（ｆ）に示すように、ハードマスク２３をエッチングマスクとして基板１０の異方性エッチングを行う。これにより、図４（ｇ）に示すように、複数のフィン１４が配列されたフィンパターン３を基板１０に形成することができる。このようなプロセスは自己整合的にパターンの密度を増やしていくため、ＳＡＤＰ（Ｓｅｌｆ Ａｌｉｇｎ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）と呼ばれる。また、ＳＡＤＰを２回適用してフィンパターン３を基板１０に形成してもよい。ＳＡＤＰを２回適用するプロセスはＳＡＱＰ（Ｓｅｌｆ Ａｌｉｇｎ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）と呼ばれる。
ここで、ｎ型活性領域１０ａとｐ型活性領域１０ｂとの境界１９にフィン１４が形成されてしまうと、当該フィン１４ではトランジスタとして動作させたときに所望の特性が得られない。即ち、ＣＭＯＳ回路が正常に動作しなくなりうる。そのため、当該境界１９にはフィン１４が配置されないことが好ましい。しかしながら、一定の間隔で配列された複数のフィン１４を、境界１９にフィン１４が配置されないように基板１０に形成することは、基板１０に形成するフィン１４の位置精度の観点から困難である。例えば、図５（ａ）に示すように、ｎ型活性領域１０ａとｐ型活性領域１０ｂとの境界１９にフィン１４が配置されないように、一定の間隔で配列された複数のフィン１４を基板１０（各スタンダードセル２）に形成する場合を想定する。図５（ａ）において、上図は複数のフィン１４が形成されたスタンダードセル２を示す上面図であり、下図はＡ−Ａ’における断面図である。この場合、１１ｎｍ ｎｏｄｅロジックにおいてはフィン１４の幅および間隔（Ｌ／Ｓ）は共に１８ｎｍであるため、基板１０に形成されるフィンの位置精度を９ｎｍ（＝１８ｎｍ／２）以内に収める必要がある。しかしながら、プロセス誤差などを考慮すると９ｎｍの位置精度でフィン１４を基板１０に形成することは困難である。そのため、図５（ｂ）に示すように、ｎ型活性領域１０ａとｐ型活性領域１０ｂとの境界１９に配置される可能性のあるフィンを取り除いた構成のフィンパターン３を基板１０に形成することが好ましい。図５（ｂ）において、上図は境界１９にフィンが形成されていないスタンダードセル２を示す上面図であり、下図はＡ−Ａ’における断面図である。
境界１９に配置される可能性のあるフィンを取り除いた構成のフィンパターン３を基板１０に形成する方法として、例えば、一定の間隔で配列された複数のフィンを基板１０に形成した後、境界１９に形成されたフィンをエッチングなどで除去する方法がある。しかしながら、この方法では工程数が増加するため、それに伴い製造コストが増加しうる。そこで、第１実施形態では、上述の第１工程において、サイドウォール２５ａを形成するために基板上に形成されるレジストパターン２４を、ｎ型活性領域１０ａとｐ型活性領域１０ｂとの境界１９にフィンが配置されないように基板上に形成する。即ち、第１工程では、ｎ型活性領域１０ａのフィン１４ａとｐ型活性領域１０ｂのフィン１４ｂとの間隔が、ｎ型活性領域１０ａにおけるフィンのピッチ、およびｐ型活性領域１０ｂにおけるフィンのピッチよりも広くなるようにレジストパターン２４を形成する。フィン１４ａは、ｎ型活性領域１０ａに形成されるフィン１４のうち境界１９に最も近いフィンのことであり、フィン１４ｂは、ｐ型活性領域１０ｂに形成されるフィン１４のうち境界１９に最も近いフィンのことである。ここで、第２方向に隣り合う２つのスタンダードセル２の境界においてもフィンが配置されないように、レジストパターン２４を基板上に形成することが好ましい。
次に、基板上に形成されるレジストパターン２４の構成について説明する。レジストパターン２４は、ｎ型活性領域１０ａまたはｐ型活性領域１０ｂに形成されるべきフィン１４の間隔の奇数倍の幅を有する複数種類のライン要素２４ａによって構成されうる。そして、レジストパターン２４は、以下の３つの条件のうち少なくとも１つを満たすように構成されていることが好ましい。
（１）基板１０に形成されるフィン１４ａとフィン１４ｂとの間隔を規定するためのライン要素２４ａ２の幅が、ｎ型活性領域１０ａまたはｐ型活性領域１０ｂに形成されるべきフィン１４の間隔を規定するためのライン要素２４ａ１の幅より広い。このとき、ライン要素２４ａ２の幅が、ライン要素２４ａ１の幅のｎ倍（ｎは３以上の奇数）であるとよい。
（２）ｎ型活性領域１０ａまたはｐ型活性領域１０ｂに形成されるべきフィン１４の間隔を規定するためのライン要素２４ａ１の幅が、基板１０に形成されるべきフィン１４の幅と同じである。
（３）ライン要素２４ａの間隔が、基板１０に形成されるべきフィン１４の幅のｍ倍（ｍは３以上の奇数）である。
例えば、図６（ａ）のように、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの各々に５本のフィン１４が配置され、かつそれらの境界１９に配置される可能性のある１本のフィンを取り除いた構成のフィンパターン３を基板１０に形成する場合を想定する。ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの各々に形成されるべきフィン１４の幅および間隔は、同じ長さＬであるとする。また、当該フィンパターン３は、第２方向に隣り合う２つのスタンダードセル２の境界に配置される可能性のある１本のフィンを取り除いた構成としている。ここで、第２方向に隣り合う２つのスタンダードセル２では、配線を共有化するため、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの配置が反転していることが多い。そのため、図６（ａ）においても、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの配置を反転させた２つのスタンダードセル２を示している。
このようなフィンパターン３の構成を実現するためには、図６（ｂ）に示すレジストパターン２４を基板上に形成することが好ましい。図６（ｂ）に示すレジストパターン２４は、ｎ型活性領域１０ａまたはｐ型活性領域１０ｂにおけるフィン１４の間隔を規定するためのライン要素２４ａ１の幅が、基板１０に形成されるべきフィン１４の幅と同じになるように構成される。そして、基板１０に形成されるフィン１４ａとフィン１４ｂとの間隔を規定するためのライン要素２４ａ２の幅が、ライン要素２４ａ１の幅の３倍になるように構成される。また、図６（ｂ）に示すレジストパターン２４は、基板１０に形成されるべきフィン１４の幅の３倍および５倍である２種類のライン要素２４ａの間隔によって構成される。そして、図６（ｂ）に示す例では、１つのスタンダードセル２で１つのパターン周期７となっている。
ここで、ＡｒＦレーザを有する露光装置の解像限界は、上述のようにハーフピッチで３６ｎｍであるため、図６（ｂ）に示すレジストパターン２４（Ｌ＝１８ｎｍ）を基板上に形成することは困難である。そのため、レジストパターン２４を形成する際には、例えば、図７（ａ）に示すように、基板上に形成されるべきレジストパターン２４のライン要素２４ａの幅より太い幅のライン要素２４ａ’を有する仮レジストパターン２４’を基板上に形成するとよい。このとき、露光装置による光学像を向上させるため、仮レジストパターン２４’におけるライン要素２４ａ’の幅と間隔とを同じすることが好ましい。そして、仮レジストパターン２４’を基板上に形成した後、図７（ｃ）に示すように、当該仮レジストパターン２４’を酸素プラズマなどによって加工する（例えば、等方的にエッチングする）。これにより、露光装置の解像限界よりも細い幅のライン要素２４ａを有するレジストパターン２４を基板上に形成することができる。図７（ｂ）は、基板１０に形成すべきフィンパターン３である。
また、露光装置を用いて仮レジストパターン２４’を基板上に形成する工程において、原版（マスク）のパターンの非周期性によって転写ずれが生じることがある。そのため、原版のパターンは、当該転写ずれに基づいて、各ライン要素２４ａ’が基板１０の目標位置に転写されるように形成されていることが好ましい。以下に、原版のパターンの最適化の例について説明する。基板１０に投影される原版のパターンの像は、ＡｒＦレーザを有する露光装置（ＮＡ＝１．３５）、６％ＨＴマスク、およびｄａｒｋ ｆｉｅｌｄマスクを用いた場合において、光学像を１５ｎｍでコンボリューションした像として求めた。コンボリューションとは、位置を少し動かした光学像を重ね合わせて１つの光学像とする手法である。動かした光学像の位置の分布はガウシャン分布で、その幅が１５ｎｍとなる。これは、レジストの酸拡散を考慮したことに相当する。また、照明条件として、図８に示すダイポール照明３０を用いた。
露光装置の解像限界の近傍で仮レジストパターン２４’を形成しているため、原版のパターンがラインアンドスペースパターンで構成されていても、原版からの回折光の高次成分が露光装置の瞳に入射する量が低減してしまう。そのため、原版のパターンの非周期性によって、基板上に投影された原版のパターンの像が基板上の目標位置からずれて形成される。即ち、原版のパターンの転写ずれが生じうる。基板上に転写される原版のパターンの像、および基板に転写されるべき目標パターン（原版のパターン）との関係を図９および図１０に示す。図９（ａ）は、基板１０に転写される原版のパターンの像３１を示し、図９（ｂ）は、基板１０に転写されるべき目標パターン３２を示す。また、図１０は、原版のパターンの像３１と目標パターン３２とを重ねた図である。ここで、基板上の第２方向における位置と光強度との関係を図１１に示す。図１１の点線３３は、レジストを感光させるための光強度の下限値であり、当該点線３３における光強度の波形の幅がレジストパターン２４（図１１の四角で表される）となる。点線３３上での光学像の強度傾きを表すＮＩＬＳ値は０．５９である。なお、レジストパターン２４は残しパターンであるため、ネガジスストが用いられるとよい。
第１実施形態では、上述のようにレジストパターン２４を基板上に形成することによって、図６（ａ）に示すように、複数のフィン１４が配列されたフィンパターン３を基板１０に形成することができる。そして、フィンパターン３を基板１０に形成した後、各フィン１４の不要部分が露出するようにレジストでパターニングし、当該不要部分がエッチングなどによって除去される。これにより、図３（ａ）に示すようなパターンで複数のフィン１４を基板に形成する。
＜第２実施形態＞
第１実施形態では、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの各々に５本のフィン１４が配置され、かつ境界１９に配置される可能性のある１本のフィンを取り除いた構成のフィンパターン３を実現するためのレジストパターン２４について説明した。しかしながら、それに限られず、他の構成のフィンパターン３を実現するためのレジストパターン２４も、ｎ型活性領域１０ａまたはｐ型活性領域１０ｂに成形されるべきフィンの間隔の奇数倍の幅を有する複数種類のライン要素２４ａによって構成されうる。第２実施形態では、他の構成のフィンパターン３を実現するためのレジストパターン２４について説明する。また、このようなレジストパターン２４においても、上述の３つの条件のうち少なくとも１つを満たすように構成されうる。
ここで、基板１０に形成されるフィンパターン３は、以下に場合の組み合わせによって構成されうる。
（１）ｎ型活性領域１０ａに形成されるフィン１４の数が奇数または偶数である。
（２）ｐ型活性領域１０ｂに形成されるフィン１４の数が奇数または偶数である。
（３）ｎ型活性領域１０ａとｐ型活性領域１０ｂとの境界１９に配置される可能性のあるものとして取り除かれるフィンの数が１本または２本である。
以下に示すフィンパターン３は、第２方向に隣り合う２つのスタンダードセル２の境界に配置される可能性のあるフィンを１本取り除いた構成としている。また、ｎ型活性領域またはｐ型活性領域に形成されるべきフィンの間隔は、フィンの幅と同じ長さＬであるとする。
図１２（ａ）は、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの各々に４本のフィン１４が配置され、それらの境界１９において１本のフィンを取り除いた構成のフィンパターン３を示す。また、図１２（ｂ）は、図１２（ａ）に示すフィンパターン３を実現するために基板上に形成されるレジストパターン２４を示す。図１２（ｂ）に示すレジストパターン２４は、フィン１４の幅と同じ幅を有するライン要素２４ａ、およびフィン１４の幅の３倍の幅を有するライン要素２４ａによって構成されうる。また、ライン要素２４ａの間隔がフィン１４の幅の３倍で構成されうる。
図１３（ａ）は、ｎ型活性領域１０ａに５本、およびｐ型活性領域１０ｂに４本のフィン１４が配置され、それらの境界１９において２本のフィンを取り除いた構成のフィンパターン３を示す。図１３（ａ）では、２つのスタンダードセル２で１つのパターン周期７となっている。また、図１３（ｂ）は、図１３（ａ）に示すフィンパターン３を実現するために基板上に形成されるレジストパターン２４を示す。図１３（ｂ）に示すレジストパターン２４は、フィン１４の幅と同じ幅を有するライン要素２４ａ、フィン１４の幅の３倍の幅を有するライン要素２４ａ、およびフィン１４の幅の５倍の幅を有するライン要素２４ａによって構成されうる。また、ライン要素２４ａの間隔は、フィン１４の幅の３倍および５倍で構成されうる。
図１４（ａ）は、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの各々に４本のフィン１４が配置され、それらの境界１９において２本のフィンを取り除いた構成のフィンパターン３を示す。また、図１４（ｂ）は、図１４（ａ）に示すフィンパターン３を実現するために基板上に形成されるレジストパターン２４を示す。図１４（ｂ）に示すレジストパターン２４は、フィン１４の幅と同じ幅を有するライン要素２４ａ、フィン１４の幅の３倍の幅を有するライン要素２４ａ、およびフィン１４の幅の５倍の幅を有するライン要素２４ａによって構成されうる。また、ライン要素２４ａの間隔は、フィン１４の幅の３倍で構成されうる。
図１５（ａ）は、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの各々に５本のフィン１４が配置され、それらの境界１９において２本のフィンを取り除いた構成のフィンパターン３を示す。また、図１５（ｂ）は、図１５（ａ）に示すフィンパターン３を実現するために基板上に形成されるレジストパターン２４を示す。図１５（ｂ）に示すレジストパターン２４は、フィン１４の幅と同じ幅を有するライン要素２４ａ、およびフィン１４の幅の５倍の幅を有するライン要素２４ａによって構成されうる。ライン要素２４ａの間隔は、フィン１４の幅の３倍および５倍で構成されうる。
図１５（ａ）に示すフィンパターン３は、図１６（ｂ）に示すレジストパターン２４を基板上に形成することによっても実現することができる。図１６（ａ）に示すフィンパターン３は、図１５（ａ）に示すフィンパターン３と同様の構成である。図１６（ｂ）に示すレジストパターン２４は、フィン１４の幅と同じ幅を有するライン要素２４ａ、およびフィン１４の幅の３倍の幅を有するライン要素２４ａによって構成されうる。ライン要素２４ａの間隔は、フィン１４の幅の３倍および７倍で構成されうる。
図１７（ａ）は、ｎ型活性領域１０ａに４本、およびｐ型活性領域１０ｂに５本のフィン１４が配置され、それらの境界１９において１本のフィンを取り除いた構成のフィンパターン３を示す。図１７（ａ）では、２つのスタンダードセル２で１つのパターン周期７となっている。また、図１７（ｂ）は、図１７（ａ）に示すフィンパターン３を実現するために基板上に形成されるレジストパターン２４を示す。図１７（ｂ）に示すレジストパターン２４は、フィン１４の幅と同じ幅を有するライン要素２４ａ、およびフィン１４の幅の３倍の幅を有するライン要素２４ａによって構成されうる。ライン要素２４ａの間隔は、フィン１４の幅の３倍および５倍で構成されうる。
図１８（ａ）は、ｎ型活性領域１０ａに５本、およびｐ型活性領域１０ｂに４本のフィンが配置され、それらの境界１９において１本のフィン１４を取り除いた構成のフィンパターン３を示す。図１８（ａ）は、隣り合う２つのスタンダードセル２において、ｎ型活性領域１０ａおよびｐ型活性領域１０ｂの配置が反転してない例を示している。また、図１８（ｂ）は、図１８（ａ）に示すフィンパターン３を実現するために基板上に形成されるレジストパターン２４を示す。図１８（ｂ）に示すレジストパターン２４は、フィン１４の幅と同じ幅を有するライン要素２４ａ、フィン１４の幅の３倍の幅を有するライン要素２４ａ、およびフィン１４の幅の５倍の幅を有するライン要素２４ａによって構成されうる。ライン要素２４ａの間隔は、フィン１４の幅の３倍、５倍および７倍で構成されうる。このように２つのスタンダードセル２においてｎ型活性領域１０ａおよびｐ型活性領域１０ｂの配置が反転していない場合であっても、フィン１４の幅の奇数倍の幅を有する複数種類のライン要素２４ａによってレジストパターン２４を構成することができる
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、その要旨の範囲内で種々の変形および変更が可能である。
２：スタンダードセル、３：フィンパターン、１０：基板、１３：ゲート電極、１４：フィン、２４：レジストパターン、

Claims (12)

  1. 第１方向に伸びるライン状の複数のフィンが前記第１方向と異なる第２方向に沿って配列されたフィンパターンを基板に形成する形成方法であって、
    前記基板上にラインアンドスペースのレジストパターンを形成する第１工程と、
    前記レジストパターンにおける複数のライン要素の各々にサイドウォールを形成する第２工程と、
    前記レジストパターンを除去する第３工程と、
    前記サイドウォールをエッチングマスクとして前記基板のエッチングを行うことにより、前記基板に前記フィンパターンを形成する第４工程と、
    を含み、
    前記基板は、前記第２方向に隣り合い且つ導電型が互いに異なる第１活性領域および第２活性領域を含み、
    前記第１工程では、前記第１活性領域に形成されたフィンのうち前記第１活性領域と前記第２活性領域との境界に最も近いフィンと、前記第２活性領域に形成されたフィンのうち前記境界に最も近いフィンとの間隔が、前記第１活性領域に形成されたフィンのピッチおよび前記第２活性領域に形成されたフィンのピッチより広くなるように、前記第１活性領域または第２活性領域に形成されるべきフィンの間隔の奇数倍の幅を有する複数種類のライン要素によって構成された前記レジストパターンを前記基板上に形成する、ことを特徴とする形成方法。
  2. 前記第１工程では、前記境界に最も近い前記第１活性領域のフィンと前記境界に最も近い前記第２活性領域のフィンとの間隔を規定するための前記レジストパターンのライン要素の幅が、前記第１活性領域または前記第２活性領域に形成されるべきフィンの間隔を規定するための前記レジストパターンのライン要素の幅より広くなるように、前記レジストパターンを前記基板上に形成する、ことを特徴とする請求項１に記載の形成方法。
  3. 前記第１工程では、前記境界に最も近い前記第１活性領域のフィンと前記境界に最も近い前記第２活性領域のフィンとの間隔を規定するための前記レジストパターンのライン要素の幅が、前記第１活性領域または前記第２活性領域に形成されるべきフィンの間隔を規定するための前記レジストパターンのライン要素の幅のｎ倍（ｎは３以上の奇数）となるように、前記レジストパターンを前記基板上に形成する、ことを特徴とする請求項２に記載の形成方法。
  4. 前記第１工程では、前記第１活性領域または前記第２活性領域に形成されるべきフィンの間隔を規定するための前記レジストパターンのライン要素の幅が、前記基板に形成されるべきフィンの幅と同じになるように、前記レジストパターンを前記基板上に形成する、ことを特徴とする請求項１乃至３のうちいずれか１項に記載の形成方法。
  5. 前記第１工程では、前記レジストパターンにおけるライン要素の間隔が、前記基板に形成されるべきフィンの幅のｍ倍（ｍは３以上の奇数）になるように、前記レジストパターンを前記基板上に形成する、ことを特徴とする請求項１乃至４のうちいずれか１項に記載の形成方法。
  6. 前記第１工程では、前記レジストパターンにおけるライン要素の間隔が複数種類になるように、前記レジストパターンを前記基板上に形成する、ことを特徴とする請求項５に記載の形成方法。
  7. 前記第１工程では、前記第１活性領域または前記第２活性領域に形成されるフィンの幅と間隔とが同じ長さになるように前記レジストパターンを前記基板上に形成する、ことを特徴とする請求項１乃至６のうちいずれか１項に記載の形成方法。
  8. 前記第１工程では、前記基板上に形成されるべき前記レジストパターンのライン要素より太い幅のライン要素を有する仮レジストパターンを前記基板上に形成した後、当該仮レジストパターンのライン要素を加工することにより前記レジストパターンを前記基板上に形成する、ことを特徴とする請求項１乃至７のうちいずれか１項に記載の形成方法。
  9. 前記第１工程では、複数のライン要素を有する原版のパターンを前記基板に転写する工程を経ることにより前記レジストパターンを形成し、
    前記原版のパターンは、前記原版のパターンの非周期性による転写ずれに基づいて、各ライン要素が前記基板の目標位置に転写されるように形成されている、ことを特徴とする請求項１乃至８のうちいずれか１項に記載の形成方法。
  10. 第１方向に伸びるライン状の複数のフィンが前記第１方向と異なる第２方向に沿って配列されたフィンパターンを基板に形成する形成方法であって、
    前記基板上にラインアンドスペースのレジストパターンを形成する第１工程と、
    前記レジストパターンにおける複数のライン要素の各々にサイドウォールを形成する第２工程と、
    前記レジストパターンを除去する第３工程と、
    前記サイドウォールをエッチングマスクとして前記基板のエッチングを行うことにより、前記基板に前記フィンパターンを形成する第４工程と、
    を含み、
    前記基板は、前記第２方向に隣り合い且つ導電型が互いに異なる第１活性領域および第２活性領域を含み、
    前記第１工程では、前記第１活性領域に形成されたフィンのうち前記第１活性領域と前記第２活性領域との境界に最も近いフィンと、前記第２活性領域に形成されたフィンのうち前記境界に最も近いフィンとの間隔が、前記第１活性領域に形成されたフィンのピッチおよび前記第２活性領域に形成されたフィンのピッチより広くなるように、且つ、前記第１活性領域または前記第２活性領域に形成されるフィンの幅と間隔とが同じ長さになるように、前記レジストパターンを前記基板上に形成する、ことを特徴とする形成方法。
  11. 第１方向に伸びるライン状の複数のフィンが前記第１方向と異なる第２方向に沿って配列されたフィンパターンを基板に形成する形成方法であって、
    前記基板上にラインアンドスペースのレジストパターンを形成する第１工程と、
    前記レジストパターンにおける複数のライン要素の各々にサイドウォールを形成する第２工程と、
    前記レジストパターンを除去する第３工程と、
    前記サイドウォールをエッチングマスクとして前記基板のエッチングを行うことにより、前記基板に前記フィンパターンを形成する第４工程と、
    を含み、
    前記基板は、前記第２方向に隣り合い且つ導電型が互いに異なる第１活性領域および第２活性領域を含み、
    前記第１工程では、前記第１活性領域に形成されたフィンのうち前記第１活性領域と前記第２活性領域との境界に最も近いフィンと、前記第２活性領域に形成されたフィンのうち前記境界に最も近いフィンとの間隔が、前記第１活性領域に形成されたフィンのピッチおよび前記第２活性領域に形成されたフィンのピッチより広くなるように前記レジストパターンを前記基板上に形成し、
    前記第１工程では、前記基板上に形成されるべき前記レジストパターンのライン要素より太い幅のライン要素を有する仮レジストパターンを前記基板上に形成した後、当該仮レジストパターンのライン要素を加工することにより前記レジストパターンを前記基板上に形成する、ことを特徴とする形成方法。
  12. 第１方向に伸びるライン状の複数のフィンが前記第１方向と異なる第２方向に沿って配列されたフィンパターンを基板に形成する形成方法であって、
    前記基板上にラインアンドスペースのレジストパターンを形成する第１工程と、
    前記レジストパターンにおける複数のライン要素の各々にサイドウォールを形成する第２工程と、
    前記レジストパターンを除去する第３工程と、
    前記サイドウォールをエッチングマスクとして前記基板のエッチングを行うことにより、前記基板に前記フィンパターンを形成する第４工程と、
    を含み、
    前記基板は、前記第２方向に隣り合い且つ導電型が互いに異なる第１活性領域および第２活性領域を含み、
    前記第１工程では、前記第１活性領域に形成されたフィンのうち前記第１活性領域と前記第２活性領域との境界に最も近いフィンと、前記第２活性領域に形成されたフィンのうち前記境界に最も近いフィンとの間隔が、前記第１活性領域に形成されたフィンのピッチおよび前記第２活性領域に形成されたフィンのピッチより広くなるように前記レジストパターンを前記基板上に形成し、
    前記第１工程では、複数のライン要素を有する原版のパターンを前記基板に転写する工程を経ることにより前記レジストパターンを形成し、前記原版のパターンは、前記原版のパターンの非周期性による転写ずれに基づいて、各ライン要素が前記基板の目標位置に転写されるように形成されている、ことを特徴とする形成方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947592B2 (en) * 2015-11-16 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US10559501B2 (en) * 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
US10217633B2 (en) * 2017-03-13 2019-02-26 Globalfoundries Inc. Substantially defect-free polysilicon gate arrays
US10499876B2 (en) * 2017-07-31 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Test key design to enable X-ray scatterometry measurement

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
JP4718908B2 (ja) * 2005-06-14 2011-07-06 株式会社東芝 半導体装置および半導体装置の製造方法
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US7994020B2 (en) * 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
JP2010040630A (ja) * 2008-08-01 2010-02-18 Toshiba Corp 半導体装置
US7829951B2 (en) * 2008-11-06 2010-11-09 Qualcomm Incorporated Method of fabricating a fin field effect transistor (FinFET) device
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8921034B2 (en) * 2012-09-28 2014-12-30 Micron Technology, Inc. Patterned bases, and patterning methods
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
TWI557784B (zh) * 2014-09-18 2016-11-11 聯華電子股份有限公司 鰭式場效電晶體的製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7463049B2 (ja) 2016-03-17 2024-04-08 ヴィンタートゥール ガス アンド ディーゼル アーゲー ユニフロー掃気大型２ストロークディーゼルエンジンのためのシリンダ及び大型ディーゼルエンジン

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