KR20090069770A - 미세 콘택홀을 갖는 상변화 메모리 소자의 제조방법 - Google Patents

미세 콘택홀을 갖는 상변화 메모리 소자의 제조방법 Download PDF

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Abstract

콘택 불량을 방지할 수 있는 상변화 메모리 소자의 제조방법을 개시한다. 개시된 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 층간 절연막이 형성된 반도체 기판을 준비한다. 상기 층간 절연막 상부에 희생 패턴을 형성하고, 상기 희생 패턴 양측에 스페이서를 형성한다음, 상기 희생 패턴을 선택적으로 제거한다. 상기 스페이서를 마스크로 하여 층간 절연막을 식각하여 콘택홀을 형성한다.
PRAM, 스페이서, 콘택홀, 어퍼쳐

Description

미세 콘택홀을 갖는 상변화 메모리 소자의 제조방법{Method Of Manufacturing Phase Change Memory Device Having Contact Hole With Fine Pitch}
본 발명은 상변화 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 미세 피치의 콘택홀을 갖는 상변화 메모리 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 회로를 구성하는 패턴의 사이즈 및 간격(이하, 피치) 역시 점점 감소하고 있다. 더욱이 1기가(giga) 디램 메모리 소자의 경우 0.1㎛ 이하의 선폭 및/또는 간격을 갖는 패턴이 요구됨에 따라, 현재 사용되는 광원, 예컨대 KrF 광원(248nm) 또는 ArF 광원(193nm)등으로는 1기가 디램(DRAM) 소자에 적용 가능한 패턴을 형성하는 데 어려움이 있다.
현재, 디램 소자의 경우, 도 1a에 도시된 바와 같이, 1F×2F(여기서, F는 피치를 나타냄)로 규정된 면적내에 하나의 스토리지 노드 콘택(CT)이 마련되도록 설계된다.
이와 같은 디램 소자의 콘택(CT) 즉, 스토리지 노드 콘택홀을 형성하기 위하여, 노광 장비에 도 1b와 같은 다이폴(dipole) 형태의 어퍼쳐(10)를 설치하고 있다. 알려진 바와 같이, 어퍼쳐(10)는 노광 장비의 렌즈(도시되지 않음) 사이에 개 재되어, 입사되는 빛의 양 및 진행 방향을 결정하는 조명계이다. 디램 소자와 같이 1F×2F 정도의 협소한 면적당 하나의 스토리지 노드 콘택(CT)이 마련되는 경우, 보다 높은 광효율을 위해, 중심을 기준으로 180도 간격으로 배치된 2개의 개구(15)를 갖는 다이폴 타입의 어퍼쳐(10)가 주로 이용되고 있다.
한편, 상변화 메모리 소자의 경우, 도 1b에 도시된 바와 같이 1F×1F로 규정된 면적내에 하나의 다이오드(D)가 마련되도록 설계된다. 알려진 바와 같이, 상변화 메모리 소자의 경우, 단위 셀이, 모스 트랜지스터보다 좁은 면적을 갖는 pn 다이오드 및 상변화막으로 구성되므로, 상변화 메모리 소자의 단위 셀의 면적은 상기 디램 소자의 단위 셀 면적보다 작을 수 있다. 그러므로, 상변화 메모리 소자의 다이오드(D)는 디램 소자의 스토리지 노드 콘택(CT)보다 더 좁은 피치로 배열된다.
이러한 상변화 메모리 소자의 다이오드(D)를 제작하여야 하는 경우, 디램 소자의 스토리지 노드 콘택(CT) 형성시보다 더 높은 광 효율이 요구된다. 이에 따라, 상변화 메모리 소자의 하부 전극 콘택시, 다이폴 타입의 어퍼쳐(10)보다 더 많은 광효율을 제공할 수 있는 타입의 어퍼쳐, 예컨대 쿼드로폴(qurdrupole) 타입의 어퍼처(20)가 사용되고 있다. 쿼드로폴 타입의 어퍼쳐(20)는 도 2b에 도시된 바와 같이, 중심을 기준으로 90도 간격으로 배열된 개구(25)를 갖는다.
그런데, 이와 같은 쿼드로폴 타입의 어퍼쳐(20)는 다이폴 타입의 어퍼쳐(10)보다 더 많은 수의 개구를 포함하고 있으므로 인해, 다이폴 어퍼처(10) 광량의 두 배에 가까운 광량이 다이오드를 형성하기 위한 포토레지스트막에 더 제공된다. 이로 인해, 다이오드를 제작하기 위한 포토레지스트막이 광에 의해 열화가 될 수 있 어, 포토리소그라피 공정의 불량 나아가, 콘택 불량을 초래할 수 있다.
따라서, 본 발명의 목적은 포토레지스트막의 열화를 방지할 수 있는 상변화 메모리 소자의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 층간 절연막이 형성된 반도체 기판을 준비한다. 상기 층간 절연막 상부에 희생 패턴을 형성하고, 상기 희생 패턴 양측에 스페이서를 형성한다음, 상기 희생 패턴을 선택적으로 제거한다. 상기 스페이서를 마스크로 하여 층간 절연막을 식각하여 콘택홀을 형성한다.
본 발명에 의하면, 희생 패턴 양측에 형성된 스페이서를 마스크로 이용하여 콘택홀을 형성하므로, 희생 패턴을 형성하기 위한 포토레지스트 패턴은 상기 콘택홀의 피치보다 2배 큰 피치로 형성할 수 있다. 이에 따라, 포토레지스트 패턴의 형성시 다수의 개구를 갖는 어퍼쳐를 사용하지 않아도 되므로, 포토레지스트막의 열화를 방지할 수 있어, 궁극적으로 콘택 불량을 방지할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 3a 및 도 4a를 참조하면, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 그 표면에 n형의 불순물 영역(도시되지 않음)을 포함하고 있을 수 있다. 이러한 반도체 기판(100) 상부에 층간 절연막(110)을 형성한다. 층간 절연막(110)은 상변화 메모리 소자의 스위칭 소자로 형성될 다이오드(도시되지 않음)을 전기적으로 절연시키기 위한 막으로서, 막 조직이 치밀하면서 평탄화 특성을 갖는 절연막, 예컨대, HDP(high density plasma)막일 수 있다. 층간 절연막(110) 상부에 하드 마스크막(115)을 형성한다. 하드 마스크막(115)은 상기 층간 절연막(110)과 식각 선택비가 상이한 물질이 이용될 수 있고, 예를 들어, 실리콘 질산화막(SiON) 또는 실리콘 질화막(SiN)이 이용될 수 있다. 하드 마스크막(115) 상부에 희생막(120)을 형성한다. 희생막(120)은 상기 하드 마스크막(115)과 식각 선택비가 상이하면서, 하드 마스크막(115)에 비해 식각이 용이한 물질, 예컨대, 폴리실리콘막이 이용될 수 있다.
희생막(120) 상부에 상변화 메모리 소자의 다이오드 영역을 한정하기 위한 포토레지스트 패턴(125)을 형성한다. 포토레지스트 패턴(125)은 알려진 바와 같이, 포토레지스트막을 도포하는 단계, 레티클을 이용하여 포토레지스트막의 소정 부분을 노광하는 단계, 및 노광된 포토레지스트막을 현상하는 일련의 단계로 형성될 수 있다. 이때, 상기 포토레지스트 패턴(125)은 예정된 콘택홀의 피치 보다 2배 큰 피치로 배열한다. 예를 들어, 1피치 간격으로 배열된 콘택홀을 제작하여야 할 경우, 2피치 간격으로 포토레지스트 패턴(125)을 형성한다. 이와 같이 예정된 피치보다 2배 큰 간격으로 포토레지스트 패턴(125)이 형성되므로, 노광 공정시, 다수의 개구를 갖는 조명계가 요구되지 않는다. 본 실시예에서는 상기 포토레지스트막의 노광 공정시, 다이폴 타입의 어퍼쳐가 이용되었다. 도 4a에서, 실선으로 표시된 부분은 포토레지스트 패턴(125)이 형성되는 영역이고, 점선으로 표시된 부분은 이후 콘택홀이 형성될 영역이다.
또한, 상기 포토레지스트 패턴(125)은 도 5 또는 도 6에 도시된 레티클(200)에 의해 한정될 수 있다. 레티클(200)은 광에 투명한 기판(210), 및 투명 기판(210)상에 2피치 간격으로 섬(island) 형태로 배열되는 광에 대해 불투명한 패턴(220)으로 구성될 수 있다. 여기서, 상기 광에 대해 불투명한 패턴(220)은 크롬(Cr) 물질이거나, 혹은 위상 반전 물질일 수 있다. 이때, 레티클(200a)의 가장자리는 특정한 처리없이 도 5와 같이 섬 형태의 불투명 패턴(220)이 연속적으로 배열될 수도 있다. 또한, 레티클(200b)의 가장자리는 도 6에 도시된 바와 같이 스트라이프 형태의 불투명 패턴(220)이 형성될 수도 있다.
다음, 도 3b 및 도 4b를 참조하면, 상기 포토레지스트 패턴(125)을 마스크로 이용하여 상기 희생막(120)을 식각하여, 희생 패턴(120a)을 형성한다. 그후, 포토레지스트 패턴(125)을 공지의 방식으로 제거한다. 다음, 희생 패턴(120a)이 형성된 반도체 기판(100) 결과물 상부에 스페이서용 물질층(도시되지 않음)을 형성하고, 상기 스페이서용 물질층을 비등방성 식각하여, 상기 희생 패턴(120a) 측벽에 스페이서(130)를 형성한다. 이때, 스페이서(130)는 상기 희생 패턴(120a) 및 상기 하드 마스크막(115)과 식각 선택비가 상이한 막, 예컨대, 실리콘 산화막이 이용될 수 있다. 이와 같은 스페이서(130) 형성에 의해, 희생 패턴(120a) 사이에 하드 마스크막(115)의 일부가 노출된다. 이때, 상기 스페이서용 물질층은 노출되는 하드 마스크막(115)의 면적(폭)을 고려하여 그 두께가 결정된다. 여기서, 상기 노출되는 하드 마스크막(115) 부분은 이후 다이오드가 형성될 예정 영역이므로, 상기 희생 패턴(120a)의 면적과 동일한 면적을 갖도록 설정됨이 바람직하다. 또한, 상기 스페이서 식각은 마스크의 요구 없이 균일한 두께를 갖는 막에 대해 균일하게 식각이 이루어지는 특징을 가지므로, 상기 희생 패턴(120a) 양측벽에 동일하면서 대칭되는 형태의 스페이서(130)가 마련된다. 이에 따라, 상기 노출되는 하드 마스크막(115)과 상기 희생 패턴(120a)은 상기 스페이서(130)에 의해 동일한 간격(예컨대, 스페이서 폭, 혹은 1피치에 해당하는 폭)을 가지고 이격된다.
그 후, 도 3c 및 도 4c를 참조하면, 상기 희생 패턴(120a)을 선택적으로 제거한다. 잔류하는 스페이서(130)를 마스크로 이용하여 노출된 하드 마스크막(115)을 패터닝한다.
도 3d 및 도 4d를 참조하면, 상기 스페이서(130)를 공지의 방식으로 선택 제거한다. 이어서, 패터닝된 상기 하드 마스크막(115)을 마스크로 이용하여, 노출된 층간 절연막(110)을 식각하여, 다이오드가 형성될 콘택홀(140)을 형성한다. 그 후, 잔류하는 하드 마스크막(115)을 제거한다.
그 후, 도면에는 도시되지 않았지만, 상기 콘택홀(140)에 n형의 SEG(selective epitaxial growth)층을 성장한 다음, 상기 n형의 SEG층 상부에 p형 의 불순물 영역을 형성하여, 상기 콘택홀(140)내에 pn 다이오드를 형성한다.
이러한 다이오드(혹은 콘택홀)는 2 피치 간격으로 형성된 포토레지스트 패턴에 의해 형성되는 희생 패턴 양측에 형성되는 스페이서를 마스크로 이용하여, 1 피치 간격의 콘택홀을 형성한다. 이때, 상기 포토레지스트 패턴은 상술한 바와 같이 2 피치 간격으로 형성됨에 의해 복수의 개구를 갖는 어퍼쳐를 사용할 필요가 없게 된다. 그러므로, 상기 포토레지스트 패턴을 형성하기 위한 노광 공정시, 포토레지스트막의 열화를 줄일 수 있다. 따라서, 포토레지스트막(패턴)의 열화없이 1 피치 간격의 콘택홀을 제작할 수 있다.
본 실시예에서는 상기 포토레지스트 패턴으로 노광된 부분이 제거되는 포지티브 타입의 포토레지스트막을 이용하였으나, 노광된 부분이 잔류하는 네가티브 타입의 포토레지스트막을 이용하여도 동일한 효과를 얻을 수 있다.
또한, 본 실시예에서는 1피치 간격으로 배열되는 상변화 메모리 소자의 다이오드에 대해 예를 들어 설명하였지만, 이것에 국한하지 않고, 상변화 메모리 소자의 하부 전극 콘택 및 상부 전극 콘택에 모두 적용할 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1a는 일반적인 디램 소자의 스토리지 노드 콘택의 배열을 보여주는 평면도,
도 1b는 도 1a의 스토리지 노드 콘택을 형성하기 위한 다이폴 타입의 조명계를 보여주는 도면,
도 2a는 일반적인 상변화 메모리 소자의 다이오드 배열을 보여주는 평면도,
도 2b는 도 2a의 다이오드를 형성하기 위한 쿼드러폴 타입의 조명계를 보여주는 도면,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 평면도,
도 5 및 도 6은 본 발명의 실시예에 따른 레티클의 레티클의 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 층간 절연막
115 : 하드 마스크막 120 : 희생막
130 : 스페이서

Claims (9)

  1. 층간 절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 층간 절연막 상부에 희생 패턴을 형성하는 단계;
    상기 희생 패턴 양측에 스페이서를 형성하는 단계;
    상기 희생 패턴을 선택적으로 제거하는 단계; 및
    상기 스페이서를 마스크로 하여 층간 절연막을 식각하여 콘택홀을 형성하는 단계를 포함하며,
    상기 희생 패턴은 상기 콘택홀 피치의 2배의 피치를 가지고 배열되도록 형성하는 상변화 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 희생 패턴을 형성하는 단계는,
    상기 층간 절연막 상부에 희생막을 형성하는 단계;
    상기 희생막 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 형태로 희생막을 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계는,
    상기 층간 절연막 상부에 상기 콘택홀 피치의 2배의 피치 간격으로 포토레지스트 패턴을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계는,
    상기 층간 절연막 상부에 포토레지스트막을 도포하는 단계;
    상기 포토레지스트막을 다이폴(dipole) 타입의 조명계를 이용하여 노광하는 단계; 및
    상기 노광된 포토레지스트막을 현상하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 층간 절연막과 희생막 사이에, 상기 층간 절연막, 희생막, 및 스페이서와 식각 선택비가 상이한 하드 마스크막을 개재하는 단계를 더 포함하고,
    상기 콘택홀을 형성하는 단계는,
    상기 스페이서를 마스크로 하여 하드 마스크막을 식각하는 단계;
    상기 잔류하는 하드 마스크막을 마스크로 이용하여, 층간 절연막을 식각하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 희생 패턴이 형성된 반도체 기판 결과물 상부에 스페이서용 막을 형성하는 단계;
    상기 스페이서용 막을 비등방성 식각하여, 상기 희생 패턴 사이에 위치하는 하드 마스크막을 노출시키는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계 이후에,
    상기 콘택홀내에 n형의 SEG층을 형성하는 단계; 및
    상기 n형의 SEG층 상부에 p형의 불순물 영역을 형성하여, pn 다이오드를 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판은 pn 다이오드를 포함하고,
    상기 콘택홀을 형성하는 단계 이후에,
    상기 콘택홀내에 상기 pn 다이오드와 콘택되도록 하부 전극 콘택을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 반도체 기판은 pn 다이오드, 상기 pn 다이오드와 전기적으로 콘택되는 하부 전극 콘택, 및 상기 하부 전극 콘택과 전기적으로 콘택되는 상변화 물질막을 포함하고,
    상기 콘택홀을 형성하는 단계 이후에,
    상기 콘택홀내에, 상기 상변화 물질막과 콘택되도록 상부 전극 콘택을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US11467487B2 (en) * 2019-01-03 2022-10-11 Boe Technology Group Co., Ltd. Method for manufacturing template

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