CN104517888B - 一种制作半导体器件的方法 - Google Patents

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Abstract

本发明涉及一种制作半导体器件的方法，包括，提供半导体衬底，在所述半导体衬底上依次形成硬掩膜层和牺牲材料层；图案化所述牺牲材料层和所述硬掩膜层形成与平面器件区域将形成的隔离区域对应的开口图案；图案化FinFET区域中的牺牲材料层，以用于定义鳍片；根据图案化的所述牺牲材料层刻蚀所述半导体衬底，以在所述半导体衬底的所述FinFET区域中形成第一浅沟槽和位于所述第一浅沟槽之间的鳍片，在所述半导体衬底的所述平面器件区域中形成第二浅沟槽；在所述半导体衬底上形成隔离材料层，以完成对所述第一浅沟槽和第二浅沟槽的填充。根据本发明的制作方法将FinFET的高性能和平面晶体管优良的电学隔离性能和有效的结面积利用率相结合，以获得具有高性能且具有优良隔离结构的半导体器件。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，具体地，本发明涉及一种鳍片场效应晶体管(FinFET)的制作方法。
背景技术
集成电路（IC）已经从单个硅芯片上制作的少量互连的器件发展成数以百万的器件。当前IC提供远超过原有想象的性能和复杂性。为了实现复杂性和电路密度（即能够被封装到给定芯片面积上的器件数目）的改进，最小器件特征的尺寸，也称为器件“几何结构”，已经随着各代IC的技术演进而变得更小。现在以跨度少于四分之一微米的特征来制作半导体器件。
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的特征尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步了到纳米技术工艺节点，半导体器件的制造受到各种物理极限的限制。对于22nm及更先进的半导体技术而言，随着CMOS器件特征尺寸的不断缩小来自器件性能和物理极限的冲突促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片（fin）设置，因此能从三个面来控制栅介质层中的静电场，在电场控制方面的性能也更突出。
在现有制作FinFET的半导体技术中采用自对准双层图形（SADP）工艺形成鳍片，所以鳍片的宽度由沉积的侧壁厚度决定，这种制作FinFET的工艺只能得到一种鳍片的宽度。根据现有技术制作的FinFET半导体器件具有较浅的浅沟槽隔离结构（STI），从而导致FinFET器件之间的电学隔离性较差，这将是FinFET半导体器件技术所面临的挑战。
为了改善FinFET半导体器件的电学隔离问题，增加浅沟槽隔离结构的深度是有效的方法之一，但是对于在较小节距鳍片排列中的鳍片形貌控制和STI的填充能力而言在工艺整合上很难实现增加浅沟槽隔离结构的深度；还有另一种方法为增加器件之间的间距，但是这样会产生面积的浪费和仍然很难满足应用高电压应用的隔离要求。
目前，为了满足半导体技术的不断发展，提出了在图案化的硬掩膜层上添加另一掩膜层的方法以形成不同宽度的虚拟鳍片结构，添加的另一硬掩膜层用于在后续的刻蚀工艺过程中作为阻挡层避免其下方的区域被刻蚀掉，这一方法可以形成具有任意鳍片宽度的FinFET。这一方法虽然解决了SADP形成的鳍片宽度单一的问题，但是，较宽的鳍片和较窄的鳍片具有相同的STI深度，对器件之间的电学隔离性能没有任何改善。
传统的平面晶体管在有源区附近具有较深的STI深度，可以提供较好的电学隔离。平面晶体管的有源区面积可以任意设计，并且平面晶体管技术有丰富的技术经验积累，有利于二极管（Diode）、双极结型晶体管（BJT）、静电保护电路（ESD）等传统器件性能的实现。
因此，提出了一种将传统的平面晶体管集成到FinFET中，将FinFET的高性能与平面晶体管优良的电学隔离性能和有源区面积的连续可调相结合，以获得具有高性能且具有优良隔离结构的半导体器件。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了有效解决上述问题，本发明提出了一种制作半导体器件的方法，包括：提供半导体衬底，所述半导体衬底包括FinFET区域和平面器件区域；在所述半导体衬底上依次形成硬掩膜层和牺牲材料层；图案化所述牺牲材料层和所述硬掩膜层形成与平面器件区域将形成的隔离区域对应的开口图案；图案化所述FinFET区域中的所述牺牲材料层，以用于定义鳍片；根据图案化的所述牺牲材料层刻蚀所述半导体衬底，以在所述半导体衬底的所述FinFET区域中形成第一浅沟槽和位于所述第一浅沟槽之间的鳍片，在所述半导体衬底的所述平面器件区域中形成第二浅沟槽；在所述半导体衬底上形成隔离材料层，以完成对所述第一浅沟槽和第二浅沟槽的填充；平坦化所述隔离材料层，以使所述隔离材料层与所述硬掩膜层的顶部齐平；部分去除所述隔离材料层；去除所述硬掩膜层；在所述半导体衬底上形成光刻胶层，所述光刻胶层覆盖所述平面器件区域露出所述FinFET区域；回刻蚀FinFET区域中的所述隔离材料层，以形成第一浅沟槽隔离结构；去除所述光刻胶层，同时在所述平面器件区域形成第二浅沟槽隔离结构。
优选地，所述第二浅沟槽隔离结构与半导体衬底的表面具有台阶。
优选地，所述台阶的高度由所述硬掩膜层去除之前的所述隔离材料层去除量所决定。
优选地，所述第二浅沟槽比所述第一浅沟槽深。
优选地，所述第一浅沟槽和所述第二浅沟槽之间的深度差由所述硬掩膜层和所述牺牲材料层的厚度以及刻蚀的选择比所决定。
优选地，所述FinFET区域的有源区和所述平面器件区域的有源区之间形成有台阶。
优选地，所述半导体衬底为体硅。
优选地，所述硬掩膜层的材料为氮化物，所述隔离材料层的材料为氧化物。
优选地，所述硬掩膜层和所述半导体衬底之间还形成有垫氧化物层。
本发明提出了一种将平面半导体器件集成到FinFET半导体器件中的制作方法，平面半导体器件在有源区附近具有较深的STI能够实现很好的隔离性能，采用传统并且简单的图案化工艺应用到FinFET的制作工艺中以实现平面半导体器件的集成，一个图案化工艺用于定义平面器件区域的STI沟槽图案，另一个图案化工艺用于保护平面器件区域避免FinFET区域中的STI的回刻蚀工艺对平面器件区域的损伤。通过硬掩膜、氮化物层的厚度和刻蚀选择比可以调节平面半导体器件的STI的深度比FinFET器件的STI较深。通过优化的氮化物去除时的STI氧化物层的去除量和FinFET的STI氧化物层回刻蚀的程度能够调节平面半导体器件的台阶高度和FinFET半导体器件的鳍片高度。根据本发明制作的半导体器件具有高性能的FinFET器件区和传统的平面器件区域。同时在完全形成STI之后平面半导体器件的制作工艺与FinFET的制作工艺完全兼容。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1F为根据本发明的一个实施方式制备FinFET的过程剖面示意图；
图2为根据本发明的一个实施方式制备FinFET的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面将结合图1A-1F对本发明所述半导体器件的制备方法进行详细描述。如图1A所示，提供半导体衬底100，在所述半导体的衬底100中形成有阱；
所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。半导体衬底100优选体硅。此外，半导体衬底上可以被定义有源区。
所述半导体衬底具有平面器件区域和FinFET区域。所述半导体衬底100包括FinFET区域和平面器件区域。在半导体衬底100上形成垫氧化物层101，垫氧化物层的厚度范围为10埃至100埃。
在垫氧化物层101上形成牺牲材料层102，牺牲材料层材料优选氮化物，氮化物层的厚度范围为100埃至1500埃，氮化物层的材料优选氮化硅，牺牲材料层的材料可以为其它的任何适合的材料不限于氮化物，可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等形成氮化物层。
在氮化物层102上形成硬掩膜层103，硬掩膜层103的材料可以为氮化物、氮氧化物、富含硅的氧化物，含氟的二氧化硅（FSG），碳掺杂的氧化硅（black diamond）等诸如类似的物质，作为后续刻蚀过程中的硬掩膜层。硬掩膜层可以使用包括但不限于：化学汽相沉积方法和物理汽相沉积方法的方法形成。其中硬掩膜层的材料优选二氧化硅，硬掩膜层的厚度为100埃至1000埃。
作为本发明的一具体实施方式，在硬掩膜层103上依次形成介电抗反射涂层（DARC）、底部抗反射涂层（BARC）和图案化的光刻胶层。
然后通过光刻掩膜版将平面器件区域I中的STI沟槽的图形转移到硬掩膜层上，以光刻胶层作为掩膜刻蚀硬掩膜层103，在所述硬掩膜层103中形成与平面器件区域将形成的隔离区域对应的开口图案，图案化所述硬掩膜层103形成与平面器件区域将形成的隔离区域对应的开口图案时，所述氮化物层同时被图案化，相当于，再以硬掩膜层103为掩膜刻蚀氮化物层102形成开口104，去除所述光刻胶层。
在本发明的一具体实施方式中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对硬掩膜层103和氮化物层102进行刻蚀，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
在所述半导体衬底中形成有阱，在本发明的一具体实施方式中所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述衬底上形成N阱和P阱。
接着，在FinFET区域中的氮化物层上形成虚拟鳍片结构105，如图1B所示，所述虚拟鳍片结构的形成方法可以为采用SADP工艺处理FinFET区域中的硬掩膜层以在所述氮化物层上形成虚拟鳍片结构105，采用SADP工艺形成虚拟鳍片结构对于本领域的技术人员是熟知的常用技术手段，在此不详细论述。形成虚拟鳍片结构的方法还可以为在FinFET区域II中的硬掩膜层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻硬掩膜层，以形成图案化的硬掩膜层。如图1C所示，虚拟鳍片结构105定义了所述鳍片的宽度、长度以及位置等，以虚拟鳍片结构105为掩膜刻蚀所述氮化物层102、垫氧化物层101以及所述半导体衬底100，在所述FinFET区域中形成浅沟槽106和浅沟槽之间的鳍片结构107以及鳍片结构上的氧化物层101’和氮化硅层102’，同时刻蚀平面器件区域中的垫氧化物层和半导体衬底以在平面器件区域中的半导体衬底上形成平面浅沟槽108。FinFET区域中的虚拟鳍片结构105和平面器件区域中的硬掩膜层在刻蚀形成鳍片结构的过程中大部分被消耗掉。具体地，根据氮化物层中的开口104和虚拟鳍片结构105同时刻蚀平面器件区域中的垫氧化物层和半导体衬底，以及刻蚀FinFET区域中的氮化物层、垫氧化物层和半导体衬底，由于在上一步骤中（附图1B）先在平面器件区域中的氮化物层中形成开口，在平面器件区域I和FinFET区域II的半导体衬底之间形成了高度差h，所述h数值为可调的，其由硬掩膜层和氮化物层的厚度、刻蚀的选择比决定，所述h数值为平面器件区域I的STI的深度与FinFET区域II的STI的深度差。
在本发明的一具体实施方式中，以所述虚拟鳍片结构105为掩膜，在通入CF4和CHF3的刻蚀条件下，对所述氮化物层102、垫氧化物层101和所述半导体衬底100进行刻蚀，在该步骤中所述蚀刻压力：50-150mTorr；功率：300-800W；时间：5-15s；其中气体流量：CF4，10-30sccm；CHF3，10-30sccm，需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
如图1D所示，所述浅沟槽106和浅沟槽108中沉积形成隔离材料层109，隔离材料层109的材料为氧化物，氧化物层109材料优选二氧化硅，隔离材料层的材料可以为其它的任何适合的材料不限于氧化物。采用高深比二氧化硅沉积技术填充浅沟槽106和浅沟槽108，以使浅沟槽106和浅沟槽108中完全填充氧化物层，且氧化物层109覆盖整个半导体衬底和氮化物表面，可以采用化学气相沉积法(CVD)，如high aspect ratio process(HARP)，Flowable CVD(FCVD)、低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等。
然后，采用平坦化工艺去除多余的氧化物层109平坦化工艺停止于氮化物层101’，以使氧化物层109的顶部与氮化物层101’的顶部齐平。
可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。在执行平坦化工艺之后，采用湿法清洗去除一定量的氧化物层（STI），其中根据平面器件区域中需要的台阶高度（step-height）来选择湿法清洗去除氧化物层的量。
接着，采用湿法清洗去除半导体衬底上的氮化物层101’，位于所述平面器件区域的氮化物层和FinFET区域的氮化物层被完全去除。所述湿法清洗可采用稀释的氢氟酸去除氧化物和热磷酸去除氮化物层。其中，优化的氮化物层去除工艺以调节平面器件区域I中的晶体管的台阶高度（step height），所述平面器件区域的STI的氧化物层和所述平面器件区域的有源区之间形成有台阶。
如图1E所示，在半导体衬底上形成光刻胶110，光刻胶层覆盖平面器件区域I。
光刻胶掩模材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，光刻胶掩模层包括具有厚度从大约500到大约3000埃的正性光刻胶材料或负性光刻胶材料。
在本发明的一具体实施方式中，采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层110，图案化的光刻胶层110覆盖平面器件区域露出FinFET区域。图案化的光刻胶掩膜层用于保护平面器件区域中的氧化物层和半导体衬底。
采回蚀刻（etch back）FinFET区域中的氧化物层109回蚀刻（etch back）形成顶部低于所述鳍片107的浅沟槽隔离结构111。回刻蚀深度为100埃至1000埃。基于氮化物层去除后的台阶高度，优化的STI回刻蚀工艺能够满足鳍片栅极的目标高度。既可以采用干蚀刻法也可以采用湿蚀刻法移除氧化物层。
如图1F所示，去除光刻胶层110，同时在所述平面器件区域形成浅沟槽隔离结构112。在一具体实施例中，可以采用灰化工艺去除所述图案化的光刻胶层，以露出平面器件区域中的氧化物层112和垫氧化物层101’。其中，平面器件区域中的浅沟槽隔离结构112与半导体衬底的表面具有台阶高度b，在FinFET区域中的浅沟槽隔离结构111与半导体衬底的表面具有台阶高度a，所述台阶高度a和台阶高度b由氧化物层的去除量所决定。
将FinFET晶体管和平面半导体器件集成到同一芯片上，在FinFET区域具有较浅的STI的深度；在平面半导体区域具有有较深的STI的深度，它们两者STI的深度台阶（depthstep）位于FinFET的有源区和平面半导体器件的有源区之间。
本发明的制作半导体器件的方法可以应用于体FinFET（bulk FinFET）半导体器件、绝缘体上硅（SOI）FinFET半导体器件、但是对于UTB-SOI(ultra-thin-body silicon-on-insulator technology）半导体器件将会只存在平面器件区域的台阶高度而不存在STI深度台阶。同时本发明通过调节在氮化物去除前的氧化物层去除量和FinFET的STI氧化物层回刻蚀深度能够满足平面半导体器件的台阶高度和FinFET半导体器件的鳍片高度的要求。
图2为本发明另一具体实施方式中所述半导体器件制备方法流程图，具体地包括以下步骤：
步骤201提供半导体衬底，半导体衬底具有FinFET区域和平面器件区域，在半导体衬底上依次形成垫氧化物层、氮化物层和硬掩膜层，图案化所述硬掩膜层和氮化物层，形成与平面器件区域将形成的隔离区域对应的开口图案；
步骤202在FinFET区域中的氮化物层上形成虚拟鳍片结构；
步骤203根据虚拟鳍片结构，刻蚀氮化物层、垫氧化物层和半导体衬底以在FinFET区域中形成第一浅沟槽和第一浅沟槽之间的鳍片，在平面器件区域中形成第二浅沟槽；
步骤204在所述半导体衬底上形成隔离材料层填充第一浅沟槽和第二浅沟槽，隔离材料层覆盖氮化物层、第一浅沟槽和第二浅沟槽；
步骤205采用平坦化工艺处理多余的隔离材料层停止于氮化物层，以使隔离材料层与氮化物层的顶部齐平，之后执行湿法清洗去除一定量的隔离材料层；
步骤206去除氮化物层；
步骤207在所述半导体衬底上形成光刻胶层，所述光刻胶层覆盖所述平面器件区域露出所述FinFET区域；
步骤208回刻蚀FinFET区域中的所述隔离材料层，以形成第一浅沟槽隔离结构；
步骤209去除所述光刻胶层，同时在所述平面器件区域形成第二浅沟槽隔离结构。
本发明提出了一种将平面半导体器件集成到FinFET半导体器件中的制作方法，平面半导体器件在有源区附近具有较深的STI能够实现很好的隔离性能，采用传统并且简单的图案化工艺应用到FinFET的制作工艺中以实现平面半导体器件的集成，一个图案化工艺用于定义平面器件区域的STI沟槽图案，另一个图案化工艺用于保护平面器件区域避免FinFET区域中的STI的回刻蚀工艺对平面器件区域的损伤。通过硬掩膜、氮化物层的厚度和刻蚀选择比可以调节平面半导体器件的STI的深度比FinFET器件的STI较深。通过优化的氮化物去除时的STI氧化物层的去除量和FinFET的STI氧化物层回刻蚀的程度能够调节平面半导体器件的台阶高度和FinFET半导体器件的鳍片高度。根据本发明制作的半导体器件兼具有FinFET器件和平面器件的优点。同时在完全形成STI之后平面半导体器件的制作工艺与FinFET的制作工艺完全兼容。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (9)

1.一种制作半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括FinFET区域和平面器件区域；
在所述半导体衬底上依次形成牺牲材料层和硬掩膜层；
图案化所述硬掩膜层和所述牺牲材料层形成与平面器件区域将形成的隔离区域对应的开口图案；
图案化所述FinFET区域中的所述硬掩膜层，以用于定义鳍片；
根据图案化的所述硬掩膜层刻蚀所述牺牲材料层和半导体衬底，以在所述半导体衬底的所述FinFET区域中形成第一浅沟槽和位于所述第一浅沟槽之间的鳍片，在所述半导体衬底的所述平面器件区域中形成第二浅沟槽；
在所述半导体衬底上形成隔离材料层，以完成对所述第一浅沟槽和第二浅沟槽的填充；
平坦化所述隔离材料层，以使所述隔离材料层与所述牺牲材料层的顶部齐平；
部分去除所述隔离材料层；
去除所述牺牲材料层；
在所述半导体衬底上形成光刻胶层，所述光刻胶层覆盖所述平面器件区域露出所述FinFET区域；
回刻蚀FinFET区域中的所述隔离材料层，以形成第一浅沟槽隔离结构；
去除所述光刻胶层，同时在所述平面器件区域形成第二浅沟槽隔离结构。
2.根据要求1所述的方法，其特征在于，所述第二浅沟槽隔离结构与半导体衬底的表面具有台阶。
3.根据要求2所述的方法，其特征在于，所述台阶的高度由所述牺牲材料层层去除之前的所述隔离材料层去除量所决定。
4.根据要求1所述的方法，其特征在于，所述第二浅沟槽比所述第一浅沟槽深。
5.根据要求4所述的方法，其特征在于，所述第一浅沟槽和所述第二浅沟槽之间的深度差由所述硬掩膜层和所述牺牲材料层的厚度以及刻蚀的选择比所决定。
6.根据要求1所述的方法，其特征在于，所述FinFET区域的有源区和所述平面器件区域的有源区之间形成有台阶。
7.根据要求1所述的方法，其特征在于，所述半导体衬底为体硅。
8.根据要求1所述的方法，其特征在于，所述硬掩膜层的材料为氮化物，所述隔离材料层的材料为氧化物。
9.根据要求1所述的方法，其特征在于，所述硬掩膜层和所述半导体衬底之间还形成有垫氧化物层。
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