CN102099902A - 带有沟道分隔的鳍状半导体设备生产方法 - Google Patents

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Abstract

本发明提供了一种生产诸如FinFET设备结构之类半导体设备结构(300)的方法。所述方法从提供基板开始，所述基板包括块状半导体材料(302)、从所属块状半导体材料(302)中形成的第一导电鳍结构(306)和从所属块状半导体材料(302)中形成的第二导电鳍结构(308)。所述第一导电鳍结构(306)和所述第二导电鳍结构(308)由间隔(322)分隔。接着，在所述间隔(322)内，贴近所述第一导电鳍结构(306)和所述第二导电鳍结构(308)形成垫板(332、334)。随后，使用所述垫板(332、334)作为蚀刻掩模在蚀刻步骤蚀刻所述块状半导体材料(302)，以在所述块状半导体材料(302)内形成分隔沟道(336)。在所述分隔沟道(336)内、所述垫板(332、334)上、所述第一导电鳍结构(306)上和所述第二导电鳍结构(308)上形成介电材料(340)。然后，蚀刻至少一部分所述介电材料(340)和至少一部分所述垫板(332、334)，以暴露所述第一导电鳍结构(306)的上方部分(342)和所述第二导电鳍结构(308)的上方部分(342)，同时保留所述分隔沟道(336)内的所述介电材料(340)。在这些步骤后，使用传统方式完成所述设备的生产。

Description

带有沟道分隔的鳍状半导体设备生产方法
技术领域
笼统地说，下述内容的实施方式是关于半导体设备及其相关生产工艺。更具体地说，下述内容的实施方式是关于生产带有沟道分隔的半导体设备，例如FinFET设备。
背景技术
晶体管，例如金属氧化物半导体场-效应晶体管(MOSFETs)，是大量大多数半导体设备的核心构造模块。某些半导体设备，例如高性能处理设备，可包括数百万个晶体管。对这些设备而言，传统上，减小晶体管尺寸并由此增加晶体管密度是半导体生产工业中的高优先级目标。
FinFET是一种能够使用非常小尺度工艺生产的晶体管。图1是在半导体晶圆基板102上形成的FinFET 100的简化透视图。FinFET的名字来源于其能够用于一个或多个导电鳍(fins)(FinFET 100只包括一个鳍104)。如图1所示，鳍104在FinFET 100的源头区106和排放区108之间延伸。FinFET 100包括一个环绕在鳍104周围的门结构110。鳍104被门结构110环绕的尺寸决定了FinFET 100的有效通道。图2为另一个FinFET 200的简化透视图；该特定的版本包括在源头区204和排放区206之间延伸的三个鳍202。与FinFET 100一样，贯穿所述三个鳍202形成门结构208。当在该方式中采用多个鳍时，保持均匀的鳍厚度和均匀的鳍间隙(两个相邻的鳍之间的距离加上鳍厚度)是极其重要的。
FinFET设备以往是采用绝缘硅(SOI)基板生产。使用SOI基板，所述导电鳍从所述硅材料中形成，其中所述绝缘层在相邻FinFET设备之间起到绝缘作用。块硅基板比SOI基板便宜，而如果采用合适的绝缘方法，FinFET设备也能够采用块硅生产。一种已知的用于从块硅基板中生产FinFET的绝缘方法需要多个光刻和蚀刻步骤，在n通道和p通道晶体设备之间产生沟道。这样的多个光刻与蚀刻步骤的成本和复杂度掩盖了使用块硅基板代替SOI所带来的好处。
发明内容
本发明所述的FinFET生产技术能够用于块状半导体基板，且能够与其他工艺技术结合使用。所述生产技术在相邻的FinFET设备之间产生隔离沟道，而无需额外的光刻和蚀刻步骤。所产生的隔离沟道能够相对于所述相邻的FinFET设备(例如相邻的PMOS和NMOS晶体管设备)的边界自动对准。
上述的和其他的方面能够通过鳍状半导体设备的沟道隔离方法的实施方式实现。该方法包括从块状半导体基板上形成第一导电鳍系列和第二导电鳍系列，所述第一导电鳍系列和第二导电鳍系列由间隔分离开。所述方法随后在所述第一导电鳍系列、第二导电鳍系列和所述块状半导体基板上沉积氧化材料。所述氧化材料形成与所述间隔相对应(corresponds to)的凹陷，其中所述凹陷位于所述氧化材料的相对侧壁面之间。所述凹陷深入所属块状半导体材料形成沟道，所述沟道自动与所述相对侧壁面对齐，采用介电材料填入所述沟道。
本发明还提供了一种生产半导体设备的方法。所述方法包括提供基板，所述基板包括块状半导体材料、从所述块状半导体材料中形成的第一导电鳍结构和从所述块状半导体材料中形成的第二导电鳍结构，其中所述第一导电鳍结构和第二导电鳍结构由间隔分离开。所述方法在所述间隔内，贴近(adjacent)所述第一导电鳍结构和第二导电鳍结构形成垫板(spacers)，随后使用所述垫板作为蚀刻掩模蚀刻所述块状半导体材料，在所述块状半导体材料中形成间隔沟道。在所述隔离沟道内、所述垫板上方、所述第一导电鳍结构上方和所述第二导电鳍结构上方放置介电材料，所述介电材料随后与所述垫板一起被蚀刻，直到暴露所述第一导电鳍结构的上方部分和第二导电鳍结构的上方部分，同时保留在所述隔离沟道内的所述介电材料。本方法的替代实施方式在所述隔离沟道内形成所述介电材料之前去除所述第一导电鳍结构上方和所述第二导电鳍结构上方的垫板。
这里的发明内容综述带来了简化形式的概念的选择，所述简化方式会在下文中更详细地描述。本综述并未指出要求保护的内容的关键特征或必要特征，也并不能被用作辅助确认所述要求保护的内容的范围。
附图简要说明
为了更透彻地理解下述内容，可结合下面的图片，参考详细描述和权利要求，其中在图片之间相同的标注号指代相同的部件。
图1为传统FinFET的简化透视图；
图1为具有多个鳍的传统FinFET的简化透视图；
图3-10为显示半导体设备结构的实施方式和相关生产方法的截面图；以及
图11和12为显示半导体设备结构的另一种实施方式和相关生产方法的步骤的截面图。
具体实施方式
下文的详细描述仅仅是性质的描述，并非限制所述主题或所述申请的实施方式以及这些实施方式的使用。这里所使用的词汇“示例的”意思是“作为例子、实例或例证”。无需认为这里所描述的任何示例的执行方式相比其他执行方式是更优选的或更有利的。更进一步地，无需受限于先前的技术领域、背景技术、发明内容或后续的详细描述中所表述或暗示的理论。
为了简明起见，与半导体设备生产相关的传统技术在本发明中不作详细介绍。更进一步，本发明所述的各种工作和工艺步骤能够融入更复杂的程序或工艺中，所述程序或工艺具有本发明中未描述附加步骤或功能。特别地，半导体晶体管设备生产中的各种步骤是众所周知的，因此为了简明起见，许多传统的步骤在本发明中只会简单提起或者完全忽略，不提供所述众所周知的工艺细节。
本发明中所描述的技术和工艺可用于生产MOS晶体管设备，包括NMOS晶体管设备、PMOS晶体管设备和CMOS晶体管设备。尽管“MOS设备”的称谓通常指具有金属门电极和氧化门绝缘体的设备，该称谓在本文的全文中将被用于指代任意的半导体设备，所述半导体设备包括导体门电极(金属或其他导体材料)，所述导体门电极位于门绝缘体(氧化物或其他绝缘体)上方，所述门绝缘体依次位于半导体基板上方。
已知多种FinFET设备和相关的生产工艺。例如，专利号为6872647和6921963的美国专利(均授权给Advanced Micro Devices公司)都涉及FinFETs和生产FinFETs的工艺(这两个专利的相关内容被引用在此作为参考)。根据这两个专利中所描述的传统生产技术，FinFET设备中的导电鳍采用光刻、蚀刻和其他传统工艺步骤制成。FinFET的性能依赖于鳍的厚度和间隙，所述厚度和间隙应当保持均匀并且在生产过程中严格控制。基于该考虑，采用现代半导体生产工艺(例如32nm或者更小的技术)生产FinFET，由于控制所述鳍的尺寸的重要性，可以是具有挑战性的。
本发明所述的技术和工艺可用于在块状半导体基板上形成的相邻FinFET设备之间形成绝缘区域。图3-10为显示半导体设备结构300的实施方式和示例生产方法的截面图。该生产工艺显示了沟道隔离方法的一种实施方式，所述沟道隔离方法适用于鳍状半导体设备，例如FinFETs。图3描绘的所述半导体设备结构300在所述生产工艺的中间阶段，也就是说，在提供合适的基板、在所述基板形成导电鳍并在所述导电鳍上形成氮化盖之后。在这个特定实施方式中，半导体设备结构300使用块状半导体基板，例如块硅基板302。“硅基板”这个称谓在本发明中用于包含通常的单晶体或相对纯净的硅材料，所述硅材料通常应用于所述半导体工业中。块硅基板302原本可以是N型或P型硅，但是通常是P型，而块硅基板302随后以合适的方式掺杂以形成活性区域。这里，在传统方式中所述导电鳍从块硅基板302中形成。
图3显示了半导体设备结构300在从块硅基板302中形成多个鳍304、306、308和310之后，以及在所述鳍上方形成氮化硅盖312之后的状态。导电鳍与其上方覆盖的氮化物盖的结合物在本发明中被称为“导电鳍结构”。所述鳍和盖采用众所周知的技术和工艺步骤形成(例如与光刻和图案化、侧壁图像转印、蚀刻、材料成长、材料沉积、表面极化等类似工艺相关的技术和步骤)。导电鳍304和306共同形成了第一导电鳍系列314，导电鳍308和310共同形成了第二导电鳍系列316。尽管半导体设备结构300每个系列包括两个鳍，替代实施方式无需如此设置。事实上，一个导电鳍系列可以包括任意数量的鳍，也包括一个。更进一步，第一导电鳍系列314中的鳍的数量无需与第二导电鳍系列316中的鳍的数量相等(由于流动性的差异，相比n型的设备鳍通常会有更多p型的设备鳍)。当半导体设备结构300的制备结束后，所述第一系列314可以用于第一设备(例如NMOS晶体管设备)，所属第二系列316可以用于第二设备(例如PMOS晶体管设备)，其中这两个设备彼此分离。
每个系列中的所述导电鳍的形成使其具有一致的间隙和一致的鳍厚度。在实际操作中，两个鳍系列314和316通常具有相同的所述鳍间隙和厚度。在图3中，箭头318表示导电鳍304的所述鳍厚度，箭头320表示所述两个相邻鳍308和310之间的间隙。在一些实施方式中，所述鳍厚度可以在约10-60nm(优选约10-20nm)的范围内，所述鳍间隙可以在约30-300nm(优选约40-50nm)的范围内。在某些实施方式中，所述导电鳍高约40-70nm，氮化硅盖312高约20-40nm。应当理解的是，提供这些示例尺寸是为了建立一个方便和实际的参考框架，半导体设备结构300的实际实施方式的实际尺寸可以变化。
第一导电鳍系列314和第二导电鳍系列316由一沟道322分隔，所述沟道通常定位在导电鳍306和导电鳍308之间。注意，所述沟道322将第一导电鳍系列314与第二导电鳍系列316分隔开来，在半导体设备结构300中该分隔距离比选定的鳍间隙320大。所述沟道322可表示的空间，原本会被根据所述选定的鳍间隙320所形成的至少一个导电鳍所占据。例如，半导体设备结构300代表了一种实施方式，其中，所述沟道322仅包含一个导电鳍。其他实施方式可使用更宽的间隙，可能对应多于一个的“缺失”导电鳍。
尽管在如图3所示的工艺中的步骤之后，可采取其他的生产步骤或亚工艺，该实施实例继续在所述第一导电鳍系列314上方、第二导电鳍系列316上方以及所述块硅基板302上方沉积绝缘材料，例如氧化物(优选氧化硅)(图4)。换句话说，所述氧化物材料324以整体覆盖的方式覆盖在半导体设备结构300的所述暴露表面上。如图4所示，在沉积后，所述氧化物材料324填入每个导电鳍系列的相邻鳍之间的空隙内，并排列在沟道322所定义的空间内。如果合理控制该沉积步骤，氧化物材料324不会完全填满沟道322，氧化物材料324通常会符合沟道322的外形。在所示的实施方式中，氧化物材料324的沉积厚度约为25-30nm。
氧化物材料324的沉积导致形成凹陷326，所述凹陷通常对应于沟道322的位置和形状。该凹陷326由氧化物材料324的某些特性限定。特别地，凹陷326的边界由氧化物材料324的相对侧壁328、氧化材料324的最低的暴露表面330组成。
尽管在形成氧化材料324之后能够执行其他的生产步骤或亚工艺，该实施实例继续进行蚀刻步骤，优选采用各向异性的蚀刻技术(即定向蚀刻)。图5显示了各向异性蚀刻氧化物材料324以延伸凹陷326至所述块硅基板302的结果。换句话说，凹陷326现在的终端在块硅基板302。在该步骤中使用的蚀刻化学物质选择性蚀刻氧化物材料324，而基本不蚀刻氮化硅盖312和块硅基板302。该蚀刻步骤的各向异性的特性在沟道322中形成了垫板332和334。垫板332贴近导电鳍306，垫板334贴近导电鳍308。这些垫板332和334通常被称为侧壁垫板。事实上，垫板332和334通常与原本的沉积氧化物材料324的相对的侧壁328对齐并与其对应。
尽管在形成垫板332和334之后能够执行其他的生产步骤或亚工艺，该实施实例继续进行另一个蚀刻步骤(图6)。该步骤中使用的蚀刻化学物质选择性蚀刻硅，而基本不蚀刻氧化物材料324和氮化硅盖312。该蚀刻步骤优选采用各向异性蚀刻技术以蚀刻块硅基板302，使用氧化物材料324作为蚀刻掩模。更详细地说，垫板332和334作为硬质蚀刻掩模在块硅基板302内形成隔离沟道336。值得注意的是，该蚀刻步骤加深凹陷326，让其进入块硅基板302内，形成隔离沟道336，所述隔离沟道自动与相对侧壁328对齐(以及，因此，自动对齐垫板332和334)。在某些实施方式中，隔离沟道336被蚀刻的深度在约0.15-0.50μm的范围内(优选深度约0.15μm)。
图7显示了在完成可选的再次氧化步骤之后的半导体设备结构300的状态。可执行该可选的步骤以修复所述硅材料的界面，通常所述界面会在蚀刻中受到破坏。根据传统的再次氧化技术，半导体设备结构300会保持在高温下暴露在氧气中，由此在隔离沟道336种形成暴露硅材料的氧化物。图7显示了该氧化层338，为了能够看清对其进行放大。值得注意的是，由于在该实施方式中氧化物材料324不能作为合适的氧气屏障，该再次氧化步骤也氧化了所述导电鳍。因此，如果在所述生产工艺中包括该可选的再次氧化步骤，那么可能需要控制初始的鳍宽度和鳍间隙以适应由于产生氧化层338带来的所述鳍的变窄结果。
为了简洁和简单起见，下面的描述假设所述可选的再次氧化步骤未实施。由此，尽管在形成隔离沟道336之后能够执行其他的生产步骤或亚工艺，该实施实例继续进行从半导体设备结构300去除氧化物材料324，包括垫板332和334。图8显示了在去除氧化物材料324之后的半导体设备结构300的状态。在实际中，氧化物材料324在一个合适的蚀刻步骤中去除，所述蚀刻步骤优选采用各向同性湿式蚀刻技术，例如稀释HF化学物质。该湿式氧化蚀刻选择性地蚀刻氧化物材料324，而基本不蚀刻氮化硅盖312和块硅基板302。如图8所示，该蚀刻步骤暴露导电鳍304、306、308和310以及氮化硅盖312。优选去除氧化物材料324以改善下述的后续工艺步骤的均匀度(设备与设备之间、晶圆与晶圆之间)和可控性。
尽管在去除垫板332和334之后能够执行其他的生产步骤或亚工艺，该实施实例继续使用合适的介电材料填入隔离沟道336(图9)。在实际操作中，可采用合适的沉积技术，例如化学气相沉积技术，在隔离沟道336内、导电鳍304、306、308和310上、氮化硅盖312上以及块硅基板302上形成介电材料340。在某些实施方式中，介电材料340为二氧化硅，采用原硅酸四乙酯(TEOS)作为硅源(通常称为TEOS氧化物)。
图9显示了在沉积介电材料340之后以及在介电材料340已被抛光或平面化之后的半导体设备结构300的状态。例如，可采用化学机械抛光从而抛光所述TEOS氧化物至所述导电鳍结构的高度。考虑到这点，图9显示了如何使用氮化硅盖312控制所述抛光，以使所产生的所述TEOS氧化物的高度对应于氮化硅盖312的高度。
尽管在如图9所示的形成介电材料340之后能够执行其他的生产步骤或亚工艺，该实施实例继续进行削减介电材料340的高度。图10显示了在去除了至少部分介电材料340之后的半导体设备结构300的状态。在优选实施方式中，在定时蚀刻中去除介电材料340，所述定时蚀刻选择性蚀刻所述TEOS氧化物材料，基本不蚀刻所述导电鳍、盖312和块硅基板302。考虑到这点，控制所述蚀刻步骤的持续时间达到所需的TEOS氧化物材料的剩余高度，由此使所述介电材料340的层均匀凹陷。
参考图10，介电材料340的蚀刻暴露了每个导电鳍结构的上方部分。换句话说，由于蚀刻介电材料340到剩余高度对齐所述导电鳍，氮化硅盖312和所述导电鳍的上边暴露出来。值得注意的是，留在隔离沟道336中的介电材料340被保留下来。这能够在相邻的设备结构之间形成电绝缘。更进一步的，介电材料340的层344保留在所述导电鳍的根部。层344在后续的工艺步骤中被使用。例如，介电材料340的层344能够用于使在下方的块硅基板302中进行离子植入成为可能。
在此之后，可采用任意数量的已知工艺步骤完成所述第一设备结构(例如在本实施实例中包括导电鳍304和306)的生产，并完成所述第二设备结构(例如在本实施实例中包括导电鳍308和310)的生产。在实际操作中，所述第一设备结构可以是NMOS晶体管设备结构，所述第二设备结构可以是PMOS晶体管设备结构，隔离沟道336中的介电材料340隔离所述NMOS和PMOS晶体管设备结构。
回过头参考图6中所示的半导体设备结构300的状态，可选择一种与如上所述的方式不同的加工方式的替代生产工艺。在这方面，图11和12是显示了半导体设备结构400和相关生产方法的替代实施方式的截面图。参见图11，该替代实施方式并不去除氧化物材料324或垫板332和334。相反，在隔离沟道336内、氧化物材料324(包括垫板332和334)上方以及所述导电鳍结构(包括导电鳍304、306、308和310，及对应的氮化硅盖312)上方形成介电材料402。在实际操作中，介电材料402可以是，例如，通过在氧化环境加热所述硅所生长出的氧化物(即热生长氧化物，而不是沉积氧化物)。
图11显示了在沉积介电材料402之后，以及在抛光或平面化介电材料402之后的半导体设备结构400的状态。例如，可采用化学机械抛光将介电材料抛光到所述导电鳍结构的高度。考虑到这点，图11显示了在氧化物材料324的上表面凹陷内的一些介电材料402。值得注意的是，氮化硅盖312可被用于控制所述抛光，以使介电材料402的最后高度对应于氮化硅盖312的高度。
尽管在如图11所示的形成介电材料402之后能够执行其他的生产步骤或亚工艺，该实施实例继续蚀刻至少一部分介电材料402和至少一部分氧化物材料324(包括垫板332和334)。图12显示了在完成该蚀刻步骤后的半导体设备结构400的状态。在实际操作中，所述生产工艺采用定时蚀刻技术和合适的蚀刻化学物，所述蚀刻化学物选择性蚀刻介电材料402和氧化物材料324，而基本不蚀刻所述导电鳍、氮化硅盖312和块硅基板302。
参考图12，与参考图10的上面的解释相同，对介电材料402和氧化物材料324的蚀刻暴露了每个导电鳍结构的上方部分404。值得注意的是，与上面所描述的其他实施方式一样，留在隔离沟道336中的介电材料402被保留下来，一层406氧化材料324被保留在所述导电鳍的根部。需要理解的是图12中所示的半导体材料400的状态与图10中所示的半导体材料300的状态是类似的，功能也一致。
在此之后，可采用任意数量的已知工艺步骤在半导体设备结构400里完成所述设备结构的生产。同样的，导电鳍304和306可以形成NMOS晶体管设备结构的一部分，导电鳍308和310可以形成PMOS晶体管设备结构的一部分，隔离沟道336中的介电材料402隔离所述NMOS和PMOS晶体管设备结构。
尽管在上面的详细描述中出现了至少一种示例实施方式，需要理解的是存在大量的变化形式。需要理解本发明中所描述的一个或多个示例实施方式并不以任何方式限制所要求保护的实质的范围、应用或者结构。反而，上面的详细描述会为本领域的技术人员提供执行所述的一个或多个实施方式的一张方便的地图。应当理解，可对各元素进行功能和布置上的多种变化，但不会脱离权利要求所确定的范围，包括已知的等同技术或者在提交本专利申请时可预见的等同技术。

Claims (20)

1.一种用于鳍状半导体设备的沟道分隔方法，所述方法包括：
从块状半导体基板(302)中形成第一导电鳍系列(314)和第二导电鳍系列(316)，所述第一导电鳍系列(314)和所述第二导电鳍系列(316)由间隔(322)分隔；
在所述第一导电鳍系列(314)、所述第二导电鳍系列(316)和所述块状半导体基板(302)上方沉积氧化物材料(324)，所述氧化物材料(324)形成与所述间隔(322)相对应的凹陷(326)，所述凹陷(326)定位于所述氧化物材料(324)的相对侧壁(328)之间；
加深所述凹陷(326)，让其进入所述块状半导体基板(302)之内，以形成沟道(336)，所述沟道(336)自动与所述相对侧壁(328)对齐；以及
用介电材料(340)填充所述沟道(336)。
2.如权利要求1所述的方法，其中所述形成步骤形成所述第一导电鳍系列(314)内的多个导电鳍(304、306)和所述第二导电鳍系列(316)内的多个导电鳍(308、310)。
3.如权利要求2所述的方法，其中所述形成步骤根据选定的鳍间隙(320)形成所述第一导电鳍系列(314)内的多个导电鳍(304、306)和所述第二导电鳍系列(316)内的多个导电鳍(308、310)，由此所述间隔(322)分隔所述第一导电鳍系列(314)和所述第二导电鳍系列(316)，其分隔距离大于所选定的鳍间隙(320)。
4.如权利要求1所述的方法，其中加深所述凹陷(326)包括：蚀刻所述氧化物材料(324)，以延伸所述凹陷至所述块状半导体基板(302)；并且
之后，使用所述氧化物材料(324)作为蚀刻掩模蚀刻所述块状半导体基板(302)。
5.如权利要求1所述的方法，其中填充所述沟道(336)包括在沟道(336)内、所述块状半导体基板(302)上、所述第一导电鳍系列(314)上和所述第二导电鳍系列(316)上沉积氧化物(340)。
6.如权利要求5所述的方法，进一步包括将所述氧化物(340)抛光至所述第一导电鳍系列(314)和所述第二导电鳍系列(316)的高度。
7.如权利要求6所述的方法，进一步包括蚀刻所述氧化物(340)至暴露所述第一导电鳍系列(314)的仅仅一部分和所述第二导电鳍系列(316)的仅仅一部分。
8.一种生产半导体设备结构(300)的方法，所述方法包括：
提供基板，所述基板包括块状半导体材料(302)、从所述块状半导体材料(302)中形成的第一导电鳍结构(306)和从所述块状半导体材料(302)中形成的第二导电鳍结构(308)，所述第一导电鳍结构(306)和所述第二导电鳍结构(308)由间隔(322)分隔；
在所述间隔(322)内，贴近所述第一导电鳍结构(306)和所述第二导电鳍结构(308)形成垫板(332，334)；
使用所述垫板(332，334)作为蚀刻掩模蚀刻所述块状半导体材料(302)，以在所述块状半导体材料(302)内形成分隔沟道(336)；
在所述分隔沟道(336)内、所述垫板(332，334)上、所述第一导电鳍结构(306)上和所述第二导电鳍结构(308)上形成介电材料(340)；以及
蚀刻至少部分所述介电材料(340)和至少部分所述垫板(332，334)，以暴露所述第一导电鳍结构(306)的上方部分(342)和所述第二导电鳍结构(308)的上方部分(342)，同时保留所述分隔沟道(336)内的所述介电材料(340)。
9.如权利要求8所述的方法，其中形成垫板(332，334)包括：
在所述第一导电鳍结构(306)、所述第二导电鳍结构(308)和所述块状半导体材料(302)上沉积氧化物材料(324)，所述氧化物材料(324)形成对应于所述间隔(322)的凹陷(326)；以及
各向异性蚀刻所述氧化物材料(324)，由此所述凹陷(326)延伸到所述块状半导体材料(302)。
10.如权利要求8所述的方法，其中蚀刻所述块状半导体材料(302)，形成分隔沟道(336)，所述分隔沟道(336)与所述垫板(332，334)自动对齐。
11.如权利要求8所述的方法，进一步包括在蚀刻至少一部分所述介电材料(340)和至少一部分所述垫板(332、334)之前，将所述介电材料(340)抛光至所述第一导电鳍结构(306)和所述第二导电鳍结构(308)的高度。
12.如权利要求11所述的方法，其中所述蚀刻至少一部分所述介电材料(340)和至少一部分所述垫板(332、334)步骤使用端点蚀刻技术。
13.如权利要求8所述的方法，进一步包括：
完成第一设备结构的制备，所述第一设备结构包括所述第一导电鳍结构(306)；以及
完成第二设备结构的制备，所述第二设备结构包括所述第二导电鳍结构(308)；其中
在所述分隔沟道(336)中的所述介电材料(340)电分隔所述第一设备结构和所述第二设备结构。
14.一种制造半导体设备结构(300)的方法，所述方法包括：
提供基板，所述基板包括块状半导体材料(302)、从所述块状半导体材料(302)中形成的第一导电鳍结构(306)和从所述块状半导体材料(302)中形成的第二导电鳍结构(308)，所述第一导电鳍结构(306)和所述第二导电鳍结构(308)由间隔(322)分隔；
在所述间隔(322)内，贴近所述第一导电鳍结构(306)和所述第二导电鳍结构(308)形成垫板(332，334)；
使用所述垫板(332，334)作为蚀刻掩模蚀刻所述块状半导体材料(302)，以在所述块状半导体材料(302)内形成分隔沟道(336)；
去除所述垫板(332，334)；
在所述分隔沟道(336)内、所述垫板(332，334)上、所述第一导电鳍结构(306)上和所述第二导电鳍结构(308)上形成介电材料(340)；以及
蚀刻至少部分所述介电材料(340)，以暴露所述第一导电鳍结构(306)的上方部分(342)和所述第二导电鳍结构(308)的上方部分(342)，同时保留所述分隔沟道(336)内的所述介电材料(340)。
15.如权利要求14所述的方法，其中形成垫板(332，334)包括：
在所述第一导电鳍结构(306)、所述第二导电鳍结构(308)和所述块状半导体材料(302)上沉积氧化物材料(324)，所述氧化物材料(324)形成对应于所述间隔(322)的凹陷(326)；以及
各向异性蚀刻所述氧化物材料(324)，由此所述凹陷(326)延伸到所述块状半导体材料(302)。
16.如权利要求14所述的方法，其中蚀刻所述块状半导体材料(302)，形成分隔沟道(336)，所述分隔沟道(336)与所述垫板(332，334)自动对齐。
17.如权利要求14所述的方法，进一步包括在蚀刻至少一部分所述介电材料(340)之前，将所述介电材料(340)抛光至所述第一导电鳍结构(306)和所述第二导电鳍结构(308)的高度。
18.如权利要求17所述的方法，其中所述蚀刻至少一部分所述介电材料(340)步骤使用端点蚀刻技术。
19.如权利要求14所述的方法，进一步包括：
完成NMOS晶体管设备结构的制备，所述NMOS晶体管设备结构包括所述第一导电鳍结构(306)；以及
完成PMOS晶体管设备结构的制备，所述PMOS晶体管设备结构包括所述第二导电鳍结构(308)；其中
在所述分隔沟道(336)中的所述介电材料(340)电分隔所述NMOS晶体管设备结构和所述PMOS晶体管设备结构。
20.如权利要求14所述的方法，其中去除所述垫板(332，334)包括选择性蚀刻所述垫板(332，334)。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000517A (zh) * 2011-09-09 2013-03-27 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103021857A (zh) * 2011-09-28 2013-04-03 中芯国际集成电路制造(上海)有限公司 多栅极场效应晶体管的制造方法
CN103137493A (zh) * 2011-11-30 2013-06-05 国际商业机器公司 具有改进的栅极平坦性的FinFET
CN103426882A (zh) * 2012-05-16 2013-12-04 台湾积体电路制造股份有限公司 Cmos器件及其形成方法
WO2014071649A1 (zh) * 2012-11-09 2014-05-15 中国科学院微电子研究所 鳍结构及其制造方法
CN103828037A (zh) * 2011-07-29 2014-05-28 美商新思科技有限公司 具有块间绝缘体的n沟道和p沟道finfet单元架构
CN103855215A (zh) * 2012-11-30 2014-06-11 意法半导体公司 具有隔离沟道的finfet器件
CN104517888A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN104658971A (zh) * 2013-11-25 2015-05-27 台湾积体电路制造股份有限公司 制造finfet器件的方法
CN105914206A (zh) * 2015-02-24 2016-08-31 三星电子株式会社 集成电路器件及其制造方法
CN106158746A (zh) * 2015-05-13 2016-11-23 三星电子株式会社 半导体器件及其形成方法
CN104037116B (zh) * 2013-03-08 2017-04-12 台湾积体电路制造股份有限公司 隔离区域间隙填充方法
CN106711143A (zh) * 2015-11-12 2017-05-24 台湾积体电路制造股份有限公司 鳍式场效晶体管结构及其制造方法
US9691764B2 (en) 2011-07-29 2017-06-27 Synopsys, Inc. FinFET cell architecture with power traces
CN107492573A (zh) * 2016-06-09 2017-12-19 格罗方德半导体公司 运用选择性移除鳍部的半导体结构的形成
CN108962971A (zh) * 2017-05-19 2018-12-07 中芯国际集成电路制造(北京)有限公司 一种半导体结构及其形成方法
CN108987345A (zh) * 2017-06-05 2018-12-11 格芯公司 具有双浅沟槽隔离及可调内外鳍片轮廓的鳍片制程
CN109427892A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 用于提高p型和N型FinFET性能的混合方案
CN110690216A (zh) * 2018-07-02 2020-01-14 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN111837232A (zh) * 2018-03-09 2020-10-27 赛灵思公司 使用深隔离的FinFET技术

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US8039326B2 (en) * 2009-08-20 2011-10-18 Globalfoundries Inc. Methods for fabricating bulk FinFET devices having deep trench isolation
US8101486B2 (en) 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US8426923B2 (en) 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
US8338259B2 (en) * 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
US20120032267A1 (en) * 2010-08-06 2012-02-09 International Business Machines Corporation Device and method for uniform sti recess
JP2012235059A (ja) * 2011-05-09 2012-11-29 Toshiba Corp 半導体装置および半導体装置の製造方法
US8455307B2 (en) 2011-05-19 2013-06-04 GlobalFoundries, Inc. FINFET integrated circuits and methods for their fabrication
US8592320B2 (en) * 2011-08-15 2013-11-26 Nanya Technology Corporation Method for forming fin-shaped semiconductor structure
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
KR101647324B1 (ko) * 2011-09-30 2016-08-10 인텔 코포레이션 비평면 트랜지스터 핀 제조
US8541286B2 (en) * 2012-02-17 2013-09-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US9397098B2 (en) 2012-03-08 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US8779517B2 (en) 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US8853037B2 (en) 2012-03-14 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US9633905B2 (en) 2012-04-20 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
US8658486B2 (en) * 2012-05-23 2014-02-25 International Business Machines Corporation Forming facet-less epitaxy with a cut mask
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
US8796772B2 (en) * 2012-09-24 2014-08-05 Intel Corporation Precision resistor for non-planar semiconductor device architecture
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
KR101983633B1 (ko) 2012-11-30 2019-05-29 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
KR20140099743A (ko) 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102013842B1 (ko) 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
KR102003276B1 (ko) * 2013-02-14 2019-07-24 삼성전자 주식회사 반도체 소자 제조 방법
US9123654B2 (en) * 2013-02-15 2015-09-01 International Business Machines Corporation Trilayer SIT process with transfer layer for FINFET patterning
US9159576B2 (en) * 2013-03-05 2015-10-13 Qualcomm Incorporated Method of forming finFET having fins of different height
EP2775528B1 (en) * 2013-03-05 2019-07-17 IMEC vzw Passivated III-V or Ge fin-shaped field effect transistor
US9831345B2 (en) 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
FR3005309B1 (fr) 2013-05-02 2016-03-11 Commissariat Energie Atomique Transistors a nanofils et planaires cointegres sur substrat soi utbox
US9035425B2 (en) * 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
KR20140142423A (ko) * 2013-06-03 2014-12-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8987094B2 (en) 2013-07-09 2015-03-24 GlobalFoundries, Inc. FinFET integrated circuits and methods for their fabrication
US9121890B2 (en) * 2013-10-30 2015-09-01 Globalfoundries Inc. Planar metrology pad adjacent a set of fins of a fin field effect transistor device
US9324790B2 (en) 2013-11-19 2016-04-26 International Business Machines Corporation Self-aligned dual-height isolation for bulk FinFET
US9209172B2 (en) 2014-05-08 2015-12-08 International Business Machines Corporation FinFET and fin-passive devices
US9385123B2 (en) 2014-05-20 2016-07-05 International Business Machines Corporation STI region for small fin pitch in FinFET devices
US9583598B2 (en) * 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
KR102259917B1 (ko) 2015-02-23 2021-06-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6502705B2 (ja) * 2015-03-03 2019-04-17 キヤノン株式会社 形成方法
KR102307467B1 (ko) 2015-03-20 2021-09-29 삼성전자주식회사 액티브 핀을 포함하는 반도체 장치
KR102426666B1 (ko) * 2015-03-25 2022-07-28 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
KR102270920B1 (ko) 2015-06-10 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9716041B2 (en) * 2015-06-26 2017-07-25 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN106328705B (zh) 2015-07-01 2020-11-24 联华电子股份有限公司 具有栅极结构的鳍状半导体元件及其制作方法
CN106711213B (zh) 2015-07-20 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
US9905641B2 (en) * 2015-09-15 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9508597B1 (en) * 2015-09-18 2016-11-29 Globalfoundries Inc. 3D fin tunneling field effect transistor
US10121879B2 (en) 2015-09-28 2018-11-06 International Business Machines Corporation Forming odd number of fins by sidewall imaging transfer
US9570555B1 (en) * 2015-10-29 2017-02-14 International Business Machines Corporation Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices
US9679763B1 (en) 2015-11-20 2017-06-13 International Business Machines Corporation Silicon-on-insulator fin field-effect transistor device formed on a bulk substrate
KR102413371B1 (ko) 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자
KR102523125B1 (ko) 2015-11-27 2023-04-20 삼성전자주식회사 반도체 소자
US9537011B1 (en) 2015-12-14 2017-01-03 International Business Machines Corporation Partially dielectric isolated fin-shaped field effect transistor (FinFET)
KR20170097270A (ko) 2016-02-17 2017-08-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9847425B2 (en) * 2016-03-24 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a semiconductor strip as a base
KR102481479B1 (ko) 2016-04-29 2022-12-26 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9754837B1 (en) * 2016-05-20 2017-09-05 Globalfoundries Inc. Controlling within-die uniformity using doped polishing material
US10083871B2 (en) * 2016-06-09 2018-09-25 International Business Machines Corporation Fabrication of a vertical transistor with self-aligned bottom source/drain
US10032869B2 (en) 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
US11017999B2 (en) 2016-10-05 2021-05-25 International Business Machines Corporation Method and structure for forming bulk FinFET with uniform channel height
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10950505B2 (en) * 2017-01-23 2021-03-16 International Business Machines Corporation Multiple finFET formation with epitaxy separation
US10141431B1 (en) * 2017-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy source/drain regions of FinFETs and method forming same
KR102342551B1 (ko) 2017-09-25 2021-12-23 삼성전자주식회사 아이솔레이션 영역을 포함하는 반도체 소자
US10388570B2 (en) 2017-12-18 2019-08-20 International Business Machines Corporation Substrate with a fin region comprising a stepped height structure
US11189614B2 (en) * 2018-03-16 2021-11-30 Intel Corporation Process etch with reduced loading effect
US10304744B1 (en) * 2018-05-15 2019-05-28 International Business Machines Corporation Inverse tone direct print EUV lithography enabled by selective material deposition
US10998310B2 (en) * 2018-07-09 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Fins with wide base in a FINFET
US11114303B2 (en) * 2018-07-31 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around device, method for manufacturing FinFET device, and method for manufacturing gate all around device
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
US11004751B2 (en) 2019-02-25 2021-05-11 International Business Machines Corporation Vertical transistor having reduced edge fin variation
CN111968947A (zh) * 2019-05-20 2020-11-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
CN116053214B (zh) * 2023-03-29 2023-06-27 合肥新晶集成电路有限公司 半导体结构及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4070919B2 (ja) * 1999-01-22 2008-04-02 富士通株式会社 半導体装置及びその製造方法
CA2503088A1 (en) * 2002-10-25 2004-05-06 Chugai Seiyaku Kabushiki Kaisha Therapeutic and/or preventive agent for dyschezia
US6762483B1 (en) * 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
US6872647B1 (en) * 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
KR100555518B1 (ko) 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
JPWO2006006438A1 (ja) 2004-07-12 2008-04-24 日本電気株式会社 半導体装置及びその製造方法
US7252169B2 (en) 2004-10-15 2007-08-07 Cnh America Llc Windrower rear axle suspension system
KR100645053B1 (ko) * 2004-12-28 2006-11-10 삼성전자주식회사 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법
JP5018475B2 (ja) * 2005-02-23 2012-09-05 富士通セミコンダクター株式会社 半導体回路装置及びその半導体回路装置の製造方法
KR100621888B1 (ko) 2005-07-19 2006-09-11 삼성전자주식회사 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법
US7381649B2 (en) * 2005-07-29 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for a multiple-gate FET device and a method for its fabrication
US7452766B2 (en) 2006-08-31 2008-11-18 Micron Technology, Inc. Finned memory cells and the fabrication thereof

Cited By (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691764B2 (en) 2011-07-29 2017-06-27 Synopsys, Inc. FinFET cell architecture with power traces
CN103828037A (zh) * 2011-07-29 2014-05-28 美商新思科技有限公司 具有块间绝缘体的n沟道和p沟道finfet单元架构
CN103828037B (zh) * 2011-07-29 2017-03-01 美商新思科技有限公司 具有块间绝缘体的n沟道和p沟道finfet单元架构
US10990722B2 (en) 2011-07-29 2021-04-27 Synopsys, Inc. FinFET cell architecture with insulator structure
CN103000517A (zh) * 2011-09-09 2013-03-27 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103000517B (zh) * 2011-09-09 2016-02-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103021857A (zh) * 2011-09-28 2013-04-03 中芯国际集成电路制造(上海)有限公司 多栅极场效应晶体管的制造方法
CN103021857B (zh) * 2011-09-28 2015-12-16 中芯国际集成电路制造(上海)有限公司 多栅极场效应晶体管的制造方法
CN103137493A (zh) * 2011-11-30 2013-06-05 国际商业机器公司 具有改进的栅极平坦性的FinFET
CN103137493B (zh) * 2011-11-30 2016-12-21 国际商业机器公司 具有改进的栅极平坦性的FinFET
CN103426882A (zh) * 2012-05-16 2013-12-04 台湾积体电路制造股份有限公司 Cmos器件及其形成方法
CN103426882B (zh) * 2012-05-16 2016-05-04 台湾积体电路制造股份有限公司 Cmos器件及其形成方法
WO2014071649A1 (zh) * 2012-11-09 2014-05-15 中国科学院微电子研究所 鳍结构及其制造方法
US9711409B2 (en) 2012-11-09 2017-07-18 Institute of Microelectronics, Chinese Academy of Sciences Fin arrangement and method for manufacturing the same
CN107275217A (zh) * 2012-11-30 2017-10-20 意法半导体公司 具有隔离沟道的finfet器件
CN103855215A (zh) * 2012-11-30 2014-06-11 意法半导体公司 具有隔离沟道的finfet器件
CN103855215B (zh) * 2012-11-30 2017-05-10 意法半导体公司 具有隔离沟道的finfet器件
CN104037116B (zh) * 2013-03-08 2017-04-12 台湾积体电路制造股份有限公司 隔离区域间隙填充方法
CN104517888B (zh) * 2013-09-27 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN104517888A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN104658971B (zh) * 2013-11-25 2017-10-20 台湾积体电路制造股份有限公司 制造finfet器件的方法
CN104658971A (zh) * 2013-11-25 2015-05-27 台湾积体电路制造股份有限公司 制造finfet器件的方法
CN105914206B (zh) * 2015-02-24 2019-07-05 三星电子株式会社 集成电路器件及其制造方法
CN105914206A (zh) * 2015-02-24 2016-08-31 三星电子株式会社 集成电路器件及其制造方法
US11876019B2 (en) 2015-05-13 2024-01-16 Samsung Electronics Co., Ltd. Semiconductor devices and methods of forming the same
CN106158746A (zh) * 2015-05-13 2016-11-23 三星电子株式会社 半导体器件及其形成方法
CN106158746B (zh) * 2015-05-13 2021-10-29 三星电子株式会社 半导体器件及其形成方法
US11201086B2 (en) 2015-05-13 2021-12-14 Samsung Electronics Co., Ltd. Semiconductor devices and methods of forming the same
US10978450B2 (en) 2015-11-12 2021-04-13 Taiwan Semiconductor Manufacturing Company Limited FinFET isolation structure and method for fabricating the same
US10504895B2 (en) 2015-11-12 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US11804484B2 (en) 2015-11-12 2023-10-31 Taiwan Semiconductor Manufacturing Company Limited FinFet isolation structure and method for fabricating the same
CN106711143B (zh) * 2015-11-12 2020-07-03 台湾积体电路制造股份有限公司 鳍式场效晶体管结构及其制造方法
CN106711143A (zh) * 2015-11-12 2017-05-24 台湾积体电路制造股份有限公司 鳍式场效晶体管结构及其制造方法
CN107492573B (zh) * 2016-06-09 2020-10-13 格罗方德半导体公司 运用选择性移除鳍部的半导体结构的形成
CN107492573A (zh) * 2016-06-09 2017-12-19 格罗方德半导体公司 运用选择性移除鳍部的半导体结构的形成
CN108962971A (zh) * 2017-05-19 2018-12-07 中芯国际集成电路制造(北京)有限公司 一种半导体结构及其形成方法
CN108962971B (zh) * 2017-05-19 2022-01-11 中芯国际集成电路制造(北京)有限公司 一种半导体结构及其形成方法
CN108987345A (zh) * 2017-06-05 2018-12-11 格芯公司 具有双浅沟槽隔离及可调内外鳍片轮廓的鳍片制程
CN109427892B (zh) * 2017-08-31 2022-05-17 台湾积体电路制造股份有限公司 用于提高p型和N型FinFET性能的混合方案
US11495598B2 (en) 2017-08-31 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
CN109427892A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 用于提高p型和N型FinFET性能的混合方案
US12074167B2 (en) 2017-08-31 2024-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
CN111837232A (zh) * 2018-03-09 2020-10-27 赛灵思公司 使用深隔离的FinFET技术
CN111837232B (zh) * 2018-03-09 2024-07-09 赛灵思公司 使用深隔离的FinFET技术
US11171059B2 (en) 2018-07-02 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN110690216B (zh) * 2018-07-02 2022-08-23 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN110690216A (zh) * 2018-07-02 2020-01-14 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

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