CN103426882A - Cmos器件及其形成方法 - Google Patents

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Abstract

公开一种半导体器件和制造半导体器件的方法。示例性半导体器件包括具有第一区域和第二区域的衬底。该半导体器件还包括在位于第一区域中的衬底上方以及第一隔离区域与第二隔离区域之间形成的第一缓冲层，以及在位于第二区域中的衬底上方以及第一隔离区域与第二隔离区域之间形成的第二缓冲层。该半导体器件还包括在位于第一区域中的第一缓冲层上方以及第一隔离区域与第二隔离区域之间形成的第一鳍结构，以及在位于第二区域中的第二缓冲层上方以及第一隔离区域与第二隔离区域之间形成的第二鳍结构。第一缓冲层的顶面不同于第二缓冲层的顶面。本发明提供了CMOS器件及其形成方法。

Description

CMOS器件及其形成方法
技术领域
本发明涉及半导体领域，具体而言，涉及CMOS器件及其形成方法。
背景技术
半导体集成电路(IC)产业经历了快速的发展。在IC进展的过程中，功能密度(即，每芯片面积中互连器件的数目)通常增加了，同时几何尺寸(即，使用制造工艺可以制造的最小元件(或线))减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本提供益处。这种按比例缩小也增加了加工和制造IC的复杂性，因此，为了实现这些进步，在IC制造方面需要相似的发展。
例如，随着半导体产业在追求更高的器件密度、更高的性能和更低的成本方面已进展到纳米技术工艺节点，来自制造和设计两方面的挑战导致鳍状场效应晶体管(FinFET)器件的发展。FinFET器件例如可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物(CMOS)器件。虽然现有的FinFET器件和制造FinFET器件的方法已经足够达到预期目的，但是它们在各个方面并不都尽如人意。
发明内容
为了进一步改进现有技术，本发明提供了一种半导体器件，包括：衬底，包括第一区域和第二区域；第一缓冲层，形成在位于所述第一区域中的所述衬底上方和第一隔离部件与第二隔离部件之间；第二缓冲层，形成在位于所述第二区域中的所述衬底上方和第一隔离部件与第二隔离部件之间；第一鳍结构，形成在位于所述第一区域中的所述第一缓冲层上方和所述第一隔离部件与所述第二隔离部件之间；以及第二鳍结构，形成在位于所述第二区域中的所述第二缓冲层上方和所述第一隔离部件与所述第二隔离部件之间，其中，所述第一缓冲层的顶面不同于所述第二缓冲层的顶面。
所述的半导体器件还包括：第一位错部件，形成在所述第一缓冲层内，所述第一位错部件可通过操作用于松弛所述第一缓冲层；以及第二位错部件，形成在所述第二缓冲层内，所述第二位错部件可通过操作用于松弛所述第二缓冲层。
在所述的半导体器件中，所述第一缓冲层包括第一晶格常数，所述第二缓冲层包括第二晶格常数，所述第一晶格常数和所述第二晶格常数基本相同，所述第一鳍结构包括小于所述第一晶格常数和所述第二晶格常数的第三晶格常数，以及所述第二鳍结构包括大于所述第一晶格常数和所述第二晶格常数的第四晶格常数。
在所述的半导体器件中，所述第一缓冲层包括第一小面，所述第一小面的垂直尺寸小于所述第一鳍结构的宽度的约20％且水平尺寸小于所述第一鳍结构的宽度的约25％，以及所述第二缓冲层包括第二小面，所述第二小面的垂直尺寸小于所述第二鳍结构的宽度的约50％且水平尺寸介于所述第二鳍结构的宽度的约45％到约25％范围内。
在所述的半导体器件中，所述第一缓冲层基本上不包含小面，以及所述第二缓冲层包括垂直尺寸小于约5nm且水平尺寸小于约4.5nm的小面。
在所述的半导体器件中，所述第一缓冲层包括第一小面，所述第一小面的垂直尺寸小于所述第一鳍结构的宽度的约20％且水平尺寸小于所述第一鳍结构的宽度的约25％，以及所述第二缓冲层包括第二小面，所述第二小面的垂直尺寸小于所述第二鳍结构的宽度的约50％且水平尺寸介于所述第二鳍结构的宽度的约45％到约25％范围内，其中：所述第一区域是NMOS区域，以及所述第二区域是PMOS区域。
在所述的半导体器件中，所述第一缓冲层包括第一小面，所述第一小面的垂直尺寸小于所述第一鳍结构的宽度的约20％且水平尺寸小于所述第一鳍结构的宽度的约25％，以及所述第二缓冲层包括第二小面，所述第二小面的垂直尺寸小于所述第二鳍结构的宽度的约50％且水平尺寸介于所述第二鳍结构的宽度的约45％到约25％范围内，其中：所述第一区域是PMOS区域，以及所述第二区域是NMOS区域。
另一方面，本发明提供了一种半导体器件，包括：衬底，包括第一区域和第二区域；隔离部件，形成在位于所述第一区域和所述第二区域中的衬底内；缓冲层，形成在位于所述第一区域中的所述衬底上方和所述隔离部件之间以及位于所述第二区域中的所述衬底上方和所述隔离部件之间；第一半导体材料，形成在位于所述第一区域中的所述缓冲层上方和所述隔离部件之间；第二半导体材料，形成在位于所述第二区域中的所述缓冲层上方和所述隔离部件之间，所述第二半导体材料不同于所述第一半导体材料，其中，位于所述第一区域中的缓冲层的总高度不同于位于所述第二区域中的缓冲层的总高度。
所述的半导体器件还包括在所述缓冲层内形成的可通过操作用于松弛所述第一区域和所述第二区域中的缓冲层的位错部件。
所述的半导体器件还包括在所述缓冲层内形成的可通过操作用于松弛所述第一区域和所述第二区域中的缓冲层的位错部件，其中：所述第一半导体材料处于拉伸应力中，以及所述第二半导体材料处于压缩应力中。
所述的半导体器件还包括在所述缓冲层内形成的可通过操作用于松弛所述第一区域和所述第二区域中的缓冲层的位错部件，其中：所述衬底包括第一晶格常数，所述缓冲层包括大于所述第一晶格常数的第二晶格常数，所述第一半导体材料包括小于所述第二晶格常数的第三晶格常数，以及所述第二半导体材料包括大于所述第二晶格常数的第四晶格常数。
所述的半导体器件还包括在所述缓冲层内形成的可通过操作用于松弛所述第一区域和所述第二区域中的缓冲层的位错部件，其中：所述衬底包括硅(Si)，所述缓冲层包括硅锗(SiGe)，所述第一半导体材料包括硅(Si)，以及所述第二半导体材料包括锗(Ge)。
所述的半导体器件还包括在所述缓冲层内形成的可通过操作用于松弛所述第一区域和所述第二区域中的缓冲层的位错部件，其中：所述衬底包括第一晶格常数，所述缓冲层包括大于所述第一晶格常数的第二晶格常数，所述第一半导体材料包括小于所述第二晶格常数的第三晶格常数，以及所述第二半导体材料包括大于所述第二晶格常数的第四晶格常数，其中，位于所述第一区域中的缓冲层的总高度小于位于所述第二区域中的缓冲层的总高度。
所述的半导体器件还包括在所述缓冲层内形成的可通过操作用于松弛所述第一区域和所述第二区域中的缓冲层的位错部件，其中：所述衬底包括第一晶格常数，所述缓冲层包括大于所述第一晶格常数的第二晶格常数，所述第一半导体材料包括小于所述第二晶格常数的第三晶格常数，以及所述第二半导体材料包括大于所述第二晶格常数的第四晶格常数，其中，位于所述第一区域中的缓冲层的总高度大于位于所述第二区域中的缓冲层的总高度。
在所述的半导体器件中，位于所述第一区域中的缓冲层包括垂直尺寸小于约2nm且水平尺寸小于约2.5nm的小面，以及位于所述第二区域中的缓冲层包括垂直尺寸介于约5nm到约2nm范围内且水平尺寸介于约4.5nm到约2.5nm范围内的小面。
又一方面，本发明提供了一种形成半导体器件的方法，包括：提供包括NMOS区域和PMOS区域的衬底；在位于所述NMOS区域和所述PMOS区域中的衬底内形成隔离部件；使位于所述NMOS区域中的隔离部件之间和位于所述PMOS区域中的隔离部件之间的衬底凹陷；在所述NMOS区域和所述PMOS区域中在凹陷的所述衬底上方且在所述隔离部件之间形成缓冲层；在位于所述NMOS区域和所述PMOS区域中的缓冲层上方形成第一半导体材料；去除位于所述NMOS区域中的所述第一半导体材料和所述缓冲层的顶部；在位于所述NMOS区域中的缓冲层上方形成第二半导体材料；以及使所述隔离部件凹陷从而在NMOS区域和所述PMOS区域中限定鳍结构。
所述的方法还包括在位于所述NMOS区域和所述PMOS区域中的缓冲层内形成位错，其中所述位错可通过操作用于减小所述缓冲层内的应力。
所述的方法还包括在位于所述NMOS区域和所述PMOS区域中的缓冲层内形成位错，其中所述位错可通过操作用于减小所述缓冲层内的应力，其中，去除位于所述NMOS区域中的所述第一半导体材料和所述缓冲层的顶部包括：在所述半导体器件上方形成掩模；以及使用所述掩模蚀刻位于所述NMOS区域中的所述第一半导体材料和所述缓冲层的顶部。
所述的方法还包括在位于所述NMOS区域和所述PMOS区域中的缓冲层内形成位错，其中所述位错可通过操作用于减小所述缓冲层内的应力，其中，去除位于所述NMOS区域中的所述第一半导体材料和所述缓冲层的顶部包括：在所述半导体器件上方形成掩模；以及使用所述掩模蚀刻位于所述NMOS区域中的所述第一半导体材料和所述缓冲层的顶部，其中，蚀刻位于所述NMOS区域中的缓冲层的顶部将所述NMOS区域中的小面的垂直尺寸减小到小于约2nm。
所述的方法还包括在位于所述NMOS区域和所述PMOS区域中的缓冲层内形成位错，其中所述位错可通过操作用于减小所述缓冲层内的应力，其中，去除位于所述NMOS区域中的所述第一半导体材料和所述缓冲层的顶部包括：在所述半导体器件上方形成掩模；以及使用所述掩模蚀刻位于所述NMOS区域中的所述第一半导体材料和所述缓冲层的顶部，其中，蚀刻位于所述NMOS区域中的缓冲层的顶部将所述NMOS区域中的小面的垂直尺寸减小到小于约2nm，位于所述PMOS区域中的缓冲层包括垂直尺寸小于约5nm的小面，并且所述PMOS区域中的小面的垂直尺寸大于所述NMOS区域中的小面的垂直尺寸。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅用于说明的目的。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增大或减小。
图1是示出根据本发明的各个方面制造半导体器件的方法的流程图。
图2-图9示出根据图1的方法在各个制造阶段的半导体器件的一个实施例的示意性截面侧视图。
图10A和图10B分别示出图9的区域A和区域B的示意性截面侧视图。
具体实施方式
为了实施本申请的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算限定。例如，第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。此外，本发明在各个实例中可以重复参考编号和/或字母。这种重复是为了简明和清楚的目的，并且其本身并不指定所论述的各个实施例和/或配置之间的关系。而且，本文所公开的部件可以以不同于本文所示示例性实施例的方式进行布置、组合或配置，而不背离本发明的范围。应该理解，本领域普通技术人员将能够设想出尽管在本文中未明确描述但体现了本申请原理的各种等效物。
可以从本申请的一个或多个实施例受益的器件的实例是半导体器件。这种器件例如是鳍状场效应晶体管(FinFET)。FinFET器件例如可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物(CMOS)器件。以下公开内容将继续用CMOS FinFET实例来示出本申请的各个实施例。然而，应该理解，除非明确声明，本申请不应该局限于具体类型的器件。
参考图1和图2-图9，下面共同描述了方法100和半导体器件200。图1是根据本发明的各个方面制造集成电路器件的方法100的流程图。在本实施例中，方法100用于制造包括CMOS FinFET器件的集成电路器件。方法100开始于框102，在框102中，提供衬底。衬底包括NMOS区域和PMOS区域。方法继续进行至框104，在框104中，在NMOS区域和PMOS区域中形成隔离部件。方法继续进行至框106，其中，对衬底进行深蚀刻以露出NMOS区域和PMOS区域内的隔离部件的侧壁。方法继续进行至框108，其中，在衬底上方以及在位于NMOS区域和PMOS区域中的隔离部件的侧壁上形成第一半导体材料。方法继续进行至框110，其中，在第一半导体材料上方以及在位于NMOS区域和PMOS区域中的隔离部件的侧壁上形成第二半导体材料。方法继续进行至框112，其中在衬底上实施平坦化工艺以去除多余的第二半导体材料，并在位于PMOS区域中的衬底上方形成掩模。方法100继续进行至框114，其中从NMOS区域去除第二半导体材料从而露出第一半导体材料的顶面，并且在第一半导体材料上方以及在位于NMOS区域中的隔离部件的侧壁上形成第三半导体材料。从NMOS区域去除第二半导体材料，包括去除位于NMOS区域中的部分衬底。方法继续进行至框116，其中在衬底上实施平坦化工艺以去除多余的第三半导体材料和掩模，并且在NMOS区域和PMOS区域中对隔离部件进行深蚀刻，从而在NMOS区域和PMOS区域中限定鳍结构。方法继续进行至框118，其中完成集成电路器件的制造。
除此之外，完成制造工艺可以包括在鳍结构的沟道区上方形成栅极堆叠件，并且在半导体器件的S/D区域中形成源极和漏极(S/D)部件。形成栅极堆叠件可以包括先栅极工艺或后栅极工艺。例如，在先栅极工艺中，形成栅极堆叠件可以包括在鳍结构上方沉积介电层，在介电层上方形成栅极结构(例如，栅电极)，以及在栅极结构的壁上且邻近半导体器件的S/D区域形成栅极间隔件。此后，可以通过使位于S/D区域中的半导体材料凹陷并且在S/D区域中沉积掺杂的半导体材料形成S/D部件。掺杂的半导体材料的沉积可以包括外延生长半导体材料。可以在方法100之前、期间和之后提供其它步骤，并且对于本方法的其它实施例，所述的一些步骤可以被替换或去除。以下论述示出了根据图1的方法100可以制造的半导体器件的各个实施例。
图2-图9示出根据图1的方法在各个制造阶段的半导体器件的一个实施例的示意性截面侧视图；图10A和图10B分别示出图9的区域A和区域B的示意性截面侧视图。在本发明中，半导体器件是CMOS FinFET器件200。CMOS FinFET器件200包括NMOS区域202和PMOS区域204。CMOSFinFET器件200可以包含在微处理器、存储器单元和/或其它集成电路器件中。为清楚起见，简化了图2-图10以便更好地理解本发明的发明构思。可在CMOS FinFET器件200中加入其它部件，并且下面所述的一些部件在CMOS FinFET器件200的其它实施例中可以被替换或去除。
参照图2，CMOS FinFET器件200包括衬底210。衬底210是块状硅衬底。可选地，衬底210包含元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可选地，衬底210包括绝缘体上硅(SOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法制造SOI衬底。衬底210可以包括各种掺杂区域和其它合适的部件。
仍然参照图2，在衬底210内形成隔离部件212，用于隔离衬底210的各种区域，而在本实施例中，用于隔离NMOS区域202和PMOS区域204。隔离部件212利用隔离技术(诸如硅的局部氧化(LOCOS)、浅沟槽隔离(STI)或任何合适的隔离技术)来限定并电隔离各种区域。在本实施例中，隔离部件212是STI部件。
可以通过任何合适的工艺形成隔离部件212。形成隔离部件212包括，例如，在衬底210内形成多个开口(或沟槽)。形成开口(或沟槽)可以包括使光刻胶层暴露于图案，实施曝光后烘焙工艺，以及使光刻胶层显影以形成掩模元件。在一些实施例中，光刻胶层图案化可以包括光刻胶涂布、软烘焙、掩模对准、曝光图案、曝光后烘焙、光刻胶显影以及硬烘焙的工艺步骤。在一些实施例中，也可以通过诸如无掩模光刻、电子束写入、离子束写入和分子印迹的其它适当方法来实施或替代图案化。
在图案化光刻胶层之后，使用图案化的光刻胶蚀刻衬底210以形成多个开口(或沟槽)。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其它合适的工艺。在一个实例中，用于蚀刻衬底210的干蚀刻工艺包括含氟气体化学物质，诸如CF4、SF6、NF3或任何合适的气体。在衬底210内形成多个开口(或沟槽)之后，通过任何合适的工艺去除光刻胶层。例如，可以通过液体“光刻胶剥离剂”去除光刻胶层，该“光刻胶剥离剂”通过化学方法改变光刻胶从而使其不再粘附于下面的硬掩模。可选地，可以通过使其氧化的含氧等离子体去除光刻胶层。
在下文在衬底210内的多个开口(或沟槽)内沉积绝缘材料从而形成隔离部件212。作为实例，绝缘材料包括介电材料。介电材料包括诸如氧化硅、氮化硅、氮氧化硅、低k材料、气隙、其它合适的材料或它们的任意组合的材料。可以通过CVD工艺沉积绝缘材料。在各个实例中，可以通过原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其它合适的方法、和/或它们的组合形成绝缘材料。可以可选地通过高纵横比工艺(HARP)形成绝缘材料。CVD工艺例如可以使用包括诸如六氯乙硅烷(HCD或Si2Cl6)、二氯甲硅烷(DCS或SiH2Cl2)、双(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。在一些实施例中，绝缘材料可以具有多层结构，例如，在衬垫上方形成有氮化硅或氧化硅的热氧化衬垫层。在形成隔离部件212之后，在CMOS FinFET器件200上实施平坦化工艺以去除多余部分的绝缘材料。在一个实施例中，平坦化工艺包括化学机械抛光(CMP)工艺。
参照图3，在NMOS区域202和PMOS区域204中，使隔离部件212之间的衬底210凹陷，从而露出隔离部件212的侧壁。使衬底210凹陷可以包括任何合适的工艺。在本实施例中，例如，使衬底210凹陷包括蚀刻工艺。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。在一个实例中，用于蚀刻衬底210的干蚀刻工艺包括含氟气体。
参照图4，形成缓冲层214。缓冲层214提供从衬底210的材料到后续形成的鳍结构的材料的缓冲/过渡。形成缓冲层214可以包括在NMOS区域202和PMOS区域204中在衬底210上方且在隔离部件212之间外延生长半导体材料。
缓冲层214的半导体材料可以包括任何合适的半导体材料。在本实施例中，缓冲层214的半导体材料包括硅锗(SiGe)。作为实例，锗的浓度可以介于约45％到约55％的范围内，介于约25％到约75％的范围内，或者可以是任何合适的浓度。在本实施例中，缓冲层214的半导体材料包括浓度为约50％的锗(即Si.5Ge.5)。缓冲层214的半导体材料(例如SiGe)具有不同于衬底210的材料(例如Si)的晶格常数的第一晶格常数。
在本实施例中，当通过在缓冲层214的半导体材料的晶体结构内形成位错216释放应力(该应力是由于衬底210和缓冲层214之间的晶格不匹配引起的)时，松弛缓冲层210的半导体材料。作为实例，可以通过在外延生长工艺期间调节诸如温度和压力的参数或者通过经由包括退火工艺的工艺再结晶外延生长的半导体材料来形成位错216。用于沉积缓冲层214的半导体材料的外延生长工艺导致在缓冲层214的顶面上形成小面(facet)(在[111]方向上具有约50度到约60度的角度的角部)。
仍参照图4，在缓冲层214上方形成鳍结构218。可以通过任何合适的工艺形成鳍结构218。作为实例，形成鳍结构218包括在NMOS区域202和PMOS区域204中在缓冲层214上方且在隔离部件212之间外延生长半导体材料。鳍结构218的半导体材料可以包括任何合适的半导体材料。作为实例，在本实施例中，鳍结构218的半导体材料包括锗(Ge)。
鳍结构218的半导体材料具有不同于缓冲层214的半导体材料的第一晶格常数的第二晶格常数。在本实施例中，鳍结构218的半导体材料(例如Ge)的第二晶格常数大于缓冲层214的半导体材料(例如SiGe)的第一晶格常数。由于晶格不匹配，鳍结构218遭受由晶格不匹配产生的压缩应力。
参照图5，在CMOS FinFET器件200上实施平坦化工艺以去除鳍结构218的半导体材料的多余部分。作为实例，平坦化工艺包括化学机械抛光(CMP)工艺。
参照图6，在PMOS区域204上方形成掩模220。掩模220可以包括硬掩模和/或光刻胶。作为实例，可以通过任何合适的工艺形成达到任何合适厚度的掩模220。在本实施例中，掩模220是通过CVD工艺形成的硬掩模。在各个实例中，可以通过原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其它合适的方法和/或它们的组合形成掩模220。CVD工艺例如可以使用包括诸如六氯乙硅烷(HCD或Si2Cl6)、二氯甲硅烷(DCS或SiH2Cl2)、双(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质。可以通过诸如光刻和蚀刻工艺的任何合适工艺图案化掩模220，从而使得掩模220只位于PMOS区域204的上方。光刻工艺例如可以包括沉积光刻胶层、使光刻胶层暴露于图案、实施曝光后烘焙工艺、使光刻胶层显影以及用图案化的光刻胶层蚀刻掩模220。
在形成掩模220后，从NMOS区域202去除鳍结构218的半导体材料和缓冲层214的顶部(包括缓冲层214的所有或部分的小面)。作为实例，去除鳍结构218的半导体材料和部分缓冲层214包括蚀刻工艺。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。在一个实例中，用于蚀刻鳍结构218的半导体材料和缓冲层214的顶部的干蚀刻工艺包括含氟气体。如下面更详细描述的，缓冲层214的部分顶部的去除导致NMOS区域202的缓冲层214与PMOS区域204的缓冲层214不对称。
参照图7，在NMOS区域202中的缓冲层214上方形成鳍结构222。可以通过任何合适的工艺形成鳍结构222。作为实例，形成鳍结构222包括在NMOS区域202中在缓冲层214上方且在隔离部件212之间外延生长半导体材料。鳍结构222的半导体材料可以包括任何合适的半导体材料。作为实例，在本实施例中，鳍结构222的半导体材料包括硅(Si)。
鳍结构222的半导体材料具有第三晶格常数，第三晶格常数不同于缓冲层214的半导体材料的第一晶格常数以及PMOS区域204的鳍结构218的半导体材料的第二晶格常数。在本实施例中，鳍结构222的半导体材料(例如Si)的第三晶格常数小于缓冲层214的半导体材料(例如SiGe)的第一晶格常数并且小于鳍结构218(例如Ge)的第二晶格常数。由于晶格不匹配，鳍结构222遭受拉伸应力。
参照图8，在CMOS FinFET器件200上实施平坦化工艺以去除鳍结构222的半导体材料的多余部分和掩模220。作为实例，平坦化工艺包括化学机械抛光(CMP)工艺。在可选的实施例中，通过分离工艺去除掩模220。
参照图9，使隔离部件212凹陷从而分别在NMOS区域202和PMOS区域204中限定鳍结构。可以通过深蚀刻工艺使隔离部件凹陷。深蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。
参照图10A和图10B，分别示出图9的区域A和区域B的示意性截面侧视图。参照图10A，区域A包括NMOS器件，该NMOS器件包括缓冲层214，缓冲层214包括可通过操作用来缓解缓冲层214中的应力的位错216。缓冲层214具有宽度W1、包括具有水平尺寸L1和垂直尺寸V1的两个小面(在[111]方向上)的顶面。在本实施例中，L1的值小于宽度W1值的约25％，并且V1的值小于宽度W1值的约20％。作为实例，宽度W1可以是约15nm，水平尺寸L1可以小于约3.75nm，垂直尺寸V1可以小于约3nm。在本实施例中，宽度W1是约10nm，水平尺寸L1小于约2.5nm，以及垂直尺寸V1小于约2nm。在可选的实施例中，缓冲层214具有没有小面的基本上平坦的顶面。应该理解，以上尺寸仅是示例性的，并且随着器件尺寸增大或减小，相应的尺寸(例如，W1、L1和V1)也将会分别成比例地增大或减小。例如，如果器件的尺寸加倍，本实施例中的缓冲层214的宽度W1加倍，并且NMOS器件的缓冲层214的小面的水平尺寸L1和垂直尺寸V1的相应范围值也将同样地加倍。
参照图10B，区域B包括PMOS器件，该PMOS器件包括缓冲层214，该缓冲层214包括可通过操作用来缓解缓冲层214中的应力的位错216。缓冲层214具有宽度W2、包括具有水平尺寸L2和垂直尺寸V2的两个小面(在[111]方向上)的顶面。在本实施例中，垂直尺寸V2的值可以小于宽度W2值的约60％，并且水平尺寸L2的值可以小于宽度W2值的约50％。作为实例，宽度W2可以是约15nm，水平尺寸L2可以小于约9nm，垂直尺寸V2小于约7.5nm。在本实施例中，宽度W2是约10nm，水平尺寸L2介于约4.5nm到约2.5nm的范围内，垂直尺寸V2小于约5nm。在某些实施例中，缓冲层214具有包含两个小面且无平直顶部的基本上非常尖的顶面。应该理解，上述尺寸仅是示例性的，并且随着器件尺寸的增大或减小，相应的尺寸(例如W2、L2和V2)也将分别成比例地增大或减小。例如，如果器件的尺寸加倍，本实施例中的缓冲层214的宽度W2加倍，并且PMOS器件的缓冲层214的小面的水平尺寸L2和垂直尺寸V2的相应范围值也将同样地加倍。
如图10A和10B所示，由方法100的上述工艺步骤得到的NMOS器件和PMOS器件的缓冲层214的顶部(包括小面)存在不对称性。而且，NMOS器件的缓冲层214包括总高度H1，该总高度H1小于PMOS器件的缓冲层214的总高度H2。
应该理解，虽然为简明起见本实施例仅示出一个NMOS器件和一个PMOS器件，但是在CMOS FinFET器件200内可以形成任意数目的这些器件。而且，应该理解，虽然上述方法100首先加工PMOS区域204(例如，首先形成PMOS器件的鳍218，遮蔽PMOS区域204，然后蚀刻并形成NMOS器件的鳍222)，但是本发明的实施例可以同样地适用于其中首先加工NMOS区域202(例如，首先形成NMOS器件的鳍222，遮蔽NMOS区域204，然后蚀刻并形成PMOS器件的鳍218)的可选实施例。在这些可选实施例中，如图10A和10B所示，PMOS器件将具有区域A的尺寸而NMOS器件将具有区域B的尺寸。
CMOS FinFET器件200可以包括可以通过后续加工形成的其他部件。例如，后续加工可以进一步在衬底上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，配置成连接器件的各种部件或结构。这些其他部件可以提供与器件的电互连。例如，多层互连包括诸如常规通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以应用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关多层互连结构。在另一实施例中，钨用于形成接触孔中的钨插塞。
所公开的半导体器件200可以用于各种应用中，诸如数字电路、图像传感器器件、异质半导体器件、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)和/或其它微电子器件(在此统称为微电子器件)。当然，本发明的各个方面也适用于和/或容易地适应于其它类型的晶体管，包括单栅极晶体管、双栅极晶体管和其它多栅极晶体管，并且可以应用于多种不同的应用，包括传感器单元、存储器单元、逻辑单元和其它。
上述方法100提供一种独特的CMOS FinFET器件200，并且与传统的制造方法相比显著减少制造步骤而对器件性能无不利影响。例如，因为方法100提供了同时适用于CMOS FinFET器件200的NMOS区域202和PMOS区域204的工艺步骤，所以避免了其他图案化步骤和多个分开的蚀刻步骤。因此，所公开的实施例提供了一种独特的CMOS FinFET器件200和在制造工艺期间减小循环时间并且节省大量成本的方法100。应该理解，不同的实施例可以具有不同的优点，并且没有特定的优点是任何实施例所必需的。
因此，提供一种半导体器件。示例性半导体器件包括衬底，该衬底包括第一区域和第二区域。半导体器件还包括在位于第一区域中的衬底上方以及在第一隔离区域与第二隔离区域之间形成的第一缓冲层，以及在位于第二区域中的衬底上方以及在第一隔离区域与第二隔离区域之间形成的第二缓冲层。半导体器件还包括在位于第一区域中的第一缓冲层上方以及在第一隔离区域与第二隔离区域之间形成的第一鳍结构，以及在位于第二区域中的第二缓冲层上方以及在第一隔离区域和第二隔离区域之间形成的第二鳍结构。第一缓冲层的顶面不同于第二缓冲层的顶面。
在一些实施例中，半导体器件还包括在第一缓冲层内形成的可通过操作用于松弛第一缓冲层的第一位错部件，以及在第二缓冲层内形成的可通过操作用于松弛第二缓冲层的第二位错部件。
在一些实施例中，第一缓冲层包括第一晶格常数，第二缓冲层包括第二晶格常数，第一晶格常数和第二晶格常数基本相同；第一鳍结构包括小于第一晶格常数和第二晶格常数的第三晶格常数；以及第二鳍结构包括大于第一晶格常数和第二晶格常数的第四晶格常数。在各个实施例中，第一缓冲层包括垂直尺寸小于第一鳍结构的宽度的约20％且水平尺寸小于第一鳍结构的宽度的约25％的第一小面；以及第二缓冲层包括垂直尺寸小于第二鳍结构的宽度的约50％且水平尺寸介于第二鳍结构的宽度的约45％到约25％范围内的第二小面。在某些实施例中，第一缓冲层基本上不包含小面，第二缓冲层包括垂直尺寸小于约5nm且水平尺寸小于约4.5nm的小面。在另外的实施例中，第一区域是NMOS区域，第二区域是PMOS区域。在又一些实施例中，第一区域是PMOS区域，第二区域是NMOS区域。
还提供了另一种半导体器件。该半导体器件包括衬底，该衬底包括第一区域和第二区域。该半导体器件还包括位于第一区域和第二区域中的在衬底内形成的隔离部件。该半导体器件还包括在位于第一区域的衬底上方和隔离部件之间以及在位于第二区域中的衬底上方和隔离部件之间形成的缓冲层。该半导体器件还包括在位于第一区域中的缓冲层上方和隔离部件之间形成的第一半导体材料，以及在位于第二区域中的缓冲层上方和隔离部件之间形成的第二半导体材料，第二半导体材料不同于第一半导体材料。位于第一区域中的缓冲层的总高度不同于位于第二区域中的缓冲层的总高度。
在一些实施例中，半导体器件还包括在缓冲层内形成的可通过操作用于松弛第一区域和第二区域中的缓冲层的位错部件。
在一些实施例中，第一半导体材料处在拉伸应力中，而第二半导体材料处在压缩应力中。在各个实施例中，衬底包括第一晶格常数，缓冲层包括大于第一晶格常数的第二晶格常数，第一半导体材料包括小于第二晶格常数的第三晶格常数，以及第二半导体材料包括大于第二晶格常数的第四晶格常数。在某些实施例中，衬底包括硅(Si)，缓冲层包括硅锗(SiGe)，第一半导体材料包括硅(Si)，以及第二半导体材料包括锗(Ge)。在另外的实施例中，位于第一区域中的缓冲层的总高度小于位于第二区域中的缓冲层的总高度。在一些实施例中，位于第一区域中的缓冲层的总高度大于位于第二区域中的缓冲层的总高度。在各个实施例中，位于第一区域中的缓冲层包括垂直尺寸小于约2nm且水平尺寸小于约2.5nm的小面，以及位于第二区域中的缓冲层包括垂直尺寸介于约5nm到约2nm范围内且水平尺寸介于约4.5nm到约2.5nm范围内的小面。
还提供一种方法。该方法包括提供包括NMOS区域和PMOS区域的衬底。方法还包括在位于NMOS区域和PMOS区域中的衬底内形成隔离部件。该方法还包括使位于NMOS区域中的隔离部件之间和位于PMOS区域中的隔离部件之间的衬底凹陷。方法还包括在NMOS区域和PMOS区域中在凹陷的衬底上方且在隔离部件之间形成缓冲层。该方法还包括在位于NMOS区域和PMOS区域中的缓冲层上方形成第一半导体材料。该方法还包括去除位于NMOS区域中的第一半导体材料和缓冲层的顶部。该方法还包括在位于NMOS区域中的缓冲层上方形成第二半导体材料。该方法还包括使隔离部件凹陷从而在NMOS区域和PMOS区域中限定鳍结构。
在一些实施例中，该方法还包括在缓冲层内形成可通过操作用于减小缓冲层内应力的位错。
在一些实施例中，去除位于NMOS区域中的第一半导体材料和缓冲层的顶部包括：在半导体器件上方形成掩模；以及使用掩模蚀刻位于NMOS区域中的第一半导体材料和缓冲层的顶部。在各个实施例中，蚀刻位于NMOS区域中的缓冲层的顶部将NMOS区域中的小面的垂直尺寸减小到小于约2nm。在另外的实施例中，位于PMOS区域中的缓冲层包括垂直尺寸小于约5nm的小面，并且PMOS区域中的小面的垂直尺寸大于位于NMOS区域中的小面的垂直尺寸。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这些等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以对其进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
第一缓冲层，形成在位于所述第一区域中的所述衬底上方和第一隔离部件与第二隔离部件之间；
第二缓冲层，形成在位于所述第二区域中的所述衬底上方和第一隔离部件与第二隔离部件之间；
第一鳍结构，形成在位于所述第一区域中的所述第一缓冲层上方和所述第一隔离部件与所述第二隔离部件之间；以及
第二鳍结构，形成在位于所述第二区域中的所述第二缓冲层上方和所述第一隔离部件与所述第二隔离部件之间，
其中，所述第一缓冲层的顶面不同于所述第二缓冲层的顶面。
2.根据权利要求1所述的半导体器件，还包括：
第一位错部件，形成在所述第一缓冲层内，所述第一位错部件可通过操作用于松弛所述第一缓冲层；以及
第二位错部件，形成在所述第二缓冲层内，所述第二位错部件可通过操作用于松弛所述第二缓冲层。
3.根据权利要求1所述的半导体器件，其中：
所述第一缓冲层包括第一晶格常数，
所述第二缓冲层包括第二晶格常数，
所述第一晶格常数和所述第二晶格常数基本相同，
所述第一鳍结构包括小于所述第一晶格常数和所述第二晶格常数的第三晶格常数，以及
所述第二鳍结构包括大于所述第一晶格常数和所述第二晶格常数的第四晶格常数。
4.根据权利要求1所述的半导体器件，其中，所述第一缓冲层包括第一小面，所述第一小面的垂直尺寸小于所述第一鳍结构的宽度的约20％且水平尺寸小于所述第一鳍结构的宽度的约25％，以及
所述第二缓冲层包括第二小面，所述第二小面的垂直尺寸小于所述第二鳍结构的宽度的约50％且水平尺寸介于所述第二鳍结构的宽度的约45％到约25％范围内。
5.根据权利要求1所述的半导体器件，其中：
所述第一缓冲层基本上不包含小面，以及
所述第二缓冲层包括垂直尺寸小于约5nm且水平尺寸小于约4.5nm的小面。
6.一种半导体器件，包括：
衬底，包括第一区域和第二区域；
隔离部件，形成在位于所述第一区域和所述第二区域中的衬底内；
缓冲层，形成在位于所述第一区域中的所述衬底上方和所述隔离部件之间以及位于所述第二区域中的所述衬底上方和所述隔离部件之间；
第一半导体材料，形成在位于所述第一区域中的所述缓冲层上方和所述隔离部件之间；
第二半导体材料，形成在位于所述第二区域中的所述缓冲层上方和所述隔离部件之间，所述第二半导体材料不同于所述第一半导体材料，
其中，位于所述第一区域中的缓冲层的总高度不同于位于所述第二区域中的缓冲层的总高度。
7.根据权利要求6所述的半导体器件，还包括：
在所述缓冲层内形成的可通过操作用于松弛所述第一区域和所述第二区域中的缓冲层的位错部件。
8.根据权利要求7所述的半导体器件，其中：
所述第一半导体材料处于拉伸应力中，以及
所述第二半导体材料处于压缩应力中。
9.根据权利要求7所述的半导体器件，其中：
所述衬底包括第一晶格常数，
所述缓冲层包括大于所述第一晶格常数的第二晶格常数，
所述第一半导体材料包括小于所述第二晶格常数的第三晶格常数，以及
所述第二半导体材料包括大于所述第二晶格常数的第四晶格常数。
10.一种形成半导体器件的方法，包括：
提供包括NMOS区域和PMOS区域的衬底；
在位于所述NMOS区域和所述PMOS区域中的衬底内形成隔离部件；
使位于所述NMOS区域中的隔离部件之间和位于所述PMOS区域中的隔离部件之间的衬底凹陷；
在所述NMOS区域和所述PMOS区域中在凹陷的所述衬底上方且在所述隔离部件之间形成缓冲层；
在位于所述NMOS区域和所述PMOS区域中的缓冲层上方形成第一半导体材料；
去除位于所述NMOS区域中的所述第一半导体材料和所述缓冲层的顶部；
在位于所述NMOS区域中的缓冲层上方形成第二半导体材料；以及
使所述隔离部件凹陷从而在NMOS区域和所述PMOS区域中限定鳍结构。
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