CN103187418B - 一种CMOS FinFET器件及其形成方法 - Google Patents

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Abstract

本发明公开了一种CMOS？FinFET器件以及用于制造CMOS？FinFET器件的方法。示例性CMOS？FinFET器件包括具有第一区域和第二区域的衬底。CMOS？FinFET器件还包括设置在所述衬底上的鳍式结构，该鳍式结构包括第一区域中的第一鳍状件和第二区域中的第二鳍状件。CMOS？FinFET器件还包括第一鳍状件的第一部分和第一鳍状件的第二部分，该第一鳍状件的第一部分包含与衬底的材料相同的材料，该第一鳍状件的第二部分包括沉积在所述第一鳍状件的第一部分上的III-V半导体材料。CMOS？FinFET器件还包括第二鳍状件的第一部分和第二鳍状件的第二部分，该第二鳍状件的第一部分包括与所述衬底的材料相同的材料，第二鳍状件的第二部分包括沉积在所述第二鳍状件的第一部分上的锗(Ge)材料。

Description

一种CMOS FinFET器件及其形成方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种CMOSFinFET器件及形成CMOSFinFET器件的方法。
背景技术
集成电路(IC)工业已经历快速增长。在IC演进过程中，随着几何尺寸(即，可以使用制造工艺设计的最小部件(或者线路))的缩减，功能密度(即，单位芯片区相互连接器件的数目)已经普遍地增加。这种尺寸缩减工艺通常通过提高生产效率和降低相关成本提供优势。这种尺寸缩减工艺还增加了加工和制造IC的复杂度，并且对于意识到的这些优势，在IC制造中需要类似的发展。
例如，由于半导体工业已经发展进入寻求更高器件密度，更高性能，以及更低成本的纳米技术工艺节点，来自制造和设计的挑战已经导致鳍式场效应晶体管(FinFET)器件的发展。例如，FinFET器件可以是包括P-型金属氧化物半导体(PMOS)FinFET器件和N-型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。尽管现有的FinFET器件和制造FinFET器件的方法已经大体上满足了它们的预期目的，但是并不能在所有方面都完全满足。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种CMOSFinFET器件，包括：
衬底，包括第一区域和第二区域；
鳍式结构，设置在所述衬底上，所述鳍式结构包括在所述第一区域中的第一鳍状件和在所述第二区域中的第二鳍状件；
绝缘材料，设置在所述衬底上以及在所述第一鳍状件和第二鳍状件之间；
所述第一鳍状件的第一部分，包含与所述衬底的材料相同的材料；
所述第一鳍状件的第二部分，包含沉积在所述第一鳍状件的所述第一部分上的III-V半导体材料；
所述第二鳍状件的第一部分，包含与所述衬底的材料相同的材料；
所述第二鳍状件的第二部分，包含沉积在所述第二鳍状件的所述第一部分上的锗(Ge)材料；以及
栅极结构，设置在包括所述III-V半导体材料的第一鳍状件的中心部分上、用于隔离所述CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区，以及设置在包括所述Ge材料的第二鳍状件的中心部分上、用于隔离CMOSFinFET器件的P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区；
其中所述NMOS器件的源极区和漏极区限定它们之间的NMOS器件的沟道区；以及
其中所述PMOS器件的源极区和漏极区限定它们之间的PMOS器件的沟道区。
在可选实施例中，CMOSFinFET器件进一步包括：
所述第一鳍状件的第三部分，包含第一掺杂半导体材料，所述第一掺杂半导体材料沉积在所述NMOS器件的所述源极区和漏极区中的所述第一鳍状件的所述第二部分上；以及
所述第二鳍状件的第三部分，包含第二掺杂半导体材料，所述第二掺杂半导体材料沉积在所述PMOS器件的所述源极区和漏极区中的所述第二鳍状件的所述第二部分上。
在可选实施例中，其中所述第一掺杂半导体材料与所述第二掺杂半导体材料不同；其中所述第一掺杂半导体材料不包括在所述NMOS器件的所述沟道区中；其中所述第二掺杂半导体材料不包括在所述PMOS器件的所述沟道区中；其中所述第一鳍状件的所述第三部分在所述绝缘材料上延伸第一高度；以及其中所述第二鳍状件的所述第三部分在所述绝缘材料上延伸第二高度，所述第二高度和第一高度大体上相同。
在可选实施例中，所述第一鳍状件的所述第三部分在所述绝缘材料上延伸第一高度；以及其中所述第二鳍状件的所述第三部分在所述绝缘材料上延伸第二高度，所述第二高度和第一高度大体上相同。
在可选实施例中，所述第一鳍状件的所述第二部分在所述绝缘材料上延伸第一高度，以及其中所述第二鳍状件的所述第二部分在所述绝缘材料上延伸第二高度，所述第二高度和第一高度大体上相同。
在可选实施例中，所述衬底从包括体硅和绝缘体上硅(SOI)的组选择。
在可选实施例中，所述栅极结构包括栅极介电层，设置于所述栅极介电层上的栅电极，以及设置在所述栅电极侧壁上的栅极间隔件。
根据本发明的另一个方面，提供了一种形成CMOSFinFET器件的方法，包括：
提供包括第一区域和第二区域的衬底；
在所述衬底上形成包括第一鳍状件和第二鳍状件的鳍式结构，所述第一鳍状件形成在所述第一区域中，并且所述第二鳍状件形成在所述第二区域中；
在所述鳍式结构上沉积绝缘材料，使得所述第一鳍状件介于所述第一区域中的所述绝缘材料之间并且所述第二鳍状件介于所述第二区域中的所述绝缘材料之间；
回蚀刻介于所述第一区域中的所述绝缘材料之间的所述第一鳍状件以及介于所述第二区域中的所述绝缘材料之间的所述第二鳍状件；
在回蚀刻后的所述第一鳍状件上以及所述第一区域中的所述绝缘材料之间外延生长III-V半导体材料；
在回蚀刻后的所述第二鳍状件上以及所述第二区域中的所述绝缘材料之间外延生长锗(Ge)材料；以及
回蚀刻所述绝缘材料从而限定所述第一鳍状件的第一高度和所述第二鳍状件的第二高度，所述第一高度从所述绝缘材料的顶面至所述第一鳍状件的所述III-V半导体材料的顶面测量得到，并且所述第二高度从所述绝缘材料顶面至所述第二鳍状件的所述Ge材料的顶面测量得到。
在可选实施例中，所述方法进一步包括：
在所述第一鳍状件的所述III-V半导体材料的中心部分上形成第一栅极结构，所述第一栅极结构将所述CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离；以及
在所述第二鳍状件的所述Ge材料的中心部分上形成第二栅极结构，所述第二栅极结构将所述CMOSFinFET器件的P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离。
在可选实施例中，所述NMOS器件的所述源极区和漏极区限定它们之间的所述NMOS器件的沟道区；其中所述NMOS器件的所述沟道区包括所述第一鳍状件的所述III-V半导体材料；其中所述PMOS器件的所述源极区和漏极区限定它们之间的所述PMOS器件的沟道区，以及其中所述PMOS器件的所述沟道区包括所述第二鳍状件的所述Ge材料。
在可选实施例中，所述方法进一步包括：
回蚀刻所述第一鳍状件的所述III-V半导体材料以限定所述第一鳍状件的所述III-V半导体材料的另一顶面；回蚀刻所述第二鳍状件的所述Ge材料以限定所述第二鳍状件的所述Ge材料的另一顶面；在所述第一区域中的所述第一鳍状件的所述III-V半导体材料的所述另一顶面上外延生长第一掺杂半导体材料；以及在所述第二区域中的所述第二鳍状件的所述Ge材料的所述另一顶面上外延生长第二掺杂半导体材料；
在可选实施例中，在所述第一鳍状件上外延生长所述III-V半导体材料包括：在所述第一区域和所述第二区域上形成第一硬掩模；图案化所述第一硬掩模使得包括所述第一鳍状件的所述第一区域被暴露并且包括所述第二鳍状件的所述第二区域被保护；以及在所暴露的第一鳍状件上和所述第一区域中的所述绝缘材料之间外延生长所述III-V半导体材料；以及其中
在所述第二鳍状件上外延生长所述Ge材料包括：在所述第一区域和所述第二区域上形成第二硬掩模；图案化所述第二硬掩模使得包括所述第二鳍状件的所述第二区域被暴露并且包括生长有所述III-V半导体材料的第一鳍状件的所述第一区域被保护；以及在所暴露的第二鳍状件上和所述第二区域中的所述绝缘材料之间外延生长所述Ge材料。
在可选实施例中，在所述第二鳍状件上外延生长所述Ge材料包括：在所述第一区域和所述第二区域上形成第二硬掩模；图案化所述第二硬掩模使得包括所述第二鳍状件的所述第二区域被暴露并且包括所述第一鳍状件的所述第一区域被保护；以及在所暴露的第二鳍状件上和所述第二区域中的所述绝缘材料之间外延生长所述Ge材料；以及
其中在所述第一鳍状件上外延生长所述III-V半导体材料包括：
在所述第一区域和所述第二区域上形成第一硬掩模；图案化所述第一硬掩模使得包括所述第一鳍状件的所述第一区域被暴露并且包括生长有所述Ge材料的第二鳍状件的所述第二区域被保护；以及在所暴露的第一鳍状件上和所述第一区域中的所述绝缘材料之间外延生长所述III-V半导体材料。
在可选实施例中，在所述第一鳍状件上外延生长所述III-V半导体材料包括：在所述第一鳍状件和所述第二鳍状件上以及所述绝缘材料之间外延生长所述III-V半导体材料；以及
其中在所述第二鳍状件上外延生长所述Ge材料包括：
去除在所述第二鳍状件上和所述绝缘材料之间的所述III-V半导体材料；在所述第一区域和所述第二区域上形成硬掩模；图案化所述硬掩模使得包括所述第二鳍状件的所述第二区域被暴露并且包括所述第一鳍状件的所述第一区域被保护；以及在所暴露的第二鳍状件上和所述绝缘材料之间外延生长所述Ge材料。
在可选实施例中，在所述第二鳍状件上外延生长所述Ge材料包括：
在所述第一鳍状件和所述第二鳍状件上以及所述绝缘材料之间外延生长所述Ge材料；以及
其中在所述第一鳍状件上外延生长所述III-V半导体材料包括：
去除在所述第一鳍状件上和所述绝缘材料之间的所述Ge材料；在所述第一区域和第二区域上形成硬掩模；图案化所述硬掩模使得包括所述第一鳍状件的所述第一区域被暴露并且包括所述第二鳍状件的所述第二区域被保护；以及在所暴露的第一鳍状件上和所述绝缘材料之间外延生长所述III-V半导体材料。
根据本发明的又一个方面，还提供了一种形成CMOSFinFET器件的方法，包括：
提供包括第一区域和第二区域的衬底；
在所述第一区域中形成第一鳍状件以及在所述第二区域中形成第二鳍状件；
在所述第一鳍状件和所述第二鳍状件上沉积绝缘材料；
蚀刻所述绝缘材料之间的所述第一鳍状件以形成第一沟槽，所述第一沟槽包括底面，所述第一沟槽的所述底面是所述第一鳍状件的第一部分的顶面；
蚀刻所述绝缘材料之间的所述第二鳍状件以形成第二沟槽，所述第二沟槽包括底面，所述第二沟槽的所述底面是所述第二鳍状件的第一部分的顶面；
在所述第一区域和所述第二区域上形成第一硬掩模；
图案化所述第一硬掩模使得包括所述第一沟槽的所述第一区域被暴露并且所述第二区域被保护；
在所述第一鳍状件的所述第一部分的所述顶面上所暴露的第一沟槽中外延生长III-V半导体材料，从而形成所述第一鳍状件的第二部分；
对所述CMOSFinFET器件进行平坦化工艺使得多余的III-V材料从所述第一区域去除并且所述第一硬掩模从所述第二区域去除；
在所述第一区域和所述第二区域上形成第二硬掩模；
图案化所述第二硬掩模使得包括所述第二沟槽的所述第二区域被暴露并且所述第一区域被保护；
在所述第二鳍状件的所述第一部分的所述顶面上的所述第二沟槽中外延生长锗(Ge)材料，从而形成所述第二鳍状件的第二部分；
对所述CMOSFinFET器件进行平坦化工艺使得多余的Ge材料从所述第二区域去除并且所述第二硬掩模从所述第一区域去除；以及
回蚀刻所述绝缘材料使得所述第一鳍状件的所述III-V半导体材料的第一侧壁和第二侧壁被暴露并且所述第二鳍状件的所述Ge材料的第一侧壁和第二侧壁被暴露。
在可选实施例中，所述方法进一步包括：
在所述第一鳍状件的所述III-V半导体材料的中心部分上形成第一栅极结构，所述第一栅极结构将所述CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离；以及
在所述第二鳍状件的所述Ge材料的中心部分上形成第二栅极结构，所述第二栅极结构将所述CMOSFinFET器件的P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离。
在可选实施例中，形成所述第一栅极结构包括形成第一栅极介电层以及在所述第一栅介电层上的栅电极，以及其中形成所述第二栅极结构包括形成第二栅极介电层以及在所述第二栅极介电层上方的第二栅电极。
在可选实施例中，所述NMOS器件的所述源极区和漏极区限定它们之间的所述NMOS器件的沟道区，其中所述NMOS器件的所述沟道区包括所述第一鳍状件的所述III-V半导体材料，其中所述PMOS器件的所述源极区和漏极区限定它们之间的所述PMOS器件的沟道区，以及其中所述PMOS器件的所述沟道区包括所述第二鳍状件的所述Ge材料。
在可选实施例中，所述方法进一步包括：
回蚀刻所述NMOS器件的所述源极区和漏极区中的所述第一鳍状件的所述III-V半导体材料，使得所述第一鳍状件的所述III-V半导体材料的顶面被限定；
回蚀刻在所述PMOS器件的所述源极区和漏极区中的所述第二鳍状件的所述Ge材料，使得所述第二鳍状件的所述Ge材料的顶面被限定；
在所述NMOS器件的所述源极区和漏极区中的所述第一鳍状件的所述III-V半导体材料的所述顶面上外延生长第一掺杂半导体材料；以及
在所述PMOS器件的所述源极区和漏极区中的所述第二鳍状件的所述Ge材料的所述顶面上外延生长第二掺杂半导体材料；
其中所述第一掺杂半导体材料与所述第二掺杂半导体材料不同；
其中所述第一掺杂半导体材料不包括在所述NMOS器件的所述沟道区中，以及
其中所述第二掺杂半导体材料不包括在所述PMOS器件的所述沟道区中。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是图示根据本发明各个方面的制造半导体器件的方法流程图。
图2-图13图示了根据图1方法的在不同制造阶段的半导体器件的一种实施方式示意横截面侧视图。
图14是图示本发明各个方面的制造半导体器件的方法流程图。
图15-图21图示了根据图14的方法的在不同制造阶段的半导体器件的一种实施方式示意横截面侧视图。
图22是图示本发明各个方面的制造半导体器件的方法流程图。
图23-图29图示了根据图22的方法的在不同制造阶段的半导体器件的一种实施方式的示意横截面侧视图。
图30-图31图示了根据本发明各个方面的半导体器件的一种实施方式在不同制造阶段的透视图。
具体实施方式
以下公开为实施本申请的不同特征提供了许多不同的实施方式或者实例。下面描述了部件或者布置的具体实例以简化本发明。当然，这些仅仅是实例并不旨在限制本发明。例如，以下描述中的第一部件形成在第二部件上或者上方可包括第一部件和第二部件直接接触形成的实施方式，并且还可包括附加部件可形成在第一部件和第二部件之间的实施方式，使得第一部件和第二部件可不直接接触。另外，本发明可在不同实例中重复标号和/或字母。这种重复用于简化和清楚的目的并且其本身不指示所述的不同实施方式和/或结构之间的关系。此外，本申请公开的部件可以不脱离本发明范围的情况下以与本文表示的示例性实施方式不同的方式布置，组合，或者配置。尽管本文没有明确的描述，应当理解本领域技术人员能够设计体现本申请原理的各种等同方式。
可从本申请的一个或者多个实施方式中得到的器件实例是半导体器件。例如，这种器件是鳍式场效应晶体管(FinFET)。例如，FinFET器件可以是包括P-型金属氧化物半导体(PMOS)FinFET器件和N-型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开文本将继续采用CMOSFinFET实例来说明本申请的各种实施方式。然而，应当理解本申请除了作为权利要求具体请求保护的之外不应局限于具体类型的器件。
参照图1和图2-图13，以下共同描述了方法100和半导体器件200。图1是根据本发明各个方面的用于制造集成电路器件的方法100的流程图。在本实施方式中，方法100是用于制造包括互补金属氧化物半导体(CMOS)鳍式场效应晶体管(FinFET)器件的集成电路器件。方法100开始于框102，在框102提供了包括第一区域和第二区域的衬底。在框104，在衬底上方形成鳍式结构。鳍式结构的形成可包括图案化掩模层以及使用该掩模层蚀刻半导体衬底。在框106，在鳍式结构上方沉积绝缘材料。该绝缘材料可被沉积成绝缘材料覆盖鳍式结构。可进行平坦化工艺使得绝缘材料的顶面被平坦化，并暴露鳍式结构的顶部。方法在框108继续，回蚀刻在绝缘材料之间的鳍式结构，并且在衬底的第二区域中的第二鳍状件上方形成第一硬掩模，并且暴露衬底的第一区域中的第一鳍状件。在框110，在鳍式结构的暴露的第一鳍状件上方外延(epi)生长III-V型材料。在框112，去除第一硬掩模并且在第一区域中鳍式结构的第一鳍状件上方形成第二硬掩模，以及暴露第二区域中鳍式结构的第二鳍状件。在框114，在鳍式结构的暴露的第二鳍状件上方外延生长锗(Ge)。可选地，应当理解，方法100可通过以下方式来实施：在第一区域上形成第一硬掩模以及在第二区域的暴露的第二鳍状件上方外延生长Ge，并且此后在第二区域上方形成第二掩模以及在第一区域中暴露的第一鳍状件上方外延生长III-V材料。在框116，去除第二掩模并且回蚀刻在鳍式结构的III-V材料和Ge材料之间的绝缘材料。方法100在框118继续，在框118完成集成电路器件的制造。
在其他情形下，完成制造工艺可包括在鳍式结构的沟道区上方形成栅层叠件并且在半导体器件的源极和漏极(S/D)区中形成源极和漏极(S/D)部件。形成栅层叠件可以是先栅极或者后栅极工艺。例如，在先栅极工艺中，形成栅层叠件可包括在中心区域中的鳍式结构的上方沉积介电层，在介电层上方形成栅极结构(例如，栅电极)，并且在栅极结构的壁上形成栅极间隔件，并且该栅极间隔件与半导体器件的S/D区相邻。此后，可通过对S/D区中的半导体材料开凹槽，然后在S/D区中沉积掺杂的半导体材料来将S/D部件形成在S/D区中。沉积掺杂的半导体材料可包括外延生长半导体材料。可在方法100之前，之中，以及之后提供附加步骤，并且对于方法的其他实施方式所述的一些步骤可被取代或者去除。下面的讨论示例说明了可以根据图1的方法100制造的半导体器件的各种实施方式。
图2-图13图示了根据图1的方法的在不同制造阶段的半导体器件的一种实施方式示意横截面侧视图。在本发明中，半导体器件是CMOSFinFET器件200。CMOSFinFET器件200包括NMOSFinFET器件和PMOSFinFET器件。FinFET器件200可以包括在微处理器，存储单元，和/或其他集成电路器件中。为了清楚以更好理解本发明的发明内容图2-图13已经简化。附加部件可加入CMOSFinFET器件200中，并且在CMOSFinFET器件200的其他实施方式中下述的一些部件可被取代或者去除。
参照图2，FinFET器件200包括衬底(例如，晶圆)210。衬底210是体硅衬底。可选地，衬底210包括元素半导体(例如，晶体结构中的硅或者锗)；复合半导体(例如，锗硅，硅碳，砷化镓，磷化镓，磷化铟，砷化铟，和/或锑化铟，或者它们的组合)。可选地，衬底210包括绝缘体上硅(SOI)衬底。可使用注氧隔离(SIMOX)，晶圆接合和/或其他合适的方法制造SOI衬底。衬底210可包括不同的掺杂区和其他合适的部件。
参照图3，鳍式结构212(包括多个鳍状件212a-212d)通过任何合适的工艺形成，例如，光刻工艺和蚀刻工艺。例如，在本实施方式中，鳍式结构212通过以下方式形成：将光刻胶层曝光在一图案下，进行曝光后烘烤工艺，以及显影光刻胶层以形成包括光刻胶层和掩模层的掩模元件。在一些实施方式中，光刻胶层图案化可包括以下处理步骤：光刻胶涂布，软烘烤，掩模对准，曝光图案，曝光后烘烤，显影光刻胶剂，以及硬烘烤。在一些实施方式中，图案化还可由其他适当的方法实施或者替代，例如，无掩模光刻，电子束写入，离子束写入，以及分子烙印。然后，掩模元件(包括光刻胶层和掩模层)可用在蚀刻工艺中以将鳍式结构212蚀刻入衬底210。蚀刻工艺使用图案化掩模层来限定被蚀刻的区域并且来保护CMOSFinFET器件200的其他区域。在一些实施方式中，蚀刻工艺包括湿法蚀刻工艺，干法蚀刻工艺，或者它们的组合。鳍式结构212可通过使用反应离子刻蚀(RIE)的蚀刻工艺和/或其他合适的工艺形成。在一实例中，氢氟酸(HF)或者缓冲氟酸溶液(bufferedHF)用于蚀刻介电层以根据掩模层限定的图案暴露衬底210。在另一实例中，用于蚀刻衬底210的干法蚀刻工艺包括含氟气体的化学物质。在又一实例中，干法蚀刻的化学物质包括CF4，SF6，或者NF3。可选地，鳍式结构212通过双重图案化光刻(DPL)工艺形成。DPL是一种通过将图案分成两个交错图案来在衬底上构造图案的方法。DPL允许提高部件(例如，鳍状件)密度。可使用的各种DPL方法包括双重曝光(例如，使用两个掩模组)。
参照图4，绝缘材料214沉积在衬底210(并且在鳍式结构212上方)上方。绝缘材料214被沉积为使得绝缘材料214围绕鳍式结构212的每个鳍状件212a-212d并且将鳍式结构212中的每个鳍状件212a-212d与其他鳍状件隔离。在一些实施方式中，绝缘材料214包括诸如，氧化硅，氮化硅，氮氧化硅，低k材料，空气隙，其他合适的材料，或者它们的组合。在本实施方式中，绝缘材料214包括氧化硅。氧化硅可通过CVD工艺沉积。在各种实例中，氧化硅可通过原子层沉积(ALD)，高密度等离子体CVD(HDPCVD)，其他合适的方法，和/或它们的组合形成。可选地，氧化硅可通过高深宽比工艺(HARP)形成。在各种实施方式中，生长可选的热氧化物沟槽衬里来改善沟槽界面。例如，CVD工艺可使用包括六氯乙硅烷(HCD或者Si2Cl6)，二氯甲硅烷(DCS或者SiH2Cl2)，双叔丁基氨基硅烷(BTBAS或者C8H22N2Si)以及乙硅烷(DS或者Si2H6)的化学物质。在一些实施方式中，绝缘材料214可具有多层结构，例如，具有氮化硅形成在衬里上方的热氧化衬里层。
参照图5，在CMOSFinFET器件200上进行平坦化工艺。在一实例中，平坦化工艺包括应用于CMOSFinFET器件200以去除绝缘材料214的多余部分的化学机械抛光(CMP)工艺。可进行平坦化工艺使得暴露鳍式结构212的顶部。
参照图6，蚀刻工艺用于回蚀刻绝缘材料214之间中的鳍式结构212的材料从而形成与鳍式结构212的鳍状件212a-212d相对应的多个沟槽。多个沟槽具有由围绕的绝缘材料214限定的侧壁以及由鳍式结构212下面的鳍状件(例如，鳍状件212a-212d)的顶面限定的与开口相对的底面。在一些实施方式中，用于回蚀刻鳍式结构212的材料的蚀刻工艺包括湿法蚀刻工艺，干法蚀刻工艺或者它们的组合。在一实例中，干法蚀刻工艺可包括形成光刻胶层，图案化光刻胶层，蚀刻鳍式结构212的每个鳍状件212a-212d，以及去除光刻胶层。在又一实例中，用于蚀刻鳍状件材料的干法蚀刻工艺包括化学物质，该化学物质包括含氟气体。
参照图7，第一硬掩模216形成于衬底210上方。在一些实施方式中，形成第一硬掩模216包括在鳍式结构212上方沉积氧化层218和氮化层220。硬掩模层216通过任何合适的工艺形成达到任何合适的厚度。在本实施方式中，第一硬掩模216通过CVD工艺形成。在各种实例中，第一硬掩模216可由原子层沉积(ALD)，高密度等离子体CVD(HDPCVD)，其他合适的方法，和/或它们的组合形成。例如，CVD工艺可使用包括六氯化二硅(HCD或者Si2Cl6)，二氯甲硅烷(DCS或者SiH2Cl2)，Bis(TertiaryButylAmino)，硅烷(BTBAS或者C8H22N2Si)以及乙硅烷(DS或者Si2H6)的化学物质。
参照图8，第一硬掩模216的部分被图案化使得它露出衬底210的第一区域219并且保护衬底210的第二区域221。第一区域219包括鳍式结构212的鳍状件(例如，212a和212b)并且第二区域221包括鳍式结构212的鳍状件(例如，212c和212d)。在本实施方式中，第一区域219限定了CMOSFinFET器件200的NMOS区并且第二区域221限定了CMOSFinFET器件200的PMOS区。在一些实施方式中，第一硬掩模216通过任何合适的工艺(例如，光刻工艺和蚀刻工艺)图案化。例如，在形成第一硬掩模216之后将光刻胶层沉积在第一硬掩模216上方。此后，将光刻胶层曝光在一图案下，进行曝光后烘烤工艺，以及显影光刻胶层从而形成图案。光刻胶层图案化可包括以下处理步骤：光刻胶涂布，软烘烤，掩模对准，曝光图案，后曝光烘烤，显影光刻胶以及硬烘烤。在形成光刻胶图案后，可使用蚀刻工艺以去除第一硬掩模216的部分使得第一硬掩模216的剩余部分仅覆盖衬底210的第二区域221从而暴露衬底210的第一区域219。暴露衬底210的第一区域219包括暴露鳍状件212a和鳍状件212b的顶面。
仍然参照图8，III-V材料222外延生长于衬底210的第一区域219中的鳍状件212a和212b的暴露表面上方。在本实施方式中，III-V材料222包括III-V型材料，例如，InAs，InGaAs，InGaSb，InP，AlSb，以及由外延工艺形成的类似材料。外延工艺可包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))，分子束外延，和/或其他合适的工艺。外延工艺可使用与鳍式结构212的成分(例如，硅)相互作用的气态前体和/或液态前体。
参照图9，在CMOSFinFET器件200上进行平坦化工艺。在本实施方式中，平坦化工艺包括应用于CMOSFinFET器件200的第一区域219和第二区域221的化学机械抛光(CMP)工艺以去除III-V材料222的多余部分和第一硬掩模216。在一些实施方式中，进行平坦化工艺使得鳍状件212a和212b(鳍式结构212的)的III-V材料222的顶面与覆盖在鳍状件212c和212d(鳍式结构212的)上方的第一硬掩模216的氧化层218的顶面在同一平面。
参照图10，第二硬掩模224形成在衬底210上方。形成第二硬掩模224包括在所述鳍式结构212上方沉积氧化层226和氮化层228。第二硬掩模层224通过任何合适的工艺形成达到任何合适的厚度。在本实施方式中，第二硬掩模224通过CVD工艺形成。在不同实例中，第二硬掩模224可通过原子层沉积(ALD)，高密度等离子体CVD(HDPCVD)，其他合适的方法，和/或它们的组合形成。例如，CVD工艺可使用包括六氯化二硅(HCD或者Si2Cl6)，二氯甲硅烷(DCS或者SiH2Cl2)，Bis(TertiaryButylAmino)硅烷(BTBAS或者C8H22N2Si)以及乙硅烷(DS或者Si2H6)的化学物质。
参照图11，第二硬掩模224的部分被图案化使得其保护衬底210的第一区域219并且暴露衬底210的第二区域221。可通过任何合适的工艺(如，光刻工艺和蚀刻工艺)图案化第二硬掩模224。例如，在形成第二硬掩模层224之后在第二硬掩模层224上方沉积光刻胶层。此后，光刻胶层被曝光在一图案下，进行曝光后烘烤工艺，然后显影光刻胶层从而形成图案。在一些实施方式中，光刻胶层图案化包括以下处理步骤：光刻胶涂布，软烘烤，掩模对准，曝光图案，曝光后烘烤，显影光刻胶，以及硬烘烤。在形成光刻胶图案之后，蚀刻工艺被用来去除第二硬掩模224的部分使得第二硬掩模224的剩余部分仅覆盖衬底210的第一区域219并且暴露衬底210的第二区域221。暴露衬底210的第二区域221包括暴露鳍状件212c和212d的顶面。
仍然参考图11，在衬底210的第二区域221中的鳍状件212c和212d的暴露表面上方外延生长锗(Ge)材料226，外延工艺可包括CVD沉积技术(例如，气相外延(VPE)和/或超真空CVD(UHV-CVD))，分子束外延，和/或其他合适的工艺。外延工艺可使用与鳍式结构212的成分(例如，硅)相互作用的气态前体和/或液态前体。
参照图12，在CMOSFinFET器件200上进行平坦化工艺。在本实施方式中，平坦化工艺包括应用于去除Ge材料226的多余部分以及去除第二硬掩模224的化学机械抛光(CMP)工艺。可进行平坦化工艺使得鳍状件212a和212b(鳍式结构212的)的III-V材料222的顶面与鳍状件212c和212d(鳍式结构212的)的Ge材料226的顶面在同一平面。
参照图13，蚀刻工艺被用于回蚀刻在鳍式结构212的每个鳍状件212a-212d相互之间的绝缘材料214以暴露鳍式结构212的每个鳍状件212a-212d的第一侧壁和第二侧壁。衬底210的第一区域219包括鳍状件212a和212b，鳍状件212a和212b包含III-V材料和具有高度h1。高度h1从每个鳍状件212a和212b的顶面和绝缘材料214的顶面测量得到。衬底210的第二区域221包括鳍状件212c和212d，鳍状件212c和212d包含Ge材料和具有高度h2。高度h2从每个鳍状件212c和212d的顶面到绝缘材料214的顶面测量得到。高度h1大体上与高度h2相同。在一些实施方式中，蚀刻工艺包括湿法蚀刻工艺，干法蚀刻工艺，或者它们的组合。在另一实例中，干法蚀刻包括形成光刻胶层，图案化光刻胶层，蚀刻绝缘材料212，以及去除光刻胶层。在又一实例中，用于蚀刻绝缘材料的干法蚀刻工艺包括化学物质，该化学物质包括含氟气体。在又一实例中，干法蚀刻的化学物质包括CF4，SF6，或者NF3。
参照图14，描述了根据本发明各个方面的用于制造半导体器件的方法300。方法300的实施方式可包括与上面公开的方法100的实施方式相似的处理步骤。在方法300的公开的实施方式中，如果关于工艺和/或结构的一些细节与方法100的实施方式中描述的那些相似，则为了简便可省略。
在本实施方式中，方法300是用于制造包括互补金属氧化物半导体(CMOS)鳍式场效应晶体管(FinFET)器件的集成电路器件。方法300在框302开始，框302提供了包括第一区域和第二区域的衬底。在框304，在衬底上方形成鳍式结构。鳍式结构的形成可包括图案化掩模层和使用掩模层蚀刻半导体衬底。在框306，在鳍式结构上方沉积绝缘材料。绝缘材料可被沉积成使得其覆盖鳍式结构。可进行平坦化工艺使得绝缘材料的顶面被平坦化，并暴露鳍式结构的顶部。方法在框308继续，回蚀刻在绝缘材料之间的鳍式结构，在衬底的第一区域中的鳍式结构的第一鳍状件上方以及在衬底的第二区域中的鳍式结构的第二鳍状件上方外延(epi)生长III-V型材料。在框310，进行平坦化工艺并且从衬底的第二区域去除III-V型材料。在框312，在衬底的第一区域上方形成硬掩模并且在第二区域中的鳍式结构的第二鳍状件上方外延生长锗(Ge)材料。在外延生长Ge材料之后，可进行平坦化工艺使得衬底的顶面被平坦化。应当理解，方法300可选地可通过以下方式实现：在第一区域和第二区域中的第一鳍状件和第二鳍状件上方外延生长Ge材料，并且此后在第二区域上方形成硬掩模，从第一区域去除Ge材料，然后在第一区域中的第一鳍状件上方外延生长III-V材料。在框314，回蚀刻在鳍式结构的III-V材料和Ge材料之间的绝缘材料。方法300在框316继续，在框316完成集成电路器件制造。
在其他情况下中，完成制造工艺可包括在鳍式结构的沟道区上方形成栅层叠件，并且在半导体器件的S/D区中形成源极和漏极(S/D)部件。形成栅层叠件可以为先栅极或者后栅极工艺。例如，在先栅极工艺中，形成栅层叠件可包括在中心区域中的鳍式结构上方沉积介电层，在介电层上方形成栅极结构(例如，栅电极)，并且在栅极结构的壁上形成栅极间隔件，并且该栅极间隔件与半导体器件的S/D区相邻。此后，可通过对在S/D区中的半导体材料开凹槽并且在S/D区中沉积掺杂的半导体材料来在S/D区中形成S/D部件。沉积掺杂的半导体材料可包括外延生长半导体材料。可在方法300之前，之中，以及之后提供附加步骤，并且用于该方法的其他实施方式描述的一些步骤可被取代或者去除。下面的讨论示例说明了可以根据图14的方法300制造的半导体器件的各种实施方式。
图15-图21图示了根据图14的方法在不同制造阶段的半导体器件的一种实施方式的示意横截面侧视图。图15-图21的半导体器件400在某些方面与图2-图13的半导体器件200相似。因此，为了清楚和简要图2-图13和图15-图21中相似的部件由相同的标号标识。在本发明中，半导体器件为CMOSFinFET器件400。CMOSFinFET器件400包括NMOSFinFET器件和PMOSFinFET器件。CMOSFinFET器件400可包括在微处理器，存储单元，和/或其他集成电路器件中。为了清楚以更好理解本发明的发明内容图15-图21已经简化。附加的部件可加入到CMOSFinFET器件400中，并且在CMOSFinFET器件400的其他实施方式中下述的一些部件可被取代或者去除。
参照图15，CMOSFinFET器件400包括衬底(例如，晶圆)210。在本实施方式中，CMOSFinFET器件400中限定的衬底210在成分，形成和构造方面与CMOSFinFET器件200的衬底210大体上相似。在可选的实施方式中，它们是不相同的。CMOSFinFET器件400还包括通过任何合适的工艺形成的鳍式结构212(包括多鳍状件212a-212d)。在本实施方式中，CMOSFinFET器件400中限定的鳍式结构212在成分，形成和构造方面与CMOSFinFET器件200的鳍式结构212大体上相似。在可选的实施方式中，它们是不相同的。CMOSFinFET器件400还包括绝缘材料214。在本实施方式中，CMOSFinFET器件400中限定的绝缘材料214在成分，形成和构造方面与CMOSFinFET器件200的绝缘材料214大体上相似。在可选的实施方式中，它们是不相同的。
参照图16，蚀刻工艺被用于回蚀刻在绝缘材料214之间的鳍式结构212的材料从而形成与鳍式结构212的鳍状件212a-212d相对应的多个沟槽。多个沟槽具有由围绕的绝缘材料214限定的侧壁，以及由鳍式结构212的在下面的鳍状件(例如，鳍状件212a-212d)的顶面限定的、与开口相对的底面。用于回蚀刻鳍式结构212的材料的蚀刻工艺可包括湿法蚀刻，干法蚀刻，或者它们的组合。在一实例中，干法蚀刻工艺可包括形成光刻胶层，图案化光刻胶层，蚀刻鳍式结构212的每个鳍状件212a-212d，以及去除光刻胶层。在又一实例中，用于蚀刻鳍状件材料的干法蚀刻可包括化学物质，该化学物质包括含氟气体。
参照图17，III-V材料222外延生长在衬底210的第一区域219和第二区域221上方。第一区域219包括鳍式结构212的鳍状件(例如，212a和212b)并且第二区域212包括鳍式结构212的鳍状件(例如，212c和212d)。在本实施方式中，第一区域219限定CMOSFinFET器件400的NMOS区域并且第二区域221限定PMOS区域。在本实施方式中，III-V材料222包括III-V型材料，例如，InAs，InGaAs，InGaSb，InP，AlSb，以及由外延工艺形成的类似材料。外延工艺可包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))，分子束外延，和/或其他合适的工艺。外延工艺可使用与鳍式结构212的成分(例如，硅)相互作用的气态前体和/或液态前体。
参照图18，在CMOSFinFET器件400上进行平坦化工艺。在本实施方式中，平坦化工艺包括应用于CMOSFinFET器件400的第一区域219和第二区域221以去除III-V材料222的多余部分的化学机械抛光(CMP)工艺。进行平坦化工艺使得(鳍式结构212的)鳍状件212a和212b的III-V材料222的顶面与(鳍式结构212的)鳍状件212c和212d的III-V材料222的顶面在同一平面。
仍然参照图18，硬掩模410形成于衬底210上方。形成硬掩模410可包括在鳍式结构212上方沉积氧化层412和氮化层414。硬掩模410通过任何合适的工艺形成达到任何合适的厚度。在本实施方式中，硬掩模410通过CVD工艺形成。在各种实例中，硬掩模410可通过物理气相沉积(PVD)，原子层沉积(ALD)，高密度等离子体CVD(HDPCVD)，其他合适的方法，和/或它们的组合形成。例如，CVD工艺可使用包括六氯化二硅(HCD或者Si2Cl6)，二氯甲硅烷(DCS或者SiH2Cl2)，Bis(TertiaryButylAmino)硅烷(BTBAS或者C8H22N2Si)以及乙硅烷(DS或者Si2H6)的化学物质。
参照图19，硬掩模410的部分被图案化使得其保护衬底210的第一区域219并且暴露衬底210的第二区域221。硬掩模410可通过任何工艺图案化，例如，光刻工艺和蚀刻工艺。例如，在形成第二硬掩模224之后将光刻胶层沉积于第二硬掩模层224上方。此后，光刻胶层被曝光在一图案下，进行曝光后烘烤工艺，然后显影光刻胶层从而形成图案。光刻胶层图案化包括以下处理步骤：光刻胶涂布，软烘烤，掩模对准，曝光图案，曝光后烘烤，显影光刻胶，以及硬烘烤。在形成光刻胶图案之后，蚀刻工艺被用来去除硬掩模410的部分使得硬掩模410仅覆盖鳍式结构212的第一部分。蚀刻工艺可包括湿法蚀刻，干法蚀刻，或者它们的组合。
在通过图案化硬掩模410曝光第二区域221后，从第二区域221去除III-V材料222从而暴露鳍式结构212的鳍状件212c和212d的顶面。从第二区域221去除III-V材料222可包括湿法蚀刻，干法蚀刻，或者它们的组合。
仍然参照图19，锗(Ge)材料226外延生长在衬底210的第二区域221中的鳍状件212c和212d的暴露的顶面上，外延工艺可包括CVD沉积技术(例如，气相外延(VPE)和/或超真空CVD(UHV-CVD))，分子束外延，和/或其他合适的工艺。外延工艺可使用与鳍式结构212的成分(例如，硅)相互作用的气态前体和/或液态前体。
仍然参照图20，对CMOSFinFET器件400进行平坦化工艺。在本实施方式中，平坦化工艺包括应用于去除硬掩模410以及去除Ge材料的多余部分的化学机械抛光(CMP)工艺。可进行平坦化工艺使得鳍式结构212的鳍状件212a和212b的III-V材料222的顶面与鳍式结构212的鳍状件212c和212d的Ge材料226的顶面在同一平面中。
参照图21，蚀刻工艺被用于回蚀刻鳍式结构212的每个鳍状件212a-212d相互之间的绝缘材料214以暴露鳍式结构212的每个鳍状件212a-212d的第一侧壁和第二侧壁。衬底210的第一区域219包括鳍状件212a和212b，鳍状件212a和212b包含III-V材料和具有高度h1。高度h1从每个鳍状件212a和212b的顶面和绝缘材料214的顶面测量得到。衬底210的第二区域221包括鳍状件212c和212d，鳍状件212c和212d包含Ge材料和具有高度h2。高度h2从每个鳍状件212c和212d的顶面到绝缘材料214的顶面测量得到。高度h1与高度h2大体上相等。蚀刻工艺包括湿法蚀刻工艺，干法蚀刻工艺，或者它们的组合。在一实例中，干法蚀刻工艺可包括形成光刻胶层，图案化光刻胶层，蚀刻绝缘材料212，以及去除光刻胶层。在又一实例中，用于蚀刻绝缘材料的干法蚀刻工艺可包括化学物质，该化学物质包括含氟气体。在又一实例中，干法蚀刻的化学物质包括CF4，SF6，或者NF3。
参照图22，描述了根据本发明各个方面的用于制造半导体器件的方法500。方法500的实施方式可包括与上面公开的方法100的实施方式相似的处理步骤。在公开方法500的实施方式过程中，如果一些关于工艺和/或结构的细节与方法100的实施方式中那些描述的相似，则这些细节可省略。
在本实施方式中，方法500是用于制造包括互补金属氧化物半导体(CMOS)鳍式场效应晶体管(FinFET)器件的集成电路器件。方法500在开始于框502，在框502提供包括第一区域和第二区域的衬底。在框504，在衬底上方形成鳍式结构。鳍式结构的形成可包括图案化掩模层以及使用该掩模层蚀刻半导体衬底。在框506，在鳍式结构上方沉积绝缘材料。绝缘材料可被沉积成使得该绝缘材料覆盖鳍式结构。可进行平坦化工艺使得绝缘材料的顶面被平坦化，以及暴露鳍式结构的顶部。方法在框508继续，在绝缘材料之间回蚀刻鳍式结构，并且在衬底的第二区域中的鳍式结构的第二鳍状件上方形成硬掩模，留下暴露的在衬底的第一区域中的第一鳍状件。在框510，在暴露的鳍式结构的第一鳍状件上方外延(epi)生长III-V型材料。在框512，去除硬掩模从而暴露鳍式结构的第二鳍状件，并且在鳍式结构的第一鳍状件和第二鳍状件上方外延生长锗(Ge)材料。应当理解，可选地，方法500可通过以下步骤实施：在第一区域上形成硬掩模以及在第二区域的暴露的第二鳍状件上方外延生长Ge，并且此后去除硬掩模并且在第一区域中的暴露的第一鳍状件上方外延生长III-V材料。在框514，从衬底210去除多余的Ge材料和多余的III-V材料并且在鳍式结构的III-V材料和Ge材料之间回蚀刻绝缘材料。方法500在框516继续，在框516完成集成电路器件的制造。
在其他情况下，完成制造工艺可包括在鳍式结构的沟道区上形成栅层叠件并且在半导体器件的S/D区中形成源极和漏极(S/D)部件。形成栅层叠件可以是先栅极或者后栅极工艺。例如，在先栅极工艺中，形成栅层叠件可包括在中心区域中的鳍式结构上方沉积介电层，从而形成在介电层上方的栅极结构(例如，栅电极)，并且在栅极结构的壁上形成栅极间隔件，并且该栅极间隔件与半导体器件的S/D区相邻。此后，可通过对在S/D区中的半导体材料开凹槽，并且在S/D中沉积掺杂的半导体材料来在S/D区中形成S/D部件。沉积掺杂的半导体材料可包括外延生长半导体材料。可在方法500之前，之中，以及之后提供附加步骤，并且对于该方法的其他实施方式所描述的一些步骤可被取代或者去除。下面的讨论示例说明了可以根据图22的方法500制造的半导体器件的各种实施方式。
图23-图29图示了根据图22的方法在不同制造阶段的半导体器件的一种实施方式的示意横截面侧视图。图23-图29中的半导体器件600在某些方面与图2-图13的半导体器件200相似。因此，为了清楚和简便，相似的部件由相同的标号标识。在本发明中，半导体器件为CMOSFinFET器件600。CMOSFinFET器件600包括NMOSFinFET器件和PMOSFinFET器件。CMOSFinFET器件600可包括在微处理器，存储单元，和/或其他集成电路器件中。为了清楚以更好理解本发明的发明内容图23-图29已经简化。附加的部件可加入CMOSFinFET器件600中，并且在CMOSFinFET器件600的其他实施方式中下述的一些部件可被取代或者去除。
参照图23，CMOSFinFET器件600包括衬底(例如，晶圆)210。在本实施方式中，CMOSFinFET器件600中限定的衬底210在成分，形成和构造方面与CMOSFinFET器件200的衬底210大体上相似。在可选地实施方式中，它们是不相同的。CMOSFinFET器件600还包括通过任何合适的工艺形成的鳍式结构212(包括多个鳍状件212a-212d)。在本实施方式中，由CMOSFinFET器件600中限定的鳍式结构212在成分，形成和构造方面与CMOSFinFET器件200的鳍式结构212大体上相似。在可选的实施方式中，它们是不相同的。CMOSFinFET器件600还包括绝缘材料214。在本实施方式中在CMOSFinFET器件600中限定的绝缘材料214在成分，形成和构造方面与CMOSFinFET器件200的绝缘材料214大体上相似。在可选的实施方式中，它们是不相同的。
参照图24，蚀刻工艺被用于在绝缘材料214之间回蚀刻鳍式结构的材料从而形成与鳍式结构212的鳍状件212a-212d相对应的多个沟槽。多个沟槽具有由围绕的绝缘材料214限定的侧壁，以及由鳍式结构212的在下面的鳍状件(例如，鳍状件212a-212d)的顶面限定的、与开口相对的底面。用于回蚀刻鳍式结构212的材料的蚀刻工艺可包括湿法蚀刻工艺，干法蚀刻工艺，或者它们的组合。在一实例中，干法蚀刻工艺可包括形成光刻胶层，图案化光刻胶层，蚀刻鳍式结构212的每个鳍状件212a-212d，以及去除光刻胶层。在又一实例中，用于蚀刻鳍状件材料的干法蚀刻工艺可包括化学物质，该化学物质包括含有氟气体。
参照图25，硬掩模610形成在衬底210上方。形成硬掩模610包括在所述鳍式结构212上方沉积氧化层612和氮化层614。硬掩模610通过任何合适的工艺形成达到任何合适的厚度。在本实施方式中，硬掩模610通过CVD工艺形成。在各种实例中，硬掩模610可通过物理气相沉积(PVD)，原子层沉积(ALD)，高密度等离子体CVD(HDPCVD)，其他合适的方法，和/或它们的组合形成。例如，CVD工艺可使用包括六氯化二硅(HCD或者Si2Cl6)，二氯甲硅烷(DCS或者SiH2Cl2)，Bis(TertiaryButylAmino)硅烷(BTBAS或者C8H22N2Si)以及乙硅烷(DS或者Si2H6)的化学物质。
参照图26，硬掩模610的部分被图案化使得其暴露衬底210的第一区域219并且保护衬底210的第二区域221。第一区域219包括鳍式结构212的鳍状件(例如，212a和212b)并且第二区域221包括鳍式结构212的鳍状件(例如，212c和212d)。在本实施方式中，第一区域219限定了CMOSFinFET器件200的NMOS区并且第二区域221限定了CMOSFinFET器件200的PMOS区。硬掩模610可通过任何合适的工艺(例如，光刻工艺和蚀刻工艺)图案化。例如，在形成硬掩模610之后将光刻胶层沉积于硬掩模610上方。此后，将光刻胶层曝光在图案中，进行曝光后烘烤工艺，以及显影光刻胶层从而形成图案。光刻胶层图案化可包括以下处理步骤：光刻胶涂布，软烘烤，掩模对准，曝光图案，曝光后烘烤，显影光刻胶以及硬烘烤。在形成光刻胶图案后，可使用蚀刻工艺来去除硬掩模610的部分使得硬掩模610仅覆盖衬底210的第二区域221从而暴露衬底210的第一区域219。暴露衬底210的第一区域219包括暴露鳍状件212a和鳍状件212b的顶面。
仍然参照图26，在衬底210的第一区域219中，在鳍状件212a和212b的暴露表面上方外延生长III-V材料222。在本实施方式中，III-V材料222包括III-V型材料，例如，InAs，InGaAs，InGaSb，InP，AlSb，以及由外延工艺形成的类似材料。外延工艺可包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))，分子束外延，和/或其他合适的工艺。外延工艺可使用与鳍式结构212的成分(例如，硅)相互作用的气态前体和/或液态前体。
参照图27，硬掩模610被去除从而暴露衬底210的第二区域221。暴露衬底210的第二区域221包括暴露鳍状件212c和212d的顶面。硬掩模610可通过任何合适的工艺去除，例如，蚀刻工艺。蚀刻工艺可包括湿法蚀刻工艺，干法蚀刻工艺，或者它们的组合。
仍然参照图27，锗(Ge)材料226外延生长于衬底210的第二区域221中的鳍状件212c和212d的暴露的顶面上，以及外延生长于衬底210的第一区域219中的III-V材料上。外延工艺可包括CVD沉积技术(例如，气相外延(VPE)和/或超真空CVD(UHV-CVD))，分子束外延，和/或其他合适的工艺。外延工艺可使用与鳍式结构212的成分(例如，硅)相互作用的气态前体和/或液态前体。
参照图28，对CMOSFinFET器件600进行平坦化工艺。在本实施方式中，平坦化工艺包括应用于CMOSFinFET器件200应用于去除Ge材料226的多余部分和III-V材料222的多余部分的化学机械抛光(CMP)工艺。可进行平坦化工艺使得鳍式结构212的鳍状件212a和212b的III-V材料222的顶面与鳍式结构212的鳍状件212c和212d的Ge材料226的顶面在同一平面。
参照图29，蚀刻工艺被用于回蚀刻在鳍式结构212的每个鳍状件212a和212d相互之间的绝缘材料以暴露鳍式结构212的每个鳍状件212a-212d的第一侧壁和第二侧壁。衬底210的第一区域219包括鳍状件212a和212b，鳍状件212a和212b包含III-V材料和具有高度h1。高度h1从每个鳍状件212a和212b的顶面和绝缘材料214的顶面测量得到。衬底210的第二区域221包括鳍状件212c和212d，鳍状件212c和212d包含Ge材料和具有高度h2。高度h2从每个鳍状件212c和212d的顶面到绝缘材料214的顶面测量得到。高度h1大体上与高度h2相同。蚀刻工艺可包括湿法蚀刻工艺，干法蚀刻工艺，或者它们的组合。在一实例中，干法蚀刻包括形成光刻胶层，图案化光刻胶层，蚀刻绝缘材料212，以及去除光刻胶层。在又一实例中，用于蚀刻绝缘材料的干法蚀刻工艺可包括化学物质，该化学物质包括含氟气体。在又一实例中，干法蚀刻的化学物质包括CF4，SF6，或者NF3。
图30-图31图示了根据本发明各个方面的在不同制造阶段的半导体器件的一种实施方式的透视图。图30-图31的半导体器件800在某些方面分别与图2-图13的半导体器件200，图15-图21的半导体器件400，图23-图29的半导体器件600相似。因此，为了清楚和简便，相似的部件由相同的标号标识。在本发明中，半导体器件800为CMOSFinFET器件800。CMOSFinFET器件800包括NMOSFinFET器件和PMOSFinFET器件。CMOSFinFET器件800可包括在微处理器，存储单元，和/或其他集成电路器件中。为了清楚以更好理解本发明的发明内容图30已经简化。附加的部件可被加入CMOSFinFET器件800中，并且在CMOSFinFET器件800的其他实施方式中下述的一些部件可被取代或者去除。
参照图30，CMOSFinFET器件800包括：衬底210，包括第一区域219和第二区域221；鳍式结构212，包括多个鳍状件212a-212d；绝缘材料214，设置在鳍式结构212的每个鳍状件212a和212d之间。第一区域219包括NMOSFinFET器件并且第二区域221包括PMOSFinFET器件。第一区域219中的每个鳍状件(例如，鳍式结构212的212a和212b)包括III-V材料，并且第二区域221的每个鳍状件(例如，鳍式结构212的212c和212d)包括Ge材料。第一区域219中的鳍状件具有高度h1，并且第二区域221中的鳍状件具有高度h2。高度h1大体上与高度h2相同。在鳍式结构212的每个鳍状件212a-212d上方形成的是栅极结构810。对于鳍式结构212的每个鳍状件212a-212d，栅极结构810将CMOSFinFET器件800的源极/漏极(S/D)区820隔离。对于鳍式结构212的每个鳍状件212a-212d，沟道区限定在S/D区820之间并且位于栅极结构810的下面。特别地，在这些实施方式中，NMOS器件的所有S/D区820包括III-V材料，并且PMOS器件的所有S/D区820包括Ge材料。进一步地，所有各自的沟道区包括与各自的S/D区相同的材料。换句话说，NMOS器件的所有沟道区包括III-V材料并且PMOS器件的所有沟道区包括Ge材料。
仍然参照图30，栅极结构810横跨鳍式结构212，并且在所述的实施方式中，栅极结构810形成在鳍式结构212的中心部分上。栅极结构810可包括栅极介电层812，栅电极814，以及栅极间隔件。栅极介电层812包括介电材料，例如，氧化硅，高k介电材料，其他合适的介电材料，或者它们的组合。高k介电材料的实例包括HfO2，HfSiO，HfSiON，HfTaO，HfTiO，HfZrO，氧化锆，氧化铝，二氧化铪-氧化铝(HfO2Al2O3)合金，其他合适的高k介电材料，和/或它们的组合。栅电极814包括多晶硅和/或金属，其中金属包括Al，Cu，Ti，Ta，W，Mo，TaN，NiSi，CoSi，TiN，WN，TiAl，TiAlN，TaCN，TaC，TaSiN，其他导电材料，或者它们的组合。栅电极可在先栅极工艺或者后栅极工艺中形成。栅极结构810可包括许多其他层，例如，覆盖层(cappinglayer)，界面层，扩散层，势垒层，或者它们的组合。硬掩模层可形成于栅极结构810上方。硬掩模层可包括氧化硅，氮化硅，氮氧化硅，碳化硅，其他合适的材料，或者它们的组合。
栅极结构810通过合适的工艺(包括沉积，光刻图案化，以及蚀刻工艺)形成。沉积工艺包括化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)，高密度等离子体CVD(HDPCVD)，金属有机物CVD(MOCVD)，远程等离子体CVD(RPCVD)，等离子体增强CVD(PECVD)，低压CVD(LPCVD)，原子层CVD(ALCVD)，大气压CVD(APCVD)，电镀，其他合适的方法，或者它们的组合。光刻图案化工艺包括光刻胶涂布(例如，旋涂)，软烘烤，掩模对准，曝光，曝光后烘烤，显影光刻胶，冲洗，干燥(例如，硬烘烤)，其他合适的工艺，或者它们的组合。可选地，光刻曝光工艺由其他方法实施或者取代，例如，无掩模光刻，电子束写入，离子束写入。在又一可选的实施方式中，光刻图案化工艺可实施纳米压印技术。蚀刻工艺包括干法蚀刻，湿法蚀刻，和/或其他蚀刻方法。
参照图31，在另外的实施方式中，对在S/D区域820中的III-V材料222和Ge材料226开凹槽并且第一掺杂半导体材料822，第二掺杂半导体材料824分别沉积于S/D区820中的被开凹槽的III-V材料222和Ge材料226的上方。开凹槽可包括回蚀刻III-V材料222和Ge材料226使得III-V材料222和Ge材料226的顶面在绝缘材料214的顶面下的平面中。第一掺杂半导体材料822，第二掺杂半导体材料824的沉积可包括分别在S/D区域820中的被开凹槽的III-V材料222和被开凹槽的Ge材料226上直接外延生长第一掺杂半导体材料822，第二掺杂半导体材料824。在一些实施方式中，第一掺杂半导体材料822，第二掺杂半导体材料824不包括在沟道区820中。外延生长第一掺杂半导体材料822，第二掺杂半导体材料824可包括选择掺杂的半导体材料使得器件的性能(例如，载流子迁移率)提高。例如，对于CMOSFinFET器件800的NMOSFinFET器件，第一掺杂半导体材料822可包括SiC，Ge，SiGe:P，SiAs，SiP。对于CMOSFinFET器件800的PMOSFinFET器件，第二掺杂半导体材料824可包括锗Ge，InGaAs，GaAsSb，InAs，InP。
如图31所示，鳍式结构212设置于衬底210上方，并且包括第一区域219中的鳍状件(例如，212a和212b)和第二区域221中的鳍状件(例如，212c和212d)。鳍状件212a和212b包括：第一部分，包含与衬底210的材料相同的材料；第二部分，包含沉积在第一部分上方的III-V材料222；以及第三部分，包含设置于第二部分上方的第一掺杂半导体材料822。鳍状件212c和212d包括：第一部分，包含与衬底210的材料相同的材料，第二鳍状件的第二部分，包含沉积在第一部分上的锗(Ge)材料226，以及第三部分，包含设置在第二部分上的第二掺杂半导体材料824。进一步地，栅极结构810设置在包括III-V材料的鳍状件212a和212b的中心部分上，其隔离CMOSFinFET器件中的NMOSFinFET器件的源极区和漏极区820，并且还设置在包括Ge材料的鳍状件212c和212d的中心部分上，其隔离CMOSFinFET器件的PMOSFinFET器件的源极区和漏极区820。特别地，在这些实施方式中，对在S/D区820中的III-V材料222和Ge材料226开凹槽并且沉积第一掺杂半导体材料822和第二掺杂半导体材料824被，沟道区保留最初的外延生长材料(例如，III-V材料和Ge材料)。换句话说，所有NMOS器件的沟道区包括III-V材料并且所有PMOS器件的沟道区包括Ge材料。
CMOSFinFET器件800可包括可通过后续工艺形成的附加部件。例如，后续工艺可进一步在衬底上形成各种接触件/通孔/线路以及多层互联部件(例如，金属层和层间电介质)，配置成连接CMOSFinFET器件的各种部件或者结构。附加的部件可提供器件之间的电互联。例如，多层互联件包括垂直互联件(例如，常规通孔或者接触件)，以及水平互联件(例如，金属线)。各种互联部件可实施包括铜，钨，和/或硅化物的各种导电材料。在一实例中，镶嵌和双镶嵌工艺被用来形成与多层互联结构有关的铜。在另一实施方式中，钨被用于形成接触孔中的钨插塞。
尽管上述方法100，300以及500通过为CMOSFinFET器件200，400以及800的NMOSFinFET和PMOSFinFET提供沉积隔离材料的附加步骤增加了生产复杂性和成本，本领域人员能够知道，与NMOSFinFET和PMOSFinFET为常规材料的传统FinFET器件分别相比，沟道区中的固有的载流子迁移率明显提高大约4倍((480，Si→1900，在300KGecm2/Vs)和大约6倍(1350，Si→8500，在300KGaAscm2/Vs，InAs或InSb具有大于GaAs的迁移率)。不同的实施方式可具有不同的优点，并且没有特别的优点必须要求任何实施方式都具有。。
因此，提供了一种CMOSFinFET器件。示例性CMOSFinFET器件包括具有第一区域和第二区域的衬底。CMOSFinFET器件还包括：设置在衬底上方的鳍式结构，该鳍式结构包括在第一区域中的第一鳍状件和在第二区域中的第二鳍状件；以及，设置在衬底上并且位于第一鳍状件和第二鳍状件之间的绝缘材料。CMOSFinFET器件还包括第一鳍状件的第一部分以及第一鳍状件的第二部分，第一鳍状件的第一部分包含与衬底的材料相同的材料，第一鳍状件的第二部分包含沉积在第一鳍状件的第一部分上方的III-V半导体材料。CMOSFinFET器件还包括第二鳍状件的第一部分和第二鳍状件的第二部分，第二鳍状件的第一部分包含与衬底的材料相同的材料，第二鳍状件的第二部分包含沉积在第二鳍状件的第一部分上方的锗(Ge)材料。CMOSFinFET器件还包括栅极结构，所述栅极结构设置在包括III-V半导体材料的第一鳍状件的中心部分上用于隔离CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区，以及设置在包括Ge材料的第二鳍状件的中心部分上用于隔离CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区。NMOS器件的源极区和漏极区限定在所述源极区和漏极区之间的NMOS器件的沟道区，并且PMOS器件的源极区和漏极区限定在所述源极区和漏极区之间的PMOS器件的沟道区。
在一些实施方式中，CMOSFinFET器件还包括第一鳍状件的第三部分和第二鳍状件的第三部分，第一鳍状件的第三部分包含沉积在NMOS器件的源极区和漏极区中的第一鳍状件第二部分上方的第一掺杂半导体材料，第二鳍状件的第三部分包含沉积在PMOS器件的源极区和漏极区中的第二鳍状件的第二部分上方的第二掺杂半导体材料。
在一些实施方式中，第一掺杂半导体材料不同于第二掺杂半导体材料，第一掺杂半导体材料不包括在NMOS器件的沟道区中，第二掺杂半导体材料不包括在PMOS器件的沟道区中，第一鳍状件的第三部分在绝缘材料上延伸第一高度，并且第二鳍状件的第三部分在绝缘材料上延伸第二高度，第二高度和第一高度大体上相同。在各种实施方式中，第一鳍状件的第三部分在绝缘材料上延伸第一高度，并且第二鳍状件的第三部分在绝缘材料上延伸第二高度，第二高度和第一高度大体上相同。在一些实施方式中，第一鳍状件的第二部分在绝缘材料上延伸第一高度，并且第二鳍状件的第二部分在绝缘材料上延伸第二高度，第二高度和第一高度大体上相同。在另一些实施方式中，从包括体硅和绝缘体上硅(SOI)的组中选择衬底。在一些实施方式中，栅极结构包括栅极介电层，设置于栅极介电层上方的栅电极，以及设置在栅电极侧壁的栅极间隔件。
还提供了一种形成CMOSFinFET器件的方法。该方法包括提供包括第一区域和第二区域的衬底。该方法还包括在衬底上方形成包括第一鳍状件和第二鳍状件的鳍式结构。第一鳍状件形成在第一区域中并且第二鳍状件形成在第二区域中。该方法还包括在鳍式结构上方沉积绝缘材料使得第一鳍状件介于第一区域中的绝缘材料之间并且第二鳍状件介于第二区域中的绝缘材料之间。该方法还包括回蚀刻介于第一区域中的绝缘材料之间的第一鳍状件以及介于第二区域中的绝缘材料之间的第二鳍状件。该方法还包括在回蚀刻后的第一鳍状件上方和第一区域中的绝缘材料之间外延(epi)生长III-V半导体材料。该方法还包括在回蚀刻后的第二鳍状件上方和第二区域中的绝缘材料之间外延生长锗(Ge)材料。该方法还包括回蚀刻绝缘材料从而限定第一鳍状件的第一高度和第二鳍状件的第二高度，第一高度是测量从绝缘材料的顶面到第一鳍状件的III-V半导体材料的顶面而得到的高度，并且第二高度是测量从绝缘材料的顶面到第二鳍状件的Ge材料的顶面而得到的高度。
在一些实施方式中，所述方法还包括在第一鳍状件的III-V半导体材料的中心部分上方形成第一栅极结构，第一栅极结构将CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离；以及在第二鳍状件的Ge材料的中心部分上方形成第二栅极结构，第二栅极结构将CMOSFinFET器件的P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离。在一些实施方式中，所述方法中还包括回蚀刻第一鳍状件的III-V半导体材料以限定第一鳍状件的III-V半导体材料的另一顶面；回蚀刻第二鳍状件的Ge材料以限定第二鳍状件的Ge材料的另一顶面；在第一区域中的第一鳍状件的III-V半导体材料的另一顶面上方外延生长第一掺杂半导体材料；以及在第二区域中的第二鳍状件的Ge材料的另一顶面上方外延生长第二掺杂半导体材料。
在一些实施方式中，NMOS器件的源极区和漏极区限定在源极区和漏极区之间的NMOS器件的沟道区，NMOS器件的沟道区包括第一鳍状件的III-V半导体材料，PMOS器件的源极区和漏极区限定源极区和漏极区之间的PMOS器件的沟道区，并且PMOS器件的沟道区包括第二鳍状件的Ge材料。在各种实施方式中，在第一鳍状件上外延生长III-V半导体材料包括：在第一区域和第二区域上形成第一硬掩模，图案化第一硬掩模使得包括第一鳍状件的第一区域被暴露并且包括第二鳍状件的第二区域被保护，以及在暴露的第一鳍状件上和第一区域中的绝缘材料之间外延生长III-V半导体材料；并且在第二鳍状件上外延生长Ge材料包括：在第一区域和第二区域上形成第二硬掩模，图案化第二硬掩模使得包括第二鳍状件的第二区域被暴露并且包括第一鳍状件的第一区域被保护，该第一鳍状件包含外延生长的III-V半导体材料的，以及在暴露的第二鳍状件上和第二区域中的绝缘材料之间外延生长Ge材料。在一些实施方式中，在第二鳍状件上外延生长Ge材料包括：在第一区域和第二区域上形成第二硬掩模，图案化第二硬掩模使得包括第二鳍状件的第二区域被暴露并且包括第一鳍状件的第一区域被保护，以及在暴露的第二鳍状件和第二区域中的绝缘材料之间外延生长Ge材料；在第一鳍状件上外延生长III-V半导体材料包括：在第一区域和第二区域上形成第一硬掩模，图案化第一硬掩模使得包括第一鳍状件的第一区域被暴露并且包括第二鳍状件的第二区域被保护，该第二鳍状件包含外延生长的Ge材料，以及在暴露的第一鳍状件上和第一区域中的绝缘材料之间外延生长III-V半导体材料。在一些实施方式中，在第一鳍状件上外延生长III-V半导体材料包括在第一鳍状件和第二鳍状件上以及绝缘材料之间外延生长III-V半导体材料；并且在第二鳍状件上外延生长Ge材料包括：去除在第二鳍状件上以及绝缘材料之间外延生长的III-V半导体材料；在第一区域和第二区域上形成硬掩模；图案化硬掩模使得包括第二鳍状件的第二区域被暴露并且包括第一鳍状件的第一区域被保护；并且在暴露的第二鳍状件上和绝缘材料之间上外延生长Ge材料。在各种实施方式中，在第二鳍状件上外延生长Ge材料包括：在第一鳍状件和第二鳍状件上以及绝缘材料之间外延生长Ge材料；并且在第一鳍状件上外延生长III-V半导体材料包括：去除在第一鳍状件上和绝缘材料之间外延生长的Ge材料；在第一区域和第二区域上形成硬掩模；图案化硬掩模使得包括第一鳍状件的第一区域被暴露并且包括第二鳍状件的第二区域被保护；并且在暴露的第一鳍状件上和绝缘材料之间外延生长III-V半导体材料。
还提供了一种形成CMOSFinFET器件的可选方法。所述方法包括提供包括第一区域和第二区域的衬底。该方法还包括在第一区域中形成第一鳍状件并且在第二区域中形成第二鳍状件。该方法还包括在第一鳍状件和第二鳍状件上沉积绝缘材料。该方法还包括蚀刻绝缘材料之间的第一鳍状件以形成第一沟槽，第一沟槽包括底面，第一沟槽的底面为第一鳍状件的第一部分的顶面。该方法还包括蚀刻在绝缘材料之间的第二鳍状件以形成第二沟槽，第二沟槽包括底面，第二沟槽的底面为第二鳍状件的第一部分的顶面。所述方法还包括在第一区域和第二区域上形成第一硬掩模。所述方法还包括图案化第一硬掩模使得包括第一沟槽的第一区域被暴露并且第二区域被保护。所述方法还包括在第一鳍状件的第一部分的顶面上的暴露的第一沟槽中外延生长III-V半导体材料，从而形成第一鳍状件的第二部分。所述方法还包括在CMOSFinFET器件上进行平坦化工艺使得多余的III-V半导体材料从第一区域去除，并且第一硬掩模从第二区域去除。所述方法还包括在第一区域和第二区域上形成第二硬掩模。所述方法还包括图案化第二硬掩模使得包括第二沟槽的第二区域被暴露并且第一区域被保护。所述方法还包括在第二鳍状件的第一部分的顶面上的第二沟槽中外延生长锗(Ge)材料，从而形成第二鳍状件的第二部分。所述方法还包括在CMOSFinFET器件上进行平坦化工艺使得多余的Ge材料从第二区域去除并且第二硬掩模从第一区域去除。所述方法还包括回蚀刻绝缘材料使得第一鳍状件的III-V半导体材料的第一侧壁和第二侧壁被暴露并且第二鳍状件的Ge材料的第一侧壁和第二侧壁被暴露。
在一些实施方式中，所述方法还包括在第一鳍状件的III-V半导体材料的中心部分上形成第一栅极结构，第一栅极结构将CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离；并且在第二鳍状件的Ge材料的中心部分上形成第二栅极结构，第二栅极结构将CMOSFinFET器件的P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离。在另外的实施方式中，形成第一栅极结构包括形成第一栅极介电层和在第一栅极介电层上形成第一栅电极，以及形成第二栅极结构包括形成第二栅极介电层和在第二栅极介电层上形成栅电极。在其他实施方式中，NMOS的源极区和漏极区限定在所述源极区和漏极区之间的NMOS器件的沟道区，NMOS器件的沟道区包括第一鳍状件的III-V半导体材料，PMOS的源极区和漏极区限定在所述源极区和漏极区之间的PMOS器件的沟道区，并且PMOS器件的沟道区包括第二鳍状件的Ge材料。
在一些实施方式中，所述方法还包括回蚀刻在NMOS器件的源极区和漏极区中的第一鳍状件的III-V半导体材料使得第一鳍状件的III-V半导体材料的顶面被限定；回蚀刻在PMOS器件的源极区和漏极区中的第二鳍状件的Ge材料使得第二鳍状件的Ge材料的顶面被限定；在NMOS器件的源极区和漏极区中的第一鳍状件的III-V半导体材料的顶面上外延生长第一掺杂半导体材料；以及在PMOS器件的源极区和漏极区中的第二鳍状件的Ge材料的顶面上外延生长第二掺杂半导体材料，第一掺杂半导体材料不同于第二掺杂半导体材料，第一掺杂半导体材料不包括在NMOS器件的沟道区中，并且第二掺杂半导体材料不包括在PMOS器件的沟道区中。
上面概括了几种实施方式的特征使得本领域技术人员可以更好理解本发明的各个方面。本领域技术人员应当理解，他们可容易使用本发明作为基础来设计或者修改其他用于实施与本文介绍的实施方式相同的目的和/或实现相同的优势的工艺和结构。本领域技术人员还应该认识到这些等效构造并不偏离本发明的精神和范围，并且在不偏离本发明的精神和范围的情况下可做各种变化，替换以及修改。

Claims (18)

1.一种CMOSFinFET器件，包括：
衬底，包括第一区域和第二区域；
鳍式结构，设置在所述衬底上，所述鳍式结构包括在所述第一区域中的第一鳍状件和在所述第二区域中的第二鳍状件；
绝缘材料，设置在所述衬底上以及在所述第一鳍状件和第二鳍状件之间；
所述第一鳍状件的第一部分，包含与所述衬底的材料相同的材料；
所述第一鳍状件的第二部分，包含沉积在所述第一鳍状件的所述第一部分上的III-V半导体材料；
所述第二鳍状件的第一部分，包含与所述衬底的材料相同的材料；
所述第二鳍状件的第二部分，包含沉积在所述第二鳍状件的所述第一部分上的锗(Ge)材料；以及
栅极结构，设置在包括所述III-V半导体材料的第一鳍状件的中心部分上、用于隔离所述CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区，以及设置在包括所述Ge材料的第二鳍状件的中心部分上、用于隔离CMOSFinFET器件的P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区；
其中所述NMOS器件的源极区和漏极区限定它们之间的NMOS器件的沟道区；以及
其中所述PMOS器件的源极区和漏极区限定它们之间的PMOS器件的沟道区；
所述的CMOSFinFET器件，进一步包括：
所述第一鳍状件的第三部分，包含第一掺杂半导体材料，所述第一掺杂半导体材料沉积在所述NMOS器件的所述源极区和漏极区中的所述第一鳍状件的所述第二部分上；以及
所述第二鳍状件的第三部分，包含第二掺杂半导体材料，所述第二掺杂半导体材料沉积在所述PMOS器件的所述源极区和漏极区中的所述第二鳍状件的所述第二部分上。
2.如权利要求1所述的CMOSFinFET器件，其中所述第一掺杂半导体材料与所述第二掺杂半导体材料不同；
其中所述第一掺杂半导体材料不包括在所述NMOS器件的所述沟道区中；
其中所述第二掺杂半导体材料不包括在所述PMOS器件的所述沟道区中；
其中所述第一鳍状件的所述第三部分在所述绝缘材料上延伸第一高度；以及
其中所述第二鳍状件的所述第三部分在所述绝缘材料上延伸第二高度，所述第二高度和第一高度相同。
3.如权利要求1所述的CMOSFinFET器件，其中所述第一鳍状件的所述第三部分在所述绝缘材料上延伸第一高度；以及
其中所述第二鳍状件的所述第三部分在所述绝缘材料上延伸第二高度，所述第二高度和第一高度相同。
4.如权利要求1所述的CMOSFinFET器件，其中所述第一鳍状件的所述第二部分在所述绝缘材料上延伸第一高度，以及
其中所述第二鳍状件的所述第二部分在所述绝缘材料上延伸第二高度，所述第二高度和第一高度相同。
5.如权利要求1所述的CMOSFinFET器件，其中所述衬底从包括体硅和绝缘体上硅(SOI)的组选择。
6.如权利要求1所述的CMOSFinFET器件，其中所述栅极结构包括栅极介电层，设置于所述栅极介电层上的栅电极，以及设置在所述栅电极侧壁上的栅极间隔件。
7.一种形成CMOSFinFET器件的方法，包括：
提供包括第一区域和第二区域的衬底；
在所述衬底上形成包括第一鳍状件和第二鳍状件的鳍式结构，所述第一鳍状件形成在所述第一区域中，并且所述第二鳍状件形成在所述第二区域中；
在所述鳍式结构上沉积绝缘材料，使得所述第一鳍状件介于所述第一区域中的所述绝缘材料之间并且所述第二鳍状件介于所述第二区域中的所述绝缘材料之间；
回蚀刻介于所述第一区域中的所述绝缘材料之间的所述第一鳍状件以及介于所述第二区域中的所述绝缘材料之间的所述第二鳍状件；
在回蚀刻后的所述第一鳍状件上以及所述第一区域中的所述绝缘材料之间外延生长III-V半导体材料；
在回蚀刻后的所述第二鳍状件上以及所述第二区域中的所述绝缘材料之间外延生长锗(Ge)材料；以及
回蚀刻所述绝缘材料从而限定所述第一鳍状件的第一高度和所述第二鳍状件的第二高度，所述第一高度从所述绝缘材料的顶面至所述第一鳍状件的所述III-V半导体材料的顶面测量得到，并且所述第二高度从所述绝缘材料顶面至所述第二鳍状件的所述Ge材料的顶面测量得到；
所述的方法，进一步包括：
回蚀刻所述第一鳍状件的所述III-V半导体材料以限定所述第一鳍状件的所述III-V半导体材料的另一顶面；
回蚀刻所述第二鳍状件的所述Ge材料以限定所述第二鳍状件的所述Ge材料的另一顶面；
在所述第一区域中的所述第一鳍状件的所述III-V半导体材料的所述另一顶面上外延生长第一掺杂半导体材料；以及
在所述第二区域中的所述第二鳍状件的所述Ge材料的所述另一顶面上外延生长第二掺杂半导体材料。
8.如权利要求7所述的方法，进一步包括：
在所述第一鳍状件的所述III-V半导体材料的中心部分上形成第一栅极结构，所述第一栅极结构将所述CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离；以及
在所述第二鳍状件的所述Ge材料的中心部分上形成第二栅极结构，所述第二栅极结构将所述CMOSFinFET器件的P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离。
9.如权利要求8所述的方法，其中所述NMOS器件的所述源极区和漏极区限定它们之间的所述NMOS器件的沟道区；
其中所述NMOS器件的所述沟道区包括所述第一鳍状件的所述III-V半导体材料；
其中所述PMOS器件的所述源极区和漏极区限定它们之间的所述PMOS器件的沟道区；以及
其中所述PMOS器件的所述沟道区包括所述第二鳍状件的所述Ge材料。
10.如权利要求7所述的方法，其中在所述第一鳍状件上外延生长所述III-V半导体材料包括：
在所述第一区域和所述第二区域上形成第一硬掩模；
图案化所述第一硬掩模使得包括所述第一鳍状件的所述第一区域被暴露并且包括所述第二鳍状件的所述第二区域被保护；以及
在所暴露的第一鳍状件上和所述第一区域中的所述绝缘材料之间外延生长所述III-V半导体材料；以及
其中在所述第二鳍状件上外延生长所述Ge材料包括：
在所述第一区域和所述第二区域上形成第二硬掩模；
图案化所述第二硬掩模使得包括所述第二鳍状件的所述第二区域被暴露并且包括生长有所述III-V半导体材料的第一鳍状件的所述第一区域被保护；以及
在所暴露的第二鳍状件上和所述第二区域中的所述绝缘材料之间外延生长所述Ge材料。
11.如权利要求7所述的方法，其中在所述第二鳍状件上外延生长所述Ge材料包括：
在所述第一区域和所述第二区域上形成第二硬掩模；
图案化所述第二硬掩模使得包括所述第二鳍状件的所述第二区域被暴露并且包括所述第一鳍状件的所述第一区域被保护；以及
在所暴露的第二鳍状件上和所述第二区域中的所述绝缘材料之间外延生长所述Ge材料；以及
其中在所述第一鳍状件上外延生长所述III-V半导体材料包括：
在所述第一区域和所述第二区域上形成第一硬掩模；
图案化所述第一硬掩模使得包括所述第一鳍状件的所述第一区域被暴露并且包括生长有所述Ge材料的第二鳍状件的所述第二区域被保护；以及
在所暴露的第一鳍状件上和所述第一区域中的所述绝缘材料之间外延生长所述III-V半导体材料。
12.如权利要求7所述的方法，其中在所述第一鳍状件上外延生长所述III-V半导体材料包括：
在所述第一鳍状件和所述第二鳍状件上以及所述绝缘材料之间外延生长所述III-V半导体材料；以及
其中在所述第二鳍状件上外延生长所述Ge材料包括：
去除在所述第二鳍状件上和所述绝缘材料之间的所述III-V半导体材料；
在所述第一区域和所述第二区域上形成硬掩模；
图案化所述硬掩模使得包括所述第二鳍状件的所述第二区域被暴露并且包括所述第一鳍状件的所述第一区域被保护；以及
在所暴露的第二鳍状件上和所述绝缘材料之间外延生长所述Ge材料。
13.如权利要求7所述的方法，其中在所述第二鳍状件上外延生长所述Ge材料包括：
在所述第一鳍状件和所述第二鳍状件上以及所述绝缘材料之间外延生长所述Ge材料；以及
其中在所述第一鳍状件上外延生长所述III-V半导体材料包括：
去除在所述第一鳍状件上和所述绝缘材料之间的所述Ge材料；
在所述第一区域和第二区域上形成硬掩模；
图案化所述硬掩模使得包括所述第一鳍状件的所述第一区域被暴露并且包括所述第二鳍状件的所述第二区域被保护；以及
在所暴露的第一鳍状件上和所述绝缘材料之间外延生长所述III-V半导体材料。
14.一种形成CMOSFinFET器件的方法，包括：
提供包括第一区域和第二区域的衬底；
在所述第一区域中形成第一鳍状件以及在所述第二区域中形成第二鳍状件；
在所述第一鳍状件和所述第二鳍状件上沉积绝缘材料；
蚀刻所述绝缘材料之间的所述第一鳍状件以形成第一沟槽，所述第一沟槽包括底面，所述第一沟槽的所述底面是所述第一鳍状件的第一部分的顶面；
蚀刻所述绝缘材料之间的所述第二鳍状件以形成第二沟槽，所述第二沟槽包括底面，所述第二沟槽的所述底面是所述第二鳍状件的第一部分的顶面；
在所述第一区域和所述第二区域上形成第一硬掩模；
图案化所述第一硬掩模使得包括所述第一沟槽的所述第一区域被暴露并且所述第二区域被保护；
在所述第一鳍状件的所述第一部分的所述顶面上所暴露的第一沟槽中外延生长III-V半导体材料，从而形成所述第一鳍状件的第二部分；
对所述CMOSFinFET器件进行平坦化工艺使得多余的III-V材料从所述第一区域去除并且所述第一硬掩模从所述第二区域去除；
在所述第一区域和所述第二区域上形成第二硬掩模；
图案化所述第二硬掩模使得包括所述第二沟槽的所述第二区域被暴露并且所述第一区域被保护；
在所述第二鳍状件的所述第一部分的所述顶面上的所述第二沟槽中外延生长锗(Ge)材料，从而形成所述第二鳍状件的第二部分；
对所述CMOSFinFET器件进行平坦化工艺使得多余的Ge材料从所述第二区域去除并且所述第二硬掩模从所述第一区域去除；以及
回蚀刻所述绝缘材料使得所述第一鳍状件的所述III-V半导体材料的第一侧壁和第二侧壁被暴露并且所述第二鳍状件的所述Ge材料的第一侧壁和第二侧壁被暴露。
15.如权利要求14所述的方法，进一步包括：
在所述第一鳍状件的所述III-V半导体材料的中心部分上形成第一栅极结构，所述第一栅极结构将所述CMOSFinFET器件的N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离；以及
在所述第二鳍状件的所述Ge材料的中心部分上形成第二栅极结构，所述第二栅极结构将所述CMOSFinFET器件的P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件的源极区和漏极区隔离。
16.如权利要求15所述的方法，其中形成所述第一栅极结构包括形成第一栅极介电层以及在所述第一栅介电层上的栅电极，以及
其中形成所述第二栅极结构包括形成第二栅极介电层以及在所述第二栅极介电层上方的第二栅电极。
17.如权利要求15所述的方法，其中所述NMOS器件的所述源极区和漏极区限定它们之间的所述NMOS器件的沟道区；
其中所述NMOS器件的所述沟道区包括所述第一鳍状件的所述III-V半导体材料；
其中所述PMOS器件的所述源极区和漏极区限定它们之间的所述PMOS器件的沟道区；以及
其中所述PMOS器件的所述沟道区包括所述第二鳍状件的所述Ge材料。
18.如权利要求17所述的方法，进一步包括：
回蚀刻所述NMOS器件的所述源极区和漏极区中的所述第一鳍状件的所述III-V半导体材料，使得所述第一鳍状件的所述III-V半导体材料的顶面被限定；
回蚀刻在所述PMOS器件的所述源极区和漏极区中的所述第二鳍状件的所述Ge材料，使得所述第二鳍状件的所述Ge材料的顶面被限定；
在所述NMOS器件的所述源极区和漏极区中的所述第一鳍状件的所述III-V半导体材料的所述顶面上外延生长第一掺杂半导体材料；以及
在所述PMOS器件的所述源极区和漏极区中的所述第二鳍状件的所述Ge材料的所述顶面上外延生长第二掺杂半导体材料；
其中所述第一掺杂半导体材料与所述第二掺杂半导体材料不同；
其中所述第一掺杂半导体材料不包括在所述NMOS器件的所述沟道区中，以及
其中所述第二掺杂半导体材料不包括在所述PMOS器件的所述沟道区中。
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