CN103928517A - FinFET器件及其制造方法 - Google Patents

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Abstract

本发明提供了FinFET器件及其制造方法。该半导体器件包括衬底，该衬底具有隔离区域、栅极区域、被栅极区域分开的源极和漏极区域、位于栅极区域中的第一鳍结构。第一鳍结构包括作为该第一鳍结构的下部的第一半导体材料层、作为该第一鳍结构的中部的外面部分的半导体氧化物层、作为该第一鳍结构的中部的中心部分的第一半导体材料层和作为该第一鳍结构的上部的第二半导体材料层。半导体器件还包括位于两个邻近的隔离区域之间的源极/漏极区域中的衬底上方的源极/漏极部件以及位于栅极区域中的高k（HK）/金属栅极（MG）堆叠件，该HK/MG堆叠件覆盖在第一鳍结构的一部分的上方。

Description

FinFET器件及其制造方法
本专利是于2013年1月14日提交的名称为“Semiconductor Device AndFabricating The Same”的美国序列号第13/740,373号的部分连续案，将该案并入本文作为参考。本专利要求于2013年3月15日提交的美国序列号第61/799,468号的权益，将该申请并入本文作为参考。
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种FinFET器件及其制造方法。
背景技术
半导体集成电路（IC）产业经历了指数式增长。IC材料和设计方面的技术进步产生了IC代，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度（即每芯片面积上互连器件的数量）大幅增加而几何尺寸（即使用制造工艺可以创建的最小的元件（或线））降低了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。
这种按比例缩小工艺也增大了加工和生产IC的复杂性，因而为了实现这些进步，需要在IC加工和制造方面的相似的发展。例如，已引入了诸如鳍式场效应晶体管（FinFET）的三维晶体管来代替平面晶体管。虽然现有的FinFET器件及制造FinFET器件的方法通常足以实现它们的预期目的，但其在各方面尚不是完全令人满意的。因而期待这一领域中的改进。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底，具有栅极区域及源极和漏极（S/D）区域；第一鳍结构，位于所述栅极区域中，所述第一鳍结构包括：作为所述第一鳍结构的下部的第一半导体材料层；半导体氧化物层，作为所述第一鳍结构的中部的外面部分；作为所述第一鳍结构的中部的中心部分的第一半导体材料层；和第二半导体材料层，作为所述第一鳍结构的上部；高k（HK）/金属栅极（MG）堆叠件，位于所述栅极区域中，所述HK/MG堆叠件覆盖在部分所述第一鳍结构的上方；以及S/D部件，位于所述S/D区域中。
在所述半导体器件中，所述作为所述第一鳍结构的下部的第一半导体材料层和所述作为所述第一鳍结构的中部的中心部分的第一半导体材料层包括外延生长的硅锗（SiGex），其中x是以原子百分比表示的Ge组分。
在所述半导体器件中，在所述栅极区域中，所述中部的中心部分的SiGe层的Ge组分x比所述第一鳍结构的下部的SiGe层的Ge组分x更高。
在所述半导体器件中，所述中部的中心部分的SiGe层的Ge组分x在约0.2至约0.5的范围内。
在所述半导体器件中，SiGex层的厚度在约5nm至约40nm的范围内。
在所述半导体器件中，所述第一鳍结构的中部的外面部分是SiGeOy，其中y是以原子百分比表示的氧组分。
在所述半导体器件中，SiGeOy通过在所述栅极区域中对所述第一鳍中的SiGex层实施热氧化工艺获得体积膨胀而形成。
在所述半导体器件中，所述第二半导体材料包括硅（Si）。
在所述半导体器件中，所述Si层的厚度在约20nm至约50nm的范围内。
在所述半导体器件中，所述S/D部件包括外延生长的半导体材料。
在所述半导体器件中，在两个邻近的隔离区域之间具有单个源极部件、单个漏极部件和多个HK/MG堆叠件。
在所述半导体器件中，所述单个S/D部件用作所述多个HK/MG堆叠件的共同源极/漏极。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底，具有多个隔离区域、位于邻近的隔离区域之间的栅极区域及被所述栅极区域分开的源极区域和漏极区域；第一鳍结构，位于栅极区域中，所述第一鳍结构包括：作为下部的硅锗（SiGex）层，其中x是以原子百分比表示的Ge组分；作为中部-外面部分的硅锗氧化物（SiGeOy）层，其中y是以原子百分比表示的氧组分；作为中部-中心部分的SiGez层，其中z是以原子百分比表示的Ge组分；和作为上部的Si层；源极部件和漏极部件，分别位于所述源极区域和所述漏极区域中；以及高k/金属栅极（HK/MG），位于所述栅极区域中，所述HK/MG覆盖在部分所述第一鳍结构上方。
在所述半导体器件中，z基本上高于x。
在所述半导体器件中，SiGeOy通过在所述栅极区域中对所述第一鳍中的SiGex层实施热氧化工艺获得体积膨胀而形成。
在所述半导体器件中，单个源极和漏极部件及多个HK/MG堆叠件位于两个邻近的隔离区域之间，并且所述单个S/D部件用作多个HK/MG堆叠件的共同源极/漏极。
根据本发明的又一方面，提供了一种制造鳍式场效应晶体管（FinFET）器件的方法，所述方法包括：提供衬底，所述衬底包括：具有栅极区域的第一鳍；被所述栅极区域分开的源极和漏极区域；位于所述第一鳍之间的内隔离区域；和包含多个内隔离区域的隔离区域；将所述第一鳍形成凹部；在形成了凹部的第一鳍上外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料；将所述内隔离区域形成凹部，以横向露出所述第二半导体材料的上部，从而形成第二鳍；在所述衬底上方形成伪栅极堆叠件，包括覆盖在所述栅极区域中的第二鳍的第一部分的上方；去除所述第二鳍的第二部分，所述第二部分在所述源极和漏极区域中邻近所述伪栅极堆叠件；在形成了凹部的第二鳍上外延生长第三半导体材料，以在两个邻近的隔离区域之间形成单个源极/漏极部件；去除所述伪栅极堆叠件以形成栅极沟槽；将所述栅极沟槽中的内隔离区域形成凹部，以横向露出所述第二鳍中的第一半导体材料的一部分；在所述栅极沟槽中向所述第二鳍的第一半导体材料层和第二半导体材料层实施热氧化工艺，以将露出的第一半导体材料的外部部分转化成第一半导体氧化物并将所述第二半导体的外层转化成第二半导体氧化物；去除所述第二半导体氧化物，以在所述栅极沟槽中暴露出作为所述第二鳍的上部的第二半导体材料；以及形成高k/金属栅极（HK/MG）堆叠件，所述HK/MG堆叠件覆盖在所述第二鳍的一部分的上方。
在所述方法中，所述第一半导体材料是硅锗（SiGex），其中x是以原子百分比表示的Ge组分，其在约0.2至约0.5的范围内；所述第二半导体材料包括硅（Si）。
在所述方法中，在蒸汽气氛和氧气氛的组合中在约1大气压的压力和约400℃至约600℃范围内的温度下进行所述热氧化工艺。
在所述方法中，所述单个S/D部件用作为邻近的隔离区域之间的多个HK/MG堆叠件的共同源极/漏极。
附图说明
当结合附图进行阅读时，根据下面的详细描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅用于说明的目的。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的各个方面制造FinFET器件的示例方法的流程图。
图2A是根据本发明的一个实施例的经历各工艺的FinFET器件的图解透视图。
图2B是根据图1的方法构建的在制造阶段的沿着图2A中的线A-A的示例FinFET器件的截面图。
图3A是根据本发明的一个实施例的经历各工艺的FinFET器件的图解透视图。
图3B是根据图1的方法构建的在制造阶段的沿着图3A中的线A-A的示例FinFET器件的截面图。
图4至图6是根据图1的方法构建的在制造阶段的沿着图2A中的线A-A的示例FinFET器件的截面图。
图7是根据本发明的一个实施例的经历各工艺的FinFET器件的图解透视图。
图8、图10、图11、图12和图13是根据图1的方法构建的在制造阶段的沿着图7中的线B-B的示例FinFET器件的截面图。
图9是根据图1的方法构建的在制造阶段的沿着图7中的线C-C的示例FinFET器件的截面图。
具体实施方式
为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上或者上方的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。
将于2013年1月14日提交的美国序列号第13/740,373号申请并入本文作为参考。
本申请涉及FinFET器件，但并不以其他方式限制于FinFET器件。FinFET器件例如可以是包含P型金属氧化物半导体（PMOS）FinFET器件和N型金属氧化物半导体（NMOS）FinFET器件的互补金属氧化物半导体（CMOS）器件。以下公开内容将以FinFET实例继续说明本发明的各个实施例。然而可以理解除非另有明确声明，本申请不应当限于具体类型的器件。
图1是根据本发明的各方面的用于制造FinFET器件的方法100的流程图。可以理解可以在该方法之前、期间和之后提供额外的步骤，并且对于该方法的其他实施例，所述的一些步骤可以被替换或去除。本发明还论述了根据方法100制造的如图2A至图13所示的FinFET器件200的几种不同实施例。本发明在各个实施例中重复参考标号和/或字母。这种重复是为了简明和清楚的目的，并且其自身并不表示所论述的各个实施例和/或结构之间的关系。
图2A是根据图1的方法的经历各工艺的FinFET器件200的第一实施例的图解透视图。图2B和图4至图6是沿着图2A中的线A-A的FinFET器件200的实例的截面图。
图3A是根据图1的方法的经历各工艺的FinFET器件200的另一实施例的图解透视图。图3B是沿着图3A中的线A-A的示例FinFET器件200的截面图。
图7是根据图1的方法的一个实施例的经历各工艺的FinFET器件200的另一实施例的图解透视图。图8和图10至图13是沿着线B-B的图7的FinFET器件200的截面图；以及图9是沿着线C-C的FinFET器件的截面图。线B-B平行于线C-C。
参照图1和图2A至图2B，方法100开始于步骤102，提供衬底210。在本实施例中，衬底210是块状硅衬底。可选地，衬底210可以包括元素半导体，诸如晶体结构形式的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底210也包括绝缘体上硅（SOI）衬底。使用注氧隔离（SIMOX）、晶圆接合和/或其他适合的方法来制造SOI衬底。
一些示例性衬底210还包括绝缘体层。绝缘体层包含任何适合的材料，包括氧化硅、蓝宝石和/或它们的组合。示例性绝缘体层可以是埋氧层（BOX）。通过诸如注入（例如，SIMOX）、氧化、沉积的任何适合的工艺和/或其他适合的工艺形成绝缘体。在一些示例性FinFET前体中，绝缘体层是绝缘体上硅衬底的组成部分（例如，层）。
根据本领域中已知的设计要求，衬底210可以包括各种掺杂区域。掺杂区域可以掺杂有p型掺杂物，诸如硼或BF2；n型掺杂物，诸如硼或砷；或它们的组合。可以直接在衬底210上、P阱结构中、N阱结构中、双阱结构中或者使用凸起的结构形成掺杂区域。衬底210可以进一步包括各种有源区域，诸如配置用于N型金属氧化物半导体晶体管器件的区域和配置用于P型金属氧化物半导体晶体管器件的区域。
在衬底210上方形成第一鳍220。在一些实施例中，衬底210包括多于一个的第一鳍220。通过包括各种沉积、光刻和/或蚀刻工艺的任何适合的工艺形成第一鳍220。作为实例，通过对硅衬底210的一部分（被称作第一沟槽215）进行图案化和蚀刻形成第一鳍220。在另一个实例中，通过对在绝缘体层上面沉积的硅层（例如SOI衬底的硅-绝缘体-硅堆叠件的上层硅层）进行图案化和蚀刻来形成第一鳍220。此外，在图案化和蚀刻工艺之前，在衬底210上方沉积第一硬掩模层212。第一硬掩模层212包括氧化硅、氮化硅、氮氧化硅或任何其他适合的介电材料。第一硬掩模层212可以是单层或多层。第一硬掩模层212可以通过热氧化、化学氧化、原子层沉积（ALD）或任何其他适当的方法形成。可以理解可以相似的方式形成多个平行的第一鳍220。
在衬底210中或在衬底210上形成各种隔离区域230。可以使用诸如浅沟槽隔离（STI）的传统隔离技术形成隔离区域230来限定并电隔离各种区域。作为一个实例，STI的形成包括光刻工艺；在衬底210中蚀刻出第二沟槽225；用一个或多个介电层235填充第二沟槽225（例如通过使用化学汽相沉积工艺）。介电材料包括氧化硅、氮化硅、氮氧化硅或其他适合的材料或者它们的组合。在本实施例中，第二沟槽225大幅度地深于且宽于第一沟槽215。在两个第二沟槽之间具有一个或多个第一沟槽215。在填充第二沟槽225的同时用介电层235填充第一沟槽215。在一些实例中，填充后的沟槽215和225可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬层。
参照图3A和图3B，在另一实施利中，通过用介电层235填充第一沟槽215来形成隔离区域230。
另外，实施化学机械抛光（CMP）工艺来去除多余的介电层235并使隔离区域230的顶面与第一鳍220的顶面平坦化。此外，CMP工艺还去除了第一硬掩模212。
参照图1和图4，方法100继续到步骤104，将第一鳍220形成凹部以形成第三沟槽310。形成凹部工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。形成凹部工艺还可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵（TMAH）、HF/HNO3/CH3COOH溶液或其他适合的溶液。干蚀刻和湿蚀刻工艺具有可调整的蚀刻参数，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和其他适合的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH（氢氧化钾）、HF（氢氟酸）、TMAH（四甲基氢氧化铵）、其他适合的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用基于氯的化学物质的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE（深反应离子蚀刻）的机理各向异性地实施干蚀刻。
参照图1和图5，方法100继续到步骤106，沉积第一半导体材料层410以部分地填充第三沟槽310以及在第一半导体材料410的顶部上方沉积第二半导体材料层420。可以通过外延生长工艺沉积第一半导体材料层410和第二半导体材料层420。外延工艺包括化学汽相沉积（CVD）沉积技术（例如汽相外延（VPE）和/或超高真空CVD（UHV-CVD））、分子束外延和/或其他适合的工艺。第一半导体材料层410和第二半导体材料层420可以包括锗（Ge）、硅（Si）、砷化镓（GaAs）、砷化铝镓（AlGaAs）、硅锗（SiGe）、砷化镓磷（GaAsP）或其他适合的材料。在一个实施例中，第一半导体材料层410是SiGe，第二半导体材料层420是Si。此外，可以实施CMP工艺来去除多余的半导体材料层410和420并使半导体材料层420和隔离区域230的顶面平坦化。
参照图1和图6，方法100继续到步骤108，将围绕第二半导体材料层420和第二半导体材料层410的介电层235形成凹部，以横向露出第二半导体材料层420和第一半导体材料层410的上部，从而形成第二鳍510。在本实施例中，使第二鳍510形成为层420、层410和层210的堆叠件（以从上到下的顺序）。形成凹部工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。
参照图7，在本实施例中，第二鳍510的一部分被定义为源极/漏极区域530，而另一部分被定义为栅极区域540。源极/漏极区域530被栅极区域540分开。
参照图1和图8，方法100继续到步骤110，在栅极区域540中形成包括覆盖（wrapping）在第二鳍510的一部分的上方的栅极堆叠件610和沿着栅极堆叠件610的侧壁间隔件620。在先栅极工艺中，栅极堆叠件610可以是功能栅极的全部或部分。相反，在后栅极工艺中，栅极堆叠件610可以是伪栅极。在本实施例中，栅极堆叠件610是伪栅极。在实施高热温度工艺之后，诸如在源极/漏极形成期间的热工艺之后，伪栅极堆叠件610后来被高k（HK）和金属栅极（MG）替换。在衬底210上方形成包括覆盖在第二鳍510的一部分的上方的伪栅极堆叠件610。伪栅极堆叠件610可以包括介电层612、多晶硅层614和第二硬掩模616。伪栅极堆叠件610可以通过任何适合的一种或多种工艺形成。例如，可以通过包括沉积、光刻图案化和蚀刻工艺的工序形成栅极堆叠件610。沉积工艺包括CVD、物理汽相沉积（PVD）、ALD、其他适合的方法和/或它们的组合。光刻图案化工艺包括光刻胶涂布（例如旋转涂布）、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥（例如硬烘烤）、其他适合的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法（例如反应离子蚀刻）。介电层612包括氧化硅、氮化硅或任何其他适合的材料。第二硬掩模616包括任何适合的材料，例如氮化硅、氮氧化硅和碳化硅。
侧壁间隔件620可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件620可以包括多层。侧壁间隔件620的典型形成方法包括在栅极堆叠件610上方沉积介电材料，然后对介电材料进行各向异性地回蚀刻。回蚀刻工艺可以包括多步蚀刻以增加蚀刻选择性、灵活性和期望的过蚀刻控制。
再次参照图1和图9，方法100继续到步骤112，在源极/漏极区域530中形成源极/漏极部件720。在一个实施例中，去除两个隔离区域230之间的各个第二鳍510，以及两个第二鳍510之间的介电层235，从而在衬底210上方形成共同的源极/漏极沟槽710。形成凹部工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。形成凹部工艺还可以包括选择性湿蚀刻或选择性干蚀刻。形成凹部工艺可以包括多个蚀刻工艺。在另一个实施例中，代替形成共同的源极/漏极沟槽710，在两个隔离区域230之间的各个类型中形成源极/漏极沟槽710，也被称为各个源极/漏极沟槽710。通过将隔离区域230之间的第二鳍510的一部分形成凹部而形成各个源极/漏极沟槽710。
在源极/漏极沟槽710中外延生长第三半导体材料以形成源极/漏极部件720。第三半导体材料包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他适合的材料。可以通过一个或多个外延生长或外延（epi）工艺形成共同的源极/漏极部件720。可以在外延工艺期间对源极/漏极部件720进行原位掺杂。例如，外延生长的SiGe源极/漏极部件720可以掺杂有硼；而外延生长的Si外延源极/漏极部件720可以掺杂有碳以形成Si：C源极/漏极部件，掺杂有磷以形成Si：P源极/漏极部件，或者掺杂有碳和磷以形成SiCP源极/漏极部件。在一个实施例中，对源极/漏极部件720未进行原位掺杂，实施注入工艺（即结注入工艺）以对源极/漏极部件720进行掺杂。
在一个实施例中，通过在共同的源极/漏极沟槽710中外延生长第三半导体材料在两个隔离区域230之间形成单个源极/漏极部件720。在另一个实施例中，通过在各个源极/漏极沟槽710中外延生长第三半导体材料在两个隔离区域230之间形成多个源极/漏极部件720。
此外，在衬底210上方在伪栅极堆叠件610之间形成层间介电（ILD）层730。ILD层730包括氧化硅、氮氧化物或其他适合的材料。ILD层730包括单层或多层。通过诸如CVD、ALD和旋涂（SOG）的适合的技术形成ILD层730。可以实施化学机械抛光（CMP）工艺去除多余的ILD层730并对ILD层730的顶面与伪栅极堆叠件610的顶面进行平坦化。
参照图1和图10，方法100继续到步骤114，去除伪栅极堆叠件610以形成栅极沟槽810并将栅极沟槽810中的介电层235形成凹部以横向露出第二鳍510的第一半导体材料层410的至少一部分。蚀刻工艺可以包括选择性湿蚀刻或选择性干蚀刻，以便相对于第一半导体材料层410和第二半导体材料层420及侧壁间隔件620具有足够的蚀刻选择性。可选地，可以通过包括光刻图案化和回蚀刻的一系列工艺将伪栅极堆叠件610和介电层235形成凹部。在形成凹部之后，第一半导体材料层410具有第一宽度w1。
参照图1和图11，方法100继续到步骤116，在栅极沟槽810中对第二鳍510中的露出的第一半导体材料层410和第二半导体材料层420实施热氧化工艺。在一个实施例中，在氧气氛中进行热氧化工艺。在另一个实施例中，在蒸汽气氛和氧气氛的组合中进行热氧化工艺。在热氧化工艺期间，第二鳍510中的露出的第一半导体材料层410的一部分转化成具有第二宽度w2的第一半导体氧化物层815，同时露出的第二半导体材料层420的至少一个外层转化成第二半导体氧化物820。
在热氧化工艺期间，第一半导体材料层410获得体积膨胀。在本实施例中，对第一半导体材料层410和第二半导体材料层420以及热氧化工艺进行配置使第一半导体材料层410获得w2与w1的比率大于1.6的体积膨胀，从而实现期望程度的沟道应变，诸如1Gpa的拉伸应变。作为实例，第一半导体材料层410是厚度在5nm至20nm之间的SiGex1，其中x1是以原子百分比表示的在0.2至0.5范围内的第一Ge组分。而第二半导体材料层420是厚度在20nm至40nm范围内的Si。在蒸汽气氛和氧气氛的组合中、在1大气压和400℃至600℃范围内的温度下进行热氧化工艺。在热氧化工艺期间，SiGex1层410的外面部分转化成氧化硅锗（SiGeOy）层815，其中y是以原子百分比表示的氧组分，并获得w2与w1的比率为1.8的体积膨胀。SiGex1层410的中心部分变成第二Ge组分x2，其比x1高得多。SiGex2的中心部分的尺寸和形状随着诸如热氧化温度和时间的工艺条件而变化。同时Si层420的外层转化成氧化硅（SiOz）820，其中z是以原子百分比表示的氧组分。通过SiGeOy层815的体积膨胀，拉伸应变可以被诱导至栅极区域540中的第二鳍510，在此处将形成栅极沟道。
参照图1和图12，方法100继续到步骤118，去除第二半导体氧化物层820和第一半导体氧化物层815的外层的一部分以在栅极区域540中显示第三鳍910。去除工艺包括干蚀刻、湿蚀刻或它们的组合。例如，在相对于第一半导体材料层410和第二半导体材料层420具有足够的蚀刻选择性的情况下实施选择性湿蚀刻或选择性干蚀刻。对第三鳍910进行配置使其具有作为上部的第二半导体材料层420、作为中部的第一半导体氧化物层815和作为下部的第一半导体材料层410。
参照图1和图13，方法100继续到步骤120，在衬底210上方形成包括覆盖在栅极区域540中的第三鳍910的一部分的上方的高k（HK）/金属栅极（MG）920，其中第三鳍910用作栅极沟道区域。通过诸如ALD、CVD和臭氧氧化的任何适合的方法沉积界面层（IL）922。IL922包括氧化物、HfSiO和氮氧化物。通过诸如ALD、CVD、金属有机CVD（MOCVD）、PVD、热氧化、它们的组合的适合的技术或其他适合的技术在IL922上方沉积HK介电层924。HK介电层924可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物（SiON）或其他适合的材料。
金属栅极（MG）层930可以包括单层或多层，诸如金属层、衬层、润湿层和粘合层。MG层930可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何适合的材料。可以通过ALD、PVD、CVD或其他适合的工艺形成MG层930。对于N-FET和P-FFET可以单独地形成具有不同金属层的MG层930。可以实施CMP以去除多余的MG层930。CMP为金属栅极层930和ILD层730提供基本平坦的顶面。
FinFET器件200可以进行进一步的CMOS或MOS技术加工以形成本领域中已知的各种部件和区域。例如，后续加工可以在衬底210上方形成各种接触件/通孔/线和多层互连部件（例如金属层和层间电介质），配置成连接FinFET器件200的各种部件或结构。例如，多层互连包括诸如常规通孔或接触件的垂直互连件和诸如金属线的水平互连件。各种互连部件可以应用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，使用镶嵌和/或双镶嵌工艺来形成铜相关多层互连结构。
可以在方法100之前、期间和之后提供额外的步骤，并且对于方法的其他实施例，所述的一些步骤可以被替换或去除。
基于上述内容，本发明提供了具有通过使用体积膨胀技术的应变栅极和服务于多栅极的单个源极/漏极部件的半导体器件。体积膨胀技术使得栅极沟道出现足够的应变以改进器件性能，而单个源极/漏极部件有益于源极/漏极电阻减小。
本发明提供了半导体器件的许多不同的实施例。半导体器件包括具有隔离区域、栅极区域、被栅极区域分开的源极和漏极（S/D）区域、位于栅极区域中的第一鳍结构的衬底。第一鳍结构包括作为该第一鳍结构的下部的第一半导体材料层、作为该第一鳍结构的中部的外面部分的半导体氧化物层、作为该第一鳍结构的中部的中心部分的第一半导体材料层和作为该第一鳍结构的上部的第二半导体材料层。半导体器件还包括在邻近的隔离区域之间位于源极/漏极区域中的衬底上方的源极/漏极区域以及位于衬底上方包括覆盖在栅极区域中的第一鳍结构的一部分的上方的高k（HK）/金属栅极（MG）的堆叠件。
在另一个实施例中，FinFET器件包括具有隔离区域、栅极区域、被栅极区域分开的源极和漏极区域、位于栅极区域中的第一鳍结构的衬底。第一鳍结构包括作为下部的硅锗（SiGex）层，其中x是以原子百分比表示的Ge组分；作为中部的外面部分的氧化硅锗（SiGeOy）层，其中y是以原子百分比表示的氧组分；作为中部的中心部分的SiGez层，其中z是以原子百分比表示的Ge组分；以及作为上部的Si层。FinFET器件还包括位于源极和漏极区域中的源极/漏极部件和位于衬底上方包括覆盖在栅极区域中的第一鳍结构的一部分的上方的高k/金属栅极（HK/MG）。
在又一个实施例中，一种制造FinFET器件的方法包括提供衬底。衬底包括具有栅极区域的第一鳍、被栅极区域分开的源极和漏极区域、位于第一鳍之间的内隔离区域和包含多个内隔离区域的隔离区域。该方法还包括将第一鳍形成凹部；在形成凹部的第一鳍上方外延生长第一半导体材料层；在第一半导体材料层的顶部上方外延生长第二半导体材料；将内隔离区域形成凹部以横向露出第二半导体材料的上部以形成第二鳍；在衬底上方形成包括覆盖在栅极区域中的第二鳍的一部分的上方的伪栅极堆叠件；在源极和漏极区域中去除伪栅极堆叠件旁边的第二鳍的另一部分；在被形成凹部的第二鳍上方外延生长第三半导体材料以在两个邻近的隔离区域之间形成单个源极/漏极部件；去除伪栅极堆叠件以形成栅极沟槽；将栅极沟槽中的内隔离区域形成凹部以横向地露出第二鳍中的第一半导体材料的一部分；在栅极沟槽中对第二鳍的第一半导体材料层和第二半导体材料层实施热氧化工艺以将露出的第一半导体材料的外面部分转化成第一半导体氧化物以及将第二半导体的外层转化成第二半导体氧化物；去除第二半导体氧化物以在栅极沟槽中暴露出作为第二鳍的上部的第二半导体材料；以及形成覆盖在第二鳍的一部分的上方的高k/金属栅极（HK/MG）堆叠件。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍的实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底，具有栅极区域及源极和漏极（S/D）区域；
第一鳍结构，位于所述栅极区域中，所述第一鳍结构包括：
作为所述第一鳍结构的下部的第一半导体材料层；
半导体氧化物层，作为所述第一鳍结构的中部的外面部分；
作为所述第一鳍结构的中部的中心部分的第一半导体材料层；和第二半导体材料层，作为所述第一鳍结构的上部；
高k（HK）/金属栅极（MG）堆叠件，位于所述栅极区域中，所述HK/MG堆叠件覆盖在部分所述第一鳍结构的上方；以及
S/D部件，位于所述S/D区域中。
2.根据权利要求1所述的半导体器件，其中，所述作为所述第一鳍结构的下部的第一半导体材料层和所述作为所述第一鳍结构的中部的中心部分的第一半导体材料层包括外延生长的硅锗（SiGex），其中x是以原子百分比表示的Ge组分。
3.根据权利要求2所述的半导体器件，其中，在所述栅极区域中，所述中部的中心部分的SiGe层的Ge组分x比所述第一鳍结构的下部的SiGe层的Ge组分x更高。
4.根据权利要求3所述的半导体器件，其中，所述中部的中心部分的SiGe层的Ge组分x在约0.2至约0.5的范围内。
5.根据权利要求2所述的半导体器件，其中，SiGex层的厚度在约5nm至约40nm的范围内。
6.根据权利要求2所述的半导体器件，其中，所述第一鳍结构的中部的外面部分是SiGeOy，其中y是以原子百分比表示的氧组分。
7.根据权利要求6所述的半导体器件，其中，SiGeOy通过在所述栅极区域中对所述第一鳍中的SiGex层实施热氧化工艺获得体积膨胀而形成。
8.根据权利要求1所述的半导体器件，其中，所述第二半导体材料包括硅（Si）。
9.一种半导体器件，包括：
衬底，具有多个隔离区域、位于邻近的隔离区域之间的栅极区域及被所述栅极区域分开的源极区域和漏极区域；
第一鳍结构，位于栅极区域中，所述第一鳍结构包括：
作为下部的硅锗（SiGex）层，其中x是以原子百分比表示的Ge组分；
作为中部-外面部分的硅锗氧化物（SiGeOy）层，其中y是以原子百分比表示的氧组分；
作为中部-中心部分的SiGez层，其中z是以原子百分比表示的Ge组分；和
作为上部的Si层；
源极部件和漏极部件，分别位于所述源极区域和所述漏极区域中；以及
高k/金属栅极（HK/MG），位于所述栅极区域中，所述HK/MG覆盖在部分所述第一鳍结构上方。
10.一种制造鳍式场效应晶体管（FinFET）器件的方法，所述方法包括：
提供衬底，所述衬底包括：
具有栅极区域的第一鳍；
被所述栅极区域分开的源极和漏极区域；
位于所述第一鳍之间的内隔离区域；和
包含多个内隔离区域的隔离区域；
将所述第一鳍形成凹部；
在形成了凹部的第一鳍上外延生长第一半导体材料层；
在所述第一半导体材料层的顶部上外延生长第二半导体材料；
将所述内隔离区域形成凹部，以横向露出所述第二半导体材料的上部，从而形成第二鳍；
在所述衬底上方形成伪栅极堆叠件，包括覆盖在所述栅极区域中的第二鳍的第一部分的上方；
去除所述第二鳍的第二部分，所述第二部分在所述源极和漏极区域中邻近所述伪栅极堆叠件；
在形成了凹部的第二鳍上外延生长第三半导体材料，以在两个邻近的隔离区域之间形成单个源极/漏极部件；
去除所述伪栅极堆叠件以形成栅极沟槽；
将所述栅极沟槽中的内隔离区域形成凹部，以横向露出所述第二鳍中的第一半导体材料的一部分；
在所述栅极沟槽中向所述第二鳍的第一半导体材料层和第二半导体材料层实施热氧化工艺，以将露出的第一半导体材料的外部部分转化成第一半导体氧化物并将所述第二半导体的外层转化成第二半导体氧化物；
去除所述第二半导体氧化物，以在所述栅极沟槽中暴露出作为所述第二鳍的上部的第二半导体材料；以及
形成高k/金属栅极（HK/MG）堆叠件，所述HK/MG堆叠件覆盖在所述第二鳍的一部分的上方。
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