CN110277388B - 包括非有源鳍和分隔区的半导体器件 - Google Patents

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    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

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Abstract

一种半导体器件包括具有从其突出的多个鳍的衬底。所述多个鳍包括多个有源鳍以及设置在所述多个有源鳍中的有源鳍之间的至少一个非有源鳍。该半导体器件还包括与有源鳍的至少一部分交叉的至少一个栅电极。该半导体器件还包括与所述至少一个栅电极相邻地设置在有源鳍上并且通过所述至少一个非有源鳍彼此分开的多个源极/漏极区。

Description

包括非有源鳍和分隔区的半导体器件
技术领域
与示例性实施方式一致的装置和方法涉及包括有源鳍之间的非有源鳍的半导体器件以及制造该半导体器件的方法。
背景技术
正在研究使用FinFET结构实现CMOS器件的技术。在一些器件中，以各种间距隔开的多个有源鳍可以设置在衬底中。多个栅电极与有源鳍交叉，并且多个源极/漏极区与栅电极相邻设置。用于形成源极/漏极区以及将栅电极分开的工艺可能产生诸如不期望的泄漏电流的各种问题。
发明内容
本发明构思的一些实施方式可提供具有低泄漏电流以及期望的操作特性的半导体器件。一些实施方式提供了制造具有低泄漏电流以及期望的操作特性的半导体器件的方法。
根据一些示例性实施方式，一种半导体器件包括具有从其突出的多个鳍的衬底。所述多个鳍包括多个有源鳍以及设置在所述多个有源鳍中的有源鳍之间的至少一个非有源鳍。该半导体器件还包括与所述有源鳍的至少一部分交叉的至少一个栅电极。该半导体器件还包括与所述至少一个栅电极相邻地设置在所述有源鳍上并且通过所述至少一个非有源鳍彼此分开的多个源极/漏极区。
另外的实施方式提供了一种半导体器件，其包括其中有P阱和N阱的衬底。P型有源鳍设置在P阱中，N型有源鳍设置在N阱中。第一栅电极与N型有源鳍交叉，第二栅电极与P型有源鳍交叉。第一源极/漏极区设置在N型有源鳍上，第二源极/漏极区设置在P型有源鳍上。至少一个非有源鳍设置在P型有源鳍与N型有源鳍之间并且在第一源极/漏极区与第二源极/漏极区之间。
另外的实施方式提供了一种半导体器件，其包括设置在衬底中的第一有源鳍和设置在衬底中并且与第一有源鳍间隔开的第二有源鳍。非有源鳍设置在第一有源鳍与第二有源鳍之间。第一栅电极与第一有源鳍交叉，第二栅电极与第二有源鳍交叉。栅极分隔图案在第一栅电极与第二栅电极之间设置在非有源鳍上。
附图说明
图1是示出根据一些示例性实施方式的半导体器件的剖视图。
图2是示出根据一些实施方式的半导体器件的布局。
图3-6是示出图1的半导体器件的部分的放大图。
图7-9是示出根据另外的实施方式的半导体器件的剖视图。
图10-30是示出根据一些实施方式的用于制造半导体器件的操作的剖视图。
具体实施方式
图1是示出根据一些示例性实施方式的半导体器件的沿图2的布局中显示的线I-I'、II-II'和III-III'截取的剖视图。图3-6是详细示出图1的一部分的放大图。
参照图1，半导体器件可以包括衬底21、P阱22P、N阱22N、多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N、器件分隔层27、间隔物层37、多个凹陷2R、3R、5R、6R、9R、10R、12R和13R、多个源极/漏极区41和43、层间绝缘层45、栅极电介质层51和52、多个栅电极61、62和64、栅极盖层71和72以及多个栅极分隔图案75。
多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N可以被归类为多个非有源鳍1N、4N、7N、8N、11N和14N以及多个有源鳍2、3、5、6、9、10、12和13。多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N可以包括第一非有源鳍1N、第二有源鳍2、第三有源鳍3、第四非有源鳍4N、第五有源鳍5、第六有源鳍6、第七非有源鳍7N、第八非有源鳍8N、第九有源鳍9、第十有源鳍10、第十一非有源鳍11N、第十二有源鳍12、第十三有源鳍13和第十四非有源鳍14N。多个凹陷2R、3R、5R、6R、9R、10R、12R和13R可以包括多个第一凹陷5R、6R、9R和10R以及多个第二凹陷2R、3R、12R和13R。多个源极/漏极区41和43可以包括多个第一源极/漏极区41和多个第二源极/漏极区43。
参照图2、半导体器件可以包括衬底21、P阱22P、N阱22N、多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N、多个栅电极61、62、63、64和65以及多个栅极分隔图案75。多个栅电极61、62、63、64和65可以包括第一栅电极61、第二栅电极62、第三栅电极63、第四栅电极64和第五栅电极65。
参照图1和图2，第一栅电极61和第四栅电极64的每个可以包括第一功函数导电层53和第一导电层54。第二栅电极62可以包括第二功函数导电层56和第二导电层57。第一功函数导电层53可以包括PMOS功函数金属，第二功函数导电层56可以包括NMOS功函数金属。第一功函数导电层53和第二功函数导电层56的每个可以具有多层结构。
多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N可以以二维布置平行地顺序布置。鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N的每个可以具有基本相同的横向宽度。鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N之间的间隔可以基本相同。多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N可以具有基本相同的节距P1。非有源鳍1N、4N、7N、8N、11N和14N的每个可以具有与有源鳍2、3、5、6、9、10、12和13的每个基本相同的横向宽度。
在一些实施方式中，第二有源鳍2和第三有源鳍3可以插置在第一非有源鳍1N与第四非有源鳍4N之间，第五有源鳍5和第六有源鳍6可以插置在第四非有源鳍4N与第七非有源鳍7N之间，第九有源鳍9和第十有源鳍10可以插置在第八非有源鳍8N与第十一非有源鳍11N之间，第十二有源鳍12和第十三有源鳍13可以插置在第十一非有源鳍11N与第十四非有源鳍14N之间。第四非有源鳍4N可以插置在第三有源鳍3与第五有源鳍5之间，第七非有源鳍7N和第八非有源鳍8N可以插置在第六有源鳍6与第九有源鳍9之间，第十一非有源鳍11N可以插置在第十有源鳍10与第十二有源鳍12之间。
第一非有源鳍1N、第二有源鳍2、第三有源鳍3、第四非有源鳍4N、第十一非有源鳍11N、第十二有源鳍12、第十三有源鳍13和第十四非有源鳍14N可以设置在P阱22P中。第二有源鳍2、第三有源鳍3、第十二有源鳍12和第十三有源鳍13的每个可以是P型有源鳍。第五有源鳍5、第六有源鳍6、第七非有源鳍7N、第八非有源鳍8N、第九有源鳍9和第十有源鳍10可以设置在N阱22N中。第五有源鳍5、第六有源鳍6、第九有源鳍9和第十有源鳍10的每个可以是N型有源鳍。第四非有源鳍4N和第十一非有源鳍11N的每个可以与P阱22P和N阱22N之间的界面相邻设置。
器件分隔层27可以设置在多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N之间。多个非有源鳍1N、4N、7N、8N、11N和14N可以包括与器件分隔层27和/或多个有源鳍2、3、5、6、9、10、12和13不同的材料。多个非有源鳍1N、4N、7N、8N、11N和14N的下端可以设置在比器件分隔层27的下表面的水平低的水平处。多个非有源鳍1N、4N、7N、8N、11N和14N的最上端的每个可以设置在比多个有源鳍2、3、5、6、9、10、12和13之中与其相邻的一个的最上端的水平低的水平处。
多个栅电极61、62、63、64和65的每个可以与鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N中的至少一个交叉。第一栅电极61、第二栅电极62和第三栅电极63可以共线。第一栅电极61可以与第五有源鳍5、第六有源鳍6、第七非有源鳍7N、第八非有源鳍8N、第九有源鳍9和第十有源鳍10交叉。第一栅电极61可以在第五有源鳍5、第六有源鳍6、第七非有源鳍7N、第八非有源鳍8N、第九有源鳍9和第十有源鳍10之间延伸。第一栅电极61的最下端可以设置在比第五有源鳍5、第六有源鳍6、第七非有源鳍7N、第八非有源鳍8N、第九有源鳍9和第十有源鳍10的上端的水平低的水平处。
第二栅电极62可以与第一非有源鳍1N、第二有源鳍2和第三有源鳍3交叉。第二栅电极62可以在第一非有源鳍1N、第二有源鳍2和第三有源鳍3之间延伸。第二栅电极62的最下端可以设置在比第一非有源鳍1N、第二有源鳍2和第三有源鳍3的上端的水平低的水平处。
多个凹陷2R、3R、5R、6R、9R、10R、12R和13R可以与多个栅电极61、62、63、64和65相邻地形成在多个有源鳍2、3、5、6、9、10、12和13中。多个源极/漏极区41和43可以设置在多个凹陷2R、3R、5R、6R、9R、10R、12R和13R中。多个第一凹陷5R、6R、9R和10R可以形成在第五有源鳍5、第六有源鳍6、第九有源鳍9和第十有源鳍10中。多个第二凹陷2R、3R、12R和13R可以形成在第二有源鳍2、第三有源鳍3、第十二有源鳍12和第十三有源鳍13中。多个第一源极/漏极区41可以设置在多个第一凹陷5R、6R、9R和10R中，多个第二源极/漏极区43可以设置在多个第二凹陷2R、3R、12R和13R中。
多个源极/漏极区41和43的每个的最下端可以设置在比器件分隔层27的相邻部分的上表面的水平低的水平处。多个非有源鳍1N、4N、7N、8N、11N和14N的每个的上端可以突出到比器件分隔层27的相邻部分的上表面的水平高的水平。非有源鳍1N、4N、7N、8N、11N和14N的每个的最上端可以突出到比多个源极/漏极区41和43中与其相邻的一个的最下端的水平高的水平。多个源极/漏极区41和43的每个可以具有其中心区域的横向宽度大于其上部区域和下部区域的横向宽度的形状。多个非有源鳍1N、4N、7N、8N、11N和14N中的至少一些可以插置在多个源极/漏极区41和43之间。多个源极/漏极区41和43的侧表面可以与多个非有源鳍1N、4N、7N、8N、11N和14N的侧表面直接接触。多个源极/漏极区41和43的每个的最上端可以突出到比多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N之中与其相邻的一个的最上端的水平高的水平。
栅极分隔图案75可以插置在多个栅电极61、62、63、64和65之间。多个栅极分隔图案75的每个可以布置在多个非有源鳍1N、4N、7N、8N、11N和14N之中与其对应的至少一个上。每个栅极分隔图案75可以与多个栅电极61、62、63、64和65的侧表面直接接触。多个栅极分隔图案75的每个的下端可以设置在比多个非有源鳍1N、4N、7N、8N、11N和14N之中与其对应的至少一个的上端的水平低的水平处。多个栅极分隔图案75的每个可以和多个非有源鳍1N、4N、7N、8N、11N和14N之中与其对应的至少一个的上表面和侧表面直接接触。多个栅极分隔图案75的下表面可以与器件分隔层27、多个源极/漏极区41和43或多个非有源鳍1N、4N、7N、8N、11N和14N直接接触。多个栅极分隔图案75可以突出到比多个栅电极61、62、63、64和65的上表面的水平高的水平。
在一些实施方式中，从多个栅极分隔图案75中选择的一个可以插置在第一栅电极61与第二栅电极62之间。栅极分隔图案75中所选择的一个可以完全交叉第一栅电极61和第二栅电极62。第一栅电极61和第二栅电极62的每个侧表面可以与从多个栅极分隔图案75中选择的一个的两个侧表面之一接触。多个栅极分隔图案75之中所选择的一个可以设置在第四非有源鳍4N上。第四非有源鳍4N的上端可以突出到比第一栅电极61和第二栅电极62的下端的水平高的水平。从多个栅极分隔图案75中选择的所述一个的最下端可以设置在比第四非有源鳍4N的上端的水平低的水平处。从多个栅极分隔图案75中选择的所述一个可以与第四非有源鳍4N的上表面和侧表面直接接触。在一些实施方式中，第四非有源鳍4N可以是非有源鳍。第四非有源鳍4N和从栅极分隔图案75中选择的所述一个可以用于阻止泄漏电流在第一栅电极61与第二栅电极62之间产生。
在一些实施方式中，第三有源鳍3可以设置在P阱22P中。第三有源鳍3可以是P型有源鳍。第五有源鳍5可以设置在N阱22N中。第五有源鳍5可以是N型有源鳍。第四非有源鳍4N可以插置在第三有源鳍3与第五有源鳍5之间。第四非有源鳍4N可以与P阱22P和N阱22N之间的界面相邻设置。在一些实施方式中，第四非有源鳍4N可以被称为第一非有源鳍。第一栅电极61可以与第五有源鳍5交叉。第二栅电极62可以与第三有源鳍3交叉。从多个第一源极/漏极区41中选择的一个可以设置在多个第一凹陷5R、6R、9R和10R之中的对应一个上。从多个第二源极/漏极区43中选择的一个可以设置在多个第二凹陷2R、3R、12R和13R之中的对应一个上。第四非有源鳍4N可以插置在从多个第一源极/漏极区41中选择的一个与从多个第二源极/漏极区43中选择的一个之间。第七非有源鳍7N可以设置在N阱22N中。第五有源鳍5可以插置在第四非有源鳍4N与第七非有源鳍7N之间。在一些实施方式中，第七非有源鳍7N可以被称为第二非有源鳍。第七非有源鳍7N的上端可以设置在比器件分隔层27的相邻区域中的上表面的水平高的水平处。
在一些实施方式中，第五有源鳍5可以被称为第一有源鳍，第三有源鳍3可以被称为第二有源鳍。第四非有源鳍4N可以被称为非有源鳍。
参照图3，多个非有源鳍1N、4N和7N的下端可以设置在和与其相邻的器件分隔层27的下端的水平基本相同的水平上。
参照图4，多个非有源鳍1N、4N和7N的下端可以设置在比与其相邻的器件分隔层27的下端的水平高的水平处。
参照图5，蚀刻副产物81可以保留在分隔沟槽75T的底部上。蚀刻副产物81可以与栅极分隔图案75的下表面接触。栅极分隔图案75可以与第四非有源鳍4N的上表面和侧表面直接接触。栅极分隔图案75和第四非有源鳍4N可以将第二栅电极62与第一栅电极61电隔离。虽然保留了蚀刻副产物81，但是栅极分隔图案75和第四非有源鳍4N可以完全阻止泄漏电流在第一栅电极61与第二栅电极62之间产生。
参照图6，分隔沟槽75T的最下端可以设置在比多个栅电极61和62的最下端的水平高的水平处。多个栅电极61和62可以部分保留在分隔沟槽75T的底部上。栅极分隔图案75的下表面可以与多个栅电极61和62接触。多个栅电极61和62可以部分延伸到栅极分隔图案75的下部。
图7至图9是示出根据一些实施方式的半导体器件的剖视图。参照图7，第七非有源鳍7N和第八非有源鳍8N的上表面可以设置在比与其相邻的第四非有源鳍4N和第十一非有源鳍11N的上表面的水平低的水平处。第七非有源鳍7N和第八非有源鳍8N的上表面可以设置在与器件分隔层27的相邻区域的上表面基本相同的水平处。在一些实施方式中，第四非有源鳍4N可以被称为第一非有源鳍，第七非有源鳍7N可以被称为第二非有源鳍。多个第一源极/漏极区41的一个侧表面可以部分重叠第七非有源鳍7N或第八非有源鳍8N的上部。
参照图8，半导体器件可以包括衬底21、P阱22P、N阱22N、多个鳍1N、2、3、4N、5N、6、7、8N、9N、10、11、12N、13N、14、15和16N、器件分隔层27、多个源极/漏极区41和43、层间绝缘层45、栅极电介质层51和52、多个栅电极61和62、栅极盖层71和72以及多个栅极分隔图案75。
多个鳍1N、2、3、4N、5N、6、7、8N、9N、10、11、12N、13N、14、15和16N可以被归类为多个非有源鳍1N、4N、5N、8N、9N、12N、13N和16N以及多个有源鳍2、3、6、7、10、11、14和15。多个鳍1N、2、3、4N、5N、6、7、8N、9N、10、11、12N、13N、14、15和16N可以包括第一非有源鳍1N、第二有源鳍2、第三有源鳍3、第四非有源鳍4N、第五非有源鳍5N、第六有源鳍6、第七有源鳍7、第八非有源鳍8N、第九非有源鳍9N、第十有源鳍10、第十一有源鳍11、第十二非有源鳍12N、第十三非有源鳍13N、第十四有源鳍14、第十五有源鳍15和第十六非有源鳍16N。第四非有源鳍4N和第五非有源鳍5N可以插置在第三有源鳍3与第六有源鳍6之间，第十二非有源鳍12N和第十三非有源鳍13N可以插置在第十一有源鳍11与第十四有源鳍14之间。
栅极分隔图案75中的一个可以重叠第四非有源鳍4N和第五非有源鳍5N，栅极分隔图案75中的另一个可以重叠第十二非有源鳍12N和第十三非有源鳍13N。栅极分隔图案75中的一个可以在第四非有源鳍4N与第五非有源鳍5N之间延伸，栅极分隔图案75中的另一个可以在第十二非有源鳍12N与第十三非有源鳍13N之间延伸。栅极分隔图案75的下表面可以设置在比第四非有源鳍4N、第五非有源鳍5N、第十二非有源鳍12N和第十三非有源鳍13N的上表面的水平低的水平处。多个栅极分隔图案75可以与第四非有源鳍4N、第五非有源鳍5N、第十二非有源鳍12N和第十三非有源鳍13N的上表面和侧表面直接接触。
参照图9，半导体器件可以包括衬底21、P阱22P、N阱22N、多个鳍1N、2、3、4N、5、6、7N、8、9、10N、11、12和13N、器件分隔层27、多个源极/漏极区41和43、层间绝缘层45、栅极电介质层51和52、多个栅电极61和62、栅极盖层71和72以及多个栅极分隔图案75。
多个鳍1N、2、3、4N、5、6、7N、8、9、10N、11、12和13N可以被归类为多个非有源鳍1N、4N、7N、10N和13N以及多个有源鳍2、3、5、6、8、9、11和12。多个鳍1N、2、3、4N、5、6、7N、8、9、10N、11、12、13N可以包括第一非有源鳍1N、第二有源鳍2、第三有源鳍3、第四非有源鳍4N、第五有源鳍5、第六有源鳍6、第七非有源鳍7N、第八有源鳍8、第九有源鳍9、第十非有源鳍10N、第十一有源鳍11、第十二有源鳍12和第十三非有源鳍13N。第七非有源鳍7N可以插置在第六有源鳍6与第八有源鳍8之间。
图10至图24示出了根据一些实施方式的用于制造半导体器件的操作。图10至图24是沿图2中显示的线I-I'、II-II'和III-III'截取的剖视图。
参照图2和图10，第一掩模图案25可以在衬底21上形成。第一掩模图案25可以包括形成在衬底21上的第一缓冲层23和形成在第一缓冲层23上的第一掩模层24。多个第一沟槽25T可以使用第一掩模图案25作为蚀刻掩模在衬底21中形成。多个第一沟槽25T可以在衬底21中限定多个有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13和14。多个有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13和14可以包括第一有源鳍1、第二有源鳍2、第三有源鳍3、第四有源鳍4、第五有源鳍5、第六有源鳍6、第七有源鳍7、第八有源鳍8、第九有源鳍9、第十有源鳍10、第十一有源鳍11、第十二有源鳍12、第十三有源鳍13和第十四有源鳍14。衬底21可以包括P阱22P和N阱22N。第一有源鳍1、第二有源鳍2、第三有源鳍3、第四有源鳍4、第十一有源鳍11、第十二有源鳍12、第十三有源鳍13和第十四有源鳍14可以被限定在P阱22P中。第五有源鳍5、第六有源鳍6、第七有源鳍7、第八有源鳍8、第九有源鳍9和第十有源鳍10可以被限定在N阱22N中。
衬底21可以包括半导体衬底，诸如硅晶片、绝缘体上硅(SOI)晶片等。例如，衬底21可以包括具有P型杂质的单晶硅晶片。P阱22P可以形成在其中注入了P型杂质的衬底21中，N阱22N可以形成在其中注入了N型杂质的衬底21中。P型杂质可以包括硼(B)，N型杂质可以包括磷(P)、砷(As)或其组合。P阱22P和N阱22N可以具有不同的深度，但是在下文中，为了描述的方便，P阱22P和N阱22N的下表面可以具有基本相同的水平。在一些实施方式中，当衬底21包括具有P型杂质的单晶硅晶片时，可以省略P阱22P。P阱22P和N阱22N可以以若干二维布置交替且重复地布置在衬底21中。
第一缓冲层23可以包括诸如硅氧化物的氧化物。第一掩模层24可以包括相对于衬底21具有蚀刻选择性的材料。第一掩模层24可以包括诸如硅氮化物的氮化物。多个第一沟槽25T可以具有比其横向宽度大的竖直高度。多个第一沟槽25T的每个可以具有基本相同的横向宽度。
多个有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13和14的每个可以具有比其横向宽度大的竖直高度。有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13和14的每个可以具有基本相同的横向宽度。多个有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13和14之间的间隔可以基本相同。多个有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13和14可以具有基本相同的节距P1。多个有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13和14的上表面可以在基本相同的水平处。
在一些实施方式中，在执行限定多个有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13和14的工艺之后，P阱22P和N阱22N可以被形成。
参照图2和图11，器件分隔层27可以在多个第一沟槽25T中形成。器件分隔层27可以包括包含硅氧化物、硅氮化物、硅氮氧化物或其组合的绝缘层。在一些实施方式中，器件分隔层27可以包括硅氧化物。
参照图2和图12，第二掩模图案28可以在器件分隔层27和第一掩模图案25上形成。使用第二掩模图案28作为蚀刻掩模，第一掩模图案25被选择性地去除，并且第一有源鳍1、第四有源鳍4、第七有源鳍7、第八有源鳍8、第十一有源鳍11和第十四有源鳍14被去除，因而形成多个第二沟槽1T、4T、7T、8T、11T和14T。第二掩模图案28可以包括相对于衬底21具有蚀刻选择性的材料。多个第二沟槽1T、4T、7T、8T、11T和14T的底部可以形成在比器件分隔层27的下表面的水平低的水平处。
在一些实施方式中，多个第二沟槽1T、4T、7T、8T、11T和14T的底部可以形成在和与其相邻的器件分隔层27的下表面的水平基本相同的水平处。多个第二沟槽1T、4T、7T、8T、11T和14T的底部可以形成在比器件分隔层27的下表面的水平高的水平处。
在一些实施方式中，去除第一有源鳍1、第四有源鳍4、第七有源鳍7、第八有源鳍8、第十一有源鳍11和第十四有源鳍14以形成多个第二沟槽1T、4T、7T、8T、11T和14T的工艺可以包括使用NF3、H2或其组合的蚀刻工艺。蚀刻工艺可以包括具有穿透操作、侧壁钝化操作和蚀刻操作的循环蚀刻工艺。蚀刻工艺可以包括脉冲等离子体蚀刻工艺。侧壁钝化步骤可以使用氧气(O2)、CmHn或其组合(其中m和n是正整数)。例如，CmHn可以包括甲烷气体(CH4)。侧壁钝化操作可以用于防止器件分隔层27的蚀刻损坏。侧壁钝化操作可以用于减少多个第二沟槽1T、4T、7T、8T、11T和14T的轮廓破坏。
在一些实施方式中，去除第一有源鳍1、第四有源鳍4、第七有源鳍7、第八有源鳍8、第十一有源鳍11和第十四有源鳍14以形成多个第二沟槽1T、4T、7T、8T、11T和14T的工艺可以包括使用Cl2、HBr或其组合的蚀刻工艺。
参照图2和图13，第二掩模图案28被去除以在多个第二沟槽1T、4T、7T、8T、11T和14T中留下多个非有源鳍1N、4N、7N、8N、11N和14N。为了描述的方便，多个非有源鳍1N、4N、7N、8N、11N和14N被称为第一非有源鳍1N、第四非有源鳍4N、第七非有源鳍7N、第八非有源鳍8N、第十一非有源鳍11N和第十四非有源鳍14N。第一非有源鳍1N、第二有源鳍2、第三有源鳍3、第四非有源鳍4N、第五有源鳍5、第六有源鳍6、第七非有源鳍7N、第八非有源鳍8N、第九有源鳍9、第十有源鳍10、第十一非有源鳍11N、第十二有源鳍12、第十三有源鳍13和第十四非有源鳍14N可以被称为多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N。
形成多个非有源鳍1N、4N、7N、8N、11N和14N的工艺可以包括薄膜形成工艺和平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀刻工艺或其组合。多个非有源鳍1N、4N、7N、8N、11N和14N可以包括相对于器件分隔层27具有蚀刻选择性的材料。多个非有源鳍1N、4N、7N、8N、11N和14N可以包括包含硅氮化物、硅氧化物、SiC、SiOC、多晶硅或其组合的绝缘层。在一些实施方式中，器件分隔层27可以包括硅氧化物，多个非有源鳍1N、4N、7N、8N、11N和14N可以包括硅氮化物。多个非有源鳍1N、4N、7N、8N、11N和14N的下端可以形成在比与其相邻的器件分隔层27的下表面的水平低的水平处。
多个非有源鳍1N、4N、7N、8N、11N和14N以及多个有源鳍2、3、5、6、9、10、12和13可以具有基本相同的横向宽度。多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N的间隔可以基本相同。多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N可以具有基本相同的节距P1。
参照图2和图14，第一掩模图案25被去除并且器件分隔层27被凹入，因而多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N的上表面和侧表面可以被暴露。器件分隔层27的上表面可以形成在比多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N的上端的水平低的水平处。
在第一掩模图案25被去除且器件分隔层27被凹入的同时，多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N可以被部分蚀刻。多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N的每个可以突出到比与其相邻的器件分隔层27的上表面的水平高的水平。在多个有源鳍2、3、5、6、9、10、12和13的每个中，突出到比器件分隔层27的上表面的水平高的水平的部分的横向宽度可以减小。多个有源鳍2、3、5、6、9、10、12和13的每个上端可以具有圆化形状。多个非有源鳍1N、4N、7N、8N、11N和14N的上端可以形成在比多个有源鳍2、3、5、6、9、10、12和13的上端的水平低的水平处。多个非有源鳍1N、4N、7N、8N、11N和14N可以用于减小在使器件分隔层27凹入的工艺期间的负载效应。器件分隔层27的上表面可以形成在非常均一的水平处。
参照图2和图15，与多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N交叉的多个牺牲栅极图案31、33、34和35可以被形成。多个牺牲栅极图案31、33、34和35的每个可以包括第二缓冲层31、临时电极33、第三缓冲层34和第三掩模图案35。形成多个牺牲栅极图案31、33、34和35的工艺可以包括多个薄膜形成工艺和图案化工艺。
第二缓冲层31可以包括诸如硅氧化物层的绝缘层。临时电极33可以包括诸如多晶硅层的半导体层。第三缓冲层34可以包括诸如硅氧化物层的绝缘层。第三掩模图案35可以包括诸如硅氮化物层的绝缘层。多个牺牲栅极图案31、33、34和35可以覆盖多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N的上表面和侧表面。
参照图2和图16，间隔物层37可以被形成，以覆盖多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N以及多个牺牲栅极图案31、33、34和35。间隔物层37可以覆盖多个牺牲栅极图案31、33、34和35的侧表面。间隔物层37可以包括相对于器件分隔层27具有蚀刻选择性的材料。在一些实施方式中，间隔物层37可以包括多个绝缘层。间隔物层37可以包括硅氮化物。
参照图2和图17，第四掩模图案39可以被形成，以覆盖P阱22P的上部并暴露N阱22N的上部。第四掩模图案39可以包括光致抗蚀剂图案或硬掩模图案。在一些实施方式中，第四掩模图案39可以覆盖第一非有源鳍1N、第二有源鳍2、第三有源鳍3、第四非有源鳍4N、第十一非有源鳍11N、第十二有源鳍12、第十三有源鳍13和第十四非有源鳍14N。
参照图2和图18，间隔物层37以及有源鳍5、6、9和10可以使用第四掩模图案39以及多个牺牲栅极图案31、33、34和35作为蚀刻掩模被部分去除，因而多个第一凹陷5R、6R、9R和10R可以在第五有源鳍5、第六有源鳍6、第九有源鳍9和第十有源鳍10中形成。形成多个第一凹陷5R、6R、9R和10R的工艺可以包括各向异性蚀刻工艺、各向同性蚀刻工艺、定向蚀刻工艺或其组合。第四掩模图案39可以被去除。间隔物层37可以保留在多个牺牲栅极图案31、33、34和35的侧表面上。
多个第一凹陷5R、6R、9R和10R的底部可以形成在比与其相邻的器件分隔层27的上表面的水平低的水平上。多个非有源鳍1N、4N、7N、8N、11N和14N可以突出到比与其相邻的多个第一凹陷5R、6R、9R和10R的底部以及器件分隔层27的上表面的水平高的水平。
参照图2和图19，多个第一源极/漏极区41可以在多个第一凹陷5R、6R、9R和10R中形成。形成多个第一源极/漏极区41的工艺可以包括选择性外延生长(SEG)工艺。在一些实施方式中，多个第一源极/漏极区41可以包括包含P型杂质的SiGe层。
多个第一源极/漏极区41的上端可以突出到比第五有源鳍5、第六有源鳍6、第九有源鳍9和第十有源鳍10的上端的水平高的水平。多个第一源极/漏极区41的每个可以具有其中心区域的横向宽度大于其上部区域和下部区域的横向宽度的形状。多个第一源极/漏极区41的侧表面可以与第四非有源鳍4N、第七非有源鳍7N、第八非有源鳍8N或第十一非有源鳍11N的侧表面接触。第四非有源鳍4N、第七非有源鳍7N、第八非有源鳍8N和第十一非有源鳍11N可以限制多个第一源极/漏极区41的过度横向生长。
参照图2和图20，通过与参照图17至图19描述的方法类似的方法，多个第二凹陷2R、3R、12R和13R可以在第二有源鳍2、第三有源鳍3、第十二有源鳍12和第十三有源鳍13中形成。多个第二源极/漏极区43可以在多个第二凹陷2R、3R、12R和13R中形成。形成多个第二凹陷2R、3R、12R和13R的工艺可以包括SEG工艺。在一些实施方式中，多个第二源极/漏极区43可以包括包含N型杂质的SiC层或包含N型杂质的Si层。
多个第二源极/漏极区43的上端可以突出到比第二有源鳍2、第三有源鳍3、第十二有源鳍12和第十三有源鳍13的上端的水平高的水平。多个第二源极/漏极区43的每个可以具有与多个第一源极/漏极区41的每个不同的形状。多个第二源极/漏极区43的每个可以具有其中心区域的横向宽度大于其上部区域和下部区域的横向宽度的形状。多个第二源极/漏极区43的侧表面可以与第一非有源鳍1N、第四非有源鳍4N、第十一非有源鳍11N或第十四非有源鳍14N的侧表面接触。第一非有源鳍1N、第四非有源鳍4N、第十一非有源鳍11N和第十四非有源鳍14N可以限制多个第二源极/漏极区43的过度横向生长。
参照图2和图21，层间绝缘层45可以在多个第一源极/漏极区41和多个第二源极/漏极区43上形成。层间绝缘层45可以包括硅氧化物、硅氮化物、硅氮氧化物、硅氧碳氮化物(SiOCN)、低K电介质或其组合。在一些实施方式中，层间绝缘层45可以包括硅氧化物，多个非有源鳍1N、4N、7N、8N、11N和14N可以包括硅氮化物。层间绝缘层45可以包括具有彼此不同的多个层的多层结构。
参照图2和图22，多个牺牲栅极图案31、33、34和35可以被去除，以形成多个栅极沟槽33T。多个鳍1N、2、3、4N、5、6、7N、8N、9、10、11N、12、13和14N的上表面及侧表面可以在多个栅极沟槽33T中暴露。多个栅极沟槽33T可以通过平坦化工艺和蚀刻工艺形成。
参照图2和图23，栅极电介质层51和52、多个栅电极61、62、63、64和65以及栅极盖层71和72可以在多个栅极沟槽33T中形成。多个栅电极61、62、63、64和65可以包括第一栅电极61、第二栅电极62、第三栅电极63、第四栅电极64和第五栅电极65。形成栅极电介质层51和52、多个栅电极61、62、63、64和65以及栅极盖层71和72的工艺可以包括多个薄膜形成工艺、多个平坦化工艺、以及回蚀刻工艺。
栅极电介质层51和52可以包括高K电介质、硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，栅极电介质层51和52可以包括HfO、HfSiO、AlO或其组合。多个栅电极61、62、63、64和65可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅或其组合。例如，多个栅电极61、62、63、64和65可以包括Ti、TiN、TiSiN、Ta、TaN、TaSiN、Zr、ZrN、Al、AlN、Ru、RuN、Mo、MoN、MoSiN、Co、CoN、CoSiN、W、WN、Ni、Si或其组合。栅极盖层71和72可以包括硅氧化物、硅氮化物、硅氮氧化物、硅氧碳氮化物(SiOCN)、低K电介质或其组合。
在一些实施方式中，第一栅电极61和第四栅电极64的每个可以包括第一功函数导电层53和第一导电层54。第二栅电极62可以包括第二功函数导电层56和第二导电层57。第一功函数导电层53可以包括PMOS功函数金属，第二功函数导电层56可以包括NMOS功函数金属。第一功函数导电层53和第二功函数导电层56的每个可以包括多层结构。第一功函数导电层53和第二功函数导电层56可以具有彼此不同的厚度，但是在下文中，为了描述的方便，第一功函数导电层53和第二功函数导电层56可以具有基本相同的厚度。第二导电层57可以包括与第一导电层54不同的材料，或者第一导电层54和第二导电层57可以包括相同的材料。多个栅电极61、62、63、64和65可以对应于双功函数金属栅极。多个栅电极61、62、63、64和65可以被称为置换金属栅(RMG)。
参照图2和图24，穿过栅极盖层71和72以及多个栅电极61、62、63、64和65的多个分隔沟槽75T可以被形成。形成分隔沟槽75T的工艺可以包括图案化工艺。多个分隔沟槽75T可以将多个栅电极61、62、63、64和65彼此隔开。多个分隔沟槽75T的底部可以形成在比多个非有源鳍1N、4N、7N、8N、11N和14N的上端的水平低的水平处。
在一些实施方式中，分隔沟槽75T中的一个可以重叠第四非有源鳍4N，分隔沟槽75T中的另一个可以重叠第十一非有源鳍11N。第四非有源鳍4N和第十一非有源鳍11N的上表面和侧表面可以在多个分隔沟槽75T中暴露。
再次参照图1和图2，多个栅极分隔图案75可以在多个分隔沟槽75T中形成。多个栅极分隔沟槽75T可以通过薄膜形成工艺和平坦化工艺形成。多个栅极分隔图案75可以包括硅氧化物、硅氮化物、硅氮氧化物、硅氧碳氮化物(SiOCN)、低K电介质或其组合。
图25和图26是示出根据一些实施方式的用于制造半导体器件的操作的剖视图。参照图25，第七非有源鳍7N和第八非有源鳍8N的上表面可以形成在和与其相邻的器件分隔层27的上表面基本相同的水平处。第七非有源鳍7N、第八非有源鳍8N和器件分隔层27的上表面可以形成在比多个第一凹陷5R、6R、9R和10R的底部的水平高的水平处。第七非有源鳍7N和第八非有源鳍8N的上表面可以形成在比与其相邻的第四非有源鳍4N和第十一非有源鳍11N的上表面的水平低的水平处。
参照图26，多个第一源极/漏极区41可以在设置于第五有源鳍5、第六有源鳍6、第九有源鳍9和第十有源鳍10中的多个第一凹陷5R、6R、9R和10R中形成。多个第一源极/漏极区41的一个侧表面可以与第四非有源鳍4N的侧表面或第十一非有源鳍11N的侧表面接触。多个第一源极/漏极区41的另外的侧表面可以重叠第七非有源鳍7N的上部或第八非有源鳍8N的上部。
图27和图28是示出根据一示例性实施方式的用于制造半导体器件的操作的剖视图。参照图27，多个鳍1N、2、3、4N、5N、6、7、8N、9N、10、11、12N、13N、14、15和16N可以包括第一非有源鳍1N、第二有源鳍2、第三有源鳍3、第四非有源鳍4N、第五非有源鳍5N、第六有源鳍6、第七有源鳍7、第八非有源鳍8N、第九非有源鳍9N、第十有源鳍10、第十一有源鳍11、第十二非有源鳍12N、第十三非有源鳍13N、第十四有源鳍14、第十五有源鳍15和第十六非有源鳍16N。第四非有源鳍4N和第五非有源鳍5N可以插置在第三有源鳍3与第六有源鳍6之间，第十二非有源鳍12N和第十三非有源鳍13N可以插置在第十一有源鳍11与第十四有源鳍14之间。参照图28，与多个鳍1N、2、3、4N、5N、6、7、8N、9N、10、11、12N、13N、14、15和16N交叉的牺牲栅极图案31、33、34和35可以被形成。
图29和图30是示出根据一些实施方式的用于制造半导体器件的操作的剖视图。参照图29、多个鳍1N、2、3、4N、5、6、7N、8、9、10N、11、12和13N可以包括第一非有源鳍1N、第二有源鳍2、第三有源鳍3、第四非有源鳍4N、第五有源鳍5、第六有源鳍6、第七非有源鳍7N、第八有源鳍8、第九有源鳍9、第十非有源鳍10N、第十一有源鳍11、第十二有源鳍12和第十三非有源鳍13N。第七非有源鳍7N可以插置在第六有源鳍6与第八有源鳍8之间。
参照图30，多个第一源极/漏极区41、多个第二源极/漏极区43、层间绝缘层45、栅极电介质层51和52、多个栅电极61和62以及栅极盖层71和72可以被形成。
根据示例性实施方式，提供了布置在多个有源鳍之间的非有源鳍上的栅极分隔图案、多个源极/漏极区以及非有源鳍。非有源鳍能用于减小由有源鳍之间不均一的间隔引起的应力，并使工艺变动最小化。非有源鳍能用于限制源极/漏极区中的过度横向生长。非有源鳍和栅极分隔图案能阻止泄漏电流在栅电极之间产生。因此，能实现具有最小化的泄漏电流以及高操作特性的半导体器件。
虽然已经参照附图描述了本发明构思的实施方式，但是本领域技术人员应理解，在不脱离本发明构思的范围且不改变其基本特征的情况下，可以进行各种修改。因此，上述实施方式应仅在描述性的意义上被考虑，而不是为了限制的目的。
本申请要求享有2018年3月14日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2018-0029712号的优先权和权益，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
具有从其突出的多个鳍的衬底，所述多个鳍包括多个有源鳍以及设置在所述多个有源鳍中的有源鳍之间的至少一个非有源鳍；
至少一个栅电极，与所述有源鳍的至少一部分交叉；
多个源极/漏极区，与所述至少一个栅电极相邻地设置在所述有源鳍上并且通过所述至少一个非有源鳍彼此分开；以及
栅极分隔图案，插置在所述至少一个栅电极中的第一栅电极和第二栅电极之间，
其中所述栅极分隔图案的最下表面直接接触所述多个源极/漏极区中的源极/漏极区，
其中所述第一栅电极和所述第二栅电极中的每个在第一方向上延伸，以及
其中所述栅极分隔图案在垂直于所述第一方向的第二方向上延伸。
2.根据权利要求1所述的半导体器件，其中所述多个鳍具有均一的相同节距。
3.根据权利要求1所述的半导体器件，其中所述多个鳍中的相邻鳍之间的间隔相同。
4.根据权利要求1所述的半导体器件，其中所述非有源鳍的最上端设置在比所述多个源极/漏极区的最下端的水平高的水平处。
5.根据权利要求1所述的半导体器件，其中所述至少一个非有源鳍的最上端设置在比所述多个有源鳍的最上端低的水平上。
6.根据权利要求1所述的半导体器件，其中所述至少一个非有源鳍的最上端设置在比所述至少一个栅电极的最下端的水平高的水平上。
7.根据权利要求1所述的半导体器件，其中所述多个源极/漏极区的侧表面与所述至少一个非有源鳍的侧表面接触。
8.根据权利要求1所述的半导体器件，还包括器件分隔层，所述器件分隔层在所述多个鳍中的鳍之间并且包括与所述至少一个非有源鳍不同的材料。
9.根据权利要求8所述的半导体器件，其中所述至少一个非有源鳍的上端设置在比所述器件分隔层的上端的水平高的水平处。
10.根据权利要求1所述的半导体器件，其中所述第一栅电极和所述第二栅电极是共线的。
11.根据权利要求10所述的半导体器件，其中所述栅极分隔图案与所述非有源鳍的上表面和侧表面接触。
12.根据权利要求10所述的半导体器件，其中所述栅极分隔图案的下端设置在比所述非有源鳍的上端低的水平处。
13.根据权利要求10所述的半导体器件：
其中所述第一栅电极和所述第二栅电极部分延伸到所述栅极分隔图案的下部；以及
其中所述栅极分隔图案的下表面与所述第一栅电极和所述第二栅电极接触。
14.根据权利要求1所述的半导体器件，其中所述至少一个非有源鳍包括与所述多个有源鳍的材料不同的材料，以及
其中所述至少一个非有源鳍包括绝缘层，所述绝缘层包括硅氮化物、硅氧化物、SiC、SiOC、多晶硅或其组合。
15.一种半导体器件，包括：
具有从其突出的多个鳍的衬底，所述多个鳍包括多个有源鳍以及设置在所述多个有源鳍中的有源鳍之间的至少一个非有源鳍；
至少一个栅电极，与所述有源鳍的至少一部分交叉；
多个源极/漏极区，与所述至少一个栅电极相邻地设置在所述有源鳍上并且通过所述至少一个非有源鳍彼此分开；以及
器件分隔层，在所述多个鳍中的鳍之间并且包括与所述至少一个非有源鳍不同的材料，
其中所述至少一个非有源鳍的下端设置在比所述器件分隔层的下端的水平低的水平处。
16.一种半导体器件，包括：
其中有P阱和N阱的衬底；
设置在所述P阱中的P型有源鳍；
设置在所述N阱中的N型有源鳍；
与所述N型有源鳍交叉的第一栅电极；
与所述P型有源鳍交叉的第二栅电极；
设置在所述N型有源鳍上的第一源极/漏极区；
设置在所述P型有源鳍上的第二源极/漏极区；
至少一个非有源鳍，设置在所述P型有源鳍与所述N型有源鳍之间并且在所述第一源极/漏极区与所述第二源极/漏极区之间；以及
栅极分隔图案，插置在所述第一栅电极和所述第二栅电极之间，
其中所述栅极分隔图案的最下表面直接接触所述第一源极/漏极区和所述第二源极/漏极区中的至少一个，
其中所述栅极分隔图案从所述第一栅电极和所述第二栅电极之间延伸到所述第一源极/漏极区和所述第二源极/漏极区之间。
17.根据权利要求16所述的半导体器件，其中所述至少一个非有源鳍与所述P阱和所述N阱之间的界面相邻。
18.根据权利要求16所述的半导体器件，其中所述至少一个非有源鳍包括分别在所述P阱和所述N阱中的第一非有源鳍和第二非有源鳍。
19.根据权利要求18所述的半导体器件，其中所述第二非有源鳍的上表面设置在比所述第一非有源鳍的上表面的水平低的水平处。
20.一种半导体器件，包括
第一有源鳍，设置在衬底中；
第二有源鳍，设置在所述衬底中并且与所述第一有源鳍间隔开；
非有源鳍，设置在所述第一有源鳍与所述第二有源鳍之间；
第一栅电极，与所述第一有源鳍交叉；
第二栅电极，与所述第二有源鳍交叉；
第一源极/漏极区，设置在所述第一有源鳍上；
第二源极/漏极区，设置在所述第二有源鳍上；以及
栅极分隔图案，在所述第一栅电极与所述第二栅电极之间设置在所述非有源鳍上，
其中所述栅极分隔图案的最下表面直接接触所述第一源极/漏极区和所述第二源极/漏极区中的至少一个，
其中所述栅极分隔图案从所述第一栅电极和所述第二栅电极之间延伸到所述第一源极/漏极区和所述第二源极/漏极区之间。
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