KR102415327B1 - 비활성-핀을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

소스/드레인의 외측에 형성된 비활성-핀(inactive-fin)을 갖는 반도체 소자에 관한 것이다. 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역이 배치된다. 상기 멀티-핀 활성영역 상을 가로지르는 게이트 전극이 형성된다. 상기 하위-핀들 중 제1 하위-핀 및 마지막 하위-핀을 제외한 나머지 하위-핀들 상에 소스/드레인 영역들이 형성된다. 상기 소스/드레인 영역들 상에 콘택 플러그가 형성된다.

Description

비활성-핀을 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having inactive-fin and method of forming the same}
소스/드레인의 외측에 형성된 비활성-핀(inactive-fin)을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 게이트 전극 및 소스/드레인을 형성하는 것은 점점 어려워지고 있다. 상기 소스/드레인은 상기 게이트 전극의 측면에 인접하게 형성된다. 상기 게이트 전극을 형성하는 공정이 수행되는 동안 상기 소스/드레인의 손상이 유발될 수 있다. 상기 소스/드레인의 손상을 방지하면서 다양한 구조를 갖는 상기 게이트 전극을 구현하기 위한 새로운 기술이 필요하다.
본 발명이 해결하고자 하는 과제는, 우수한 전기적 특성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 우수한 전기적 특성을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역을 포함한다. 상기 멀티-핀 활성영역 상을 가로지르는 게이트 전극이 형성된다. 상기 하위-핀들 중 제1 하위-핀 및 마지막 하위-핀을 제외한 나머지 하위-핀들 상에 소스/드레인 영역들이 형성된다. 상기 소스/드레인 영역들 상에 콘택 플러그가 형성된다.
상기 게이트 전극은 상기 하위-핀들 사이의 제1 부분 및 상기 멀티-핀 활성영역 외측의 제2 부분을 포함할 수 있다. 상기 게이트 전극의 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 형성될 수 있다.
상기 소스/드레인 영역들은 에스이지(selective epitaxial growth; SEG) 패턴을 포함할 수 있다.
상기 소스/드레인 영역들의 측면들은 서로 접촉될 수 있다.
상기 하위-핀들 사이와 상기 멀티-핀 활성영역 주변에 소자 분리 층이 형성될 수 있다. 상기 소자 분리 층은 상기 하위-핀들 사이의 제1 부분 및 상기 멀티-핀 활성영역 외측의 제2 부분을 포함할 수 있다. 상기 소자 분리 층의 상기 제2 부분의 상부 표면은 상기 제1 부분의 상부 표면보다 낮은 레벨에 형성될 수 있다.
상기 소자 분리 층의 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 형성될 수 있다.
상기 소자 분리 층의 상기 제2 부분은 상기 제1 부분보다 큰 수평 폭을 보일 수 있다.
상기 게이트 전극은 상기 소자 분리 층 상에 연장될 수 있다.
상기 제1 하위-핀은 제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 포함할 수 있다. 상기 제1 하위-핀의 상단은 상기 소자 분리 층보다 높은 레벨에 돌출될 수 있다. 상기 소자 분리 층의 상기 제2 부분 및 상기 제1 측면의 최상 단 접촉 점은 상기 소자 분리 층의 상기 제1 부분 및 상기 제2 측면의 최상 단 접촉 점보다 낮은 레벨에 형성될 수 있다.
상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀 상을 덮는 제1 하부 절연 층이 형성될 수 있다. 상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 상기 나머지 하위-핀들 상에 제2 하부 절연 층이 형성될 수 있다. 상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 상에 상부 절연 층이 형성될 수 있다. 상기 콘택 플러그는 상기 상부 절연 층 및 상기 제2 하부 절연 층을 관통하여 상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 상기 나머지 하위-핀들에 접속될 수 있다.
상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 사이와 상기 소스/드레인 영역들 상에 식각 정지 층이 형성될 수 있다.
상기 제1 하부 절연 층, 상기 제2 하부 절연 층, 및 상기 식각 정지 층의 상부 표면들은 실질적으로 동일 평면을 이룰 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역을 포함한다. 상기 하위-핀들 사이와 상기 멀티-핀 활성영역 주변에 소자 분리 층이 형성된다. 상기 멀티-핀 활성영역 상을 가로지르고 상기 소자 분리 층 상에 연장된 게이트 전극이 형성된다. 상기 하위-핀들 상에 선택적으로 형성된 에스이지(selective epitaxial growth; SEG) 패턴들이 배치된다. 상기 에스이지(SEG) 패턴들 상에 콘택 플러그가 형성된다. 상기 하위-핀들 중 제1 하위-핀은 상기 에스이지(SEG) 패턴들과 떨어진다.
상기 하위-핀들 중 마지막 하위-핀은 상기 에스이지(SEG) 패턴들과 떨어질 수 있다.
상기 소자 분리 층은 상기 하위-핀들 사이의 제1 부분 및 상기 멀티-핀 활성영역 외측의 제2 부분을 포함할 수 있다. 상기 소자 분리 층의 상기 제2 부분의 상부 표면은 상기 제1 부분의 상부 표면보다 낮은 레벨에 형성될 수 있다.
상기 게이트 전극은 상기 하위-핀들 사이의 제1 부분 및 상기 멀티-핀 활성영역 외측의 제2 부분을 포함할 수 있다. 상기 게이트 전극의 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 형성될 수 있다.
상기 제1 하위-핀은 제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 포함할 수 있다. 상기 제1 하위-핀의 상단은 상기 소자 분리 층보다 높은 레벨에 돌출될 수 있다. 상기 소자 분리 층의 상기 제2 부분 및 상기 제1 측면의 최상 단 접촉 점은 상기 소자 분리 층의 상기 제1 부분 및 상기 제2 측면의 최상 단 접촉 점보다 낮은 레벨에 형성될 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역을 포함한다. 상기 하위-핀들 사이와 상기 멀티-핀 활성영역 주변에 소자 분리 층이 형성된다. 상기 하위-핀들 중 제1 하위-핀 및 마지막 하위-핀 상을 덮는 제1 하부 절연 층이 형성된다. 상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 나머지 하위-핀들 상에 제2 하부 절연 층이 형성된다. 상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 상에 상부 절연 층이 형성된다. 상기 상부 절연 층 및 상기 제2 하부 절연 층을 관통하여 상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 상기 나머지 하위-핀들에 접속된 콘택 플러그가 형성된다.
상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀은 상기 콘택 플러그와 접속되지 않는다.
상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 사이에 식각 정지 층이 형성될 수 있다. 상기 제1 하부 절연 층, 상기 제2 하부 절연 층, 및 상기 식각 정지 층의 상부 표면들은 실질적으로 동일 평면을 이룰 수 있다.
상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 상기 나머지 하위-핀들 상에 에스이지(selective epitaxial growth; SEG) 패턴들이 형성될 수 있다. 상기 콘택 플러그는 상기 에스이지(SEG) 패턴들 상에 형성될 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역을 형성하는 것을 포함한다. 상기 멀티-핀 활성영역 상을 가로지르는 게이트 전극을 형성한다. 상기 하위-핀들 중 제1 하위-핀 및 마지막 하위-핀 상을 덮는 제1 하부 절연 층을 형성한다. 상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 나머지 하위-핀들 상에 에스이지(selective epitaxial growth; SEG) 패턴들을 형성한다. 상기 에스이지(SEG) 패턴들 상에 제2 하부 절연 층을 형성한다. 상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 상에 상부 절연 층을 형성한다. 상기 상부 절연 층 및 상기 제2 하부 절연 층을 관통하여 상기 에스이지(SEG) 패턴들에 접속된 콘택 플러그를 형성한다.
상기 게이트 전극은 상기 하위-핀들 사이의 제1 부분 및 상기 멀티-핀 활성영역 외측의 제2 부분을 포함할 수 있다. 상기 게이트 전극의 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 형성될 수 있다.
상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 사이와 상기 에스이지(SEG) 패턴들 상에 식각 정지 층이 형성될 수 있다.
상기 제1 하부 절연 층, 상기 제2 하부 절연 층, 및 상기 식각 정지 층의 상부 표면들은 실질적으로 동일 평면을 이룰 수 있다.
상기 하위-핀들 사이와 상기 멀티-핀 활성영역 주변에 소자 분리 층이 형성될 수 있다. 상기 소자 분리 층은 상기 하위-핀들 사이의 제1 부분 및 상기 멀티-핀 활성영역 외측의 제2 부분을 포함할 수 있다. 상기 소자 분리 층의 상기 제2 부분의 상부 표면은 상기 제1 부분의 상부 표면보다 낮은 레벨에 형성될 수 있다.
상기 소자 분리 층의 상기 제2 부분은 상기 제1 부분보다 큰 수평 폭을 보일 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 제1 하위-핀 및 마지막 하위-핀을 제외한 나머지 하위-핀들 상에 에스이지(SEG) 패턴들이 형성된다. 상기 에스이지(SEG) 패턴들 상에 콘택 플러그가 형성된다. 게이트 전극을 형성하는 공정이 수행되는 동안 상기 제1 하위-핀 및 상기 마지막 하위-핀과 관련되어 발생하는 불량을 현저히 감소할 수 있다. 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 3 내지 도6은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 7 내지 도 15는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 16 및 도 17은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 18 내지 도 50은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 51 및 도 52는 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1, 도 3, 및 도 4는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이고, 도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이며, 도 5 는 도 1의 일부분을 상세히 보여주는 확대도 이고, 도 6은 도 3의 일부분을 상세히 보여주는 확대도 이다.
도 1을 참조하면, 기판(21) 상에 웰(well; 23), 제1 트렌치(24T), 제2 트렌치(25T), 소자 분리 층(26), 멀티-핀 활성 영역(30), 스페이서(41), 제1 하부 절연 층(43), 드레인 트렌치(44T), 에스이지(selective epitaxial growth; SEG) 패턴들(52, 53, 54, 55), 식각 정지 층(57), 상부 절연 층(71), 금속 실리사이드 층(75), 및 콘택 플러그(79)가 형성될 수 있다. 상기 소자 분리 층(26)은 제1 부분(26A) 및 제2 부분(26B)을 포함할 수 있다. 상기 멀티-핀 활성 영역(30)은 N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36)을 포함할 수 있다. 상기 멀티-핀 활성 영역(30)은 제1 하위-핀(31), 제2 하위-핀(32), 제3 하위-핀(33), 제N-2번째 하위-핀(34), 제N-1번째 하위-핀(35), 및 제N번째 하위-핀(36)을 포함할 수 있다. N는 1000이하의 정수일 수 있다. 상기 콘택 플러그(79)는 배리어 층(76) 및 도전 층(77)을 포함할 수 있다. 상기 에스이지(selective epitaxial growth; SEG) 패턴들(52, 53, 54, 55)은 제1 에스이지(SEG) 패턴(52), 제2 에스이지(SEG) 패턴(53), 제3 에스이지(SEG) 패턴(54), 및 제4 에스이지(SEG) 패턴(55)을 포함할 수 있다.
도 2를 참조하면, 멀티-핀 활성 영역(30)을 가로지르는 게이트 전극들(63)이 형성될 수 있다. 상기 게이트 전극들(63) 사이의 상기 멀티-핀 활성 영역(30) 상에 콘택 플러그들(79)이 형성될 수 있다. 제1 하위-핀(31) 내지 제N번째 하위-핀(36)은 서로 평행할 수 있다. 드레인 트렌치(44T)는 제2 하위-핀(32) 내지 제N-1번째 하위-핀(35) 상에 정렬될 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 드레인 트렌치(44T)의 외측에 위치할 수 있다. 상기 콘택 플러그들(79)은 제2 하위-핀(32) 내지 제N-1번째 하위-핀(35)을 가로지를 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 콘택 플러그들(79)의 외측에 위치할 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 콘택 플러그들(79)과 중첩되지 않는다.
도 3을 참조하면, 기판(21) 상에 웰(well; 23), 제1 트렌치(24T), 제2 트렌치(25T), 소자 분리 층(26), 멀티-핀 활성 영역(30), 하부 게이트 유전 층(61), 상부 게이트 유전 층(62), 게이트 전극(63), 및 상부 절연 층(71)이 형성될 수 있다.
도 4를 참조하면, 기판(21) 상에 웰(well; 23), 제3 하위-핀(33), 스페이서(41), 제2 에스이지(SEG) 패턴(53), 식각 정지 층(57), 제2 하부 절연 층(58), 하부 게이트 유전 층(61), 상부 게이트 유전 층(62), 게이트 전극(63), 상부 절연 층(71), 금속 실리사이드 층(75), 및 콘택 플러그(79)가 형성될 수 있다.
도 5를 참조하면, 상기 제1 하위-핀(31)은 제1 측면(31A) 및 상기 제1 측면(31A)에 대향하는 제2 측면(31B)을 포함할 수 있다. 상기 소자 분리 층(26)의 상기 제2 부분(26B)은 상기 제1 측면(31A)에 접촉될 수 있다. 상기 소자 분리 층(26)의 상기 제1 부분(26A)은 상기 제2 측면(31B)에 접촉될 수 있다. 상기 제1 하위-핀(31)의 상단은 상기 소자 분리 층(26)보다 높은 레벨에 돌출될 수 있다. 상기 소자 분리 층(26)의 상기 제2 부분(26B) 및 상기 제1 측면(31A)의 최상 단 접촉 점은 상기 소자 분리 층(26)의 상기 제1 부분(26A) 및 상기 제2 측면(31B)의 최상 단 접촉 점보다 낮은 레벨에 형성될 수 있다.
도 6을 참조하면, 상기 게이트 전극(63)은 제1 부분(63A) 및 제2 부분(63B)을 포함할 수 있다. 상기 제1 부분(63A)은 상기 N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36) 사이에 형성될 수 있다. 상기 제1 부분(63A)의 하단은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36)의 상단들보다 낮은 레벨에 신장될 수 있다. 상기 제2 부분(63B)은 상기 멀티-핀 활성 영역(30)의 외측에 형성될 수 있다. 상기 제2 부분(63B)의 하단은 상기 멀티-핀 활성 영역(30)의 상단보다 낮은 레벨에 신장될 수 있다. 상기 제2 부분(63B)의 하단은 상기 제1 부분(63A)의 하단보다 낮은 레벨에 형성될 수 있다.
도 1은 도 2의 절단선 I-I'에 따라 취해진 단면도이며, 도 3은 도 2의 절단선 II-II'에 따라 취해진 단면도이고, 도 4는 도 2의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도 이다. 본 발명 기술적 사상의 실시 예에 따른 반도체 소자는 입/출력 소자(I/O device) 또는 다이오드(diode) 일 수 있다.
도 1 내지 도 6을 다시 참조하면, 상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(21)은 P형 불순물들을 포함하는 단결정 실리콘 웨이퍼일 수 있다. 상기 웰(well; 23)은 상기 기판(21) 상에 형성될 수 있다. 예를 들면, 상기 웰(23)은 P형 불순물들을 포함하는 반도체 층일 수 있다. 다른 실시 예에서, 상기 웰(23)은 N형 불순물들을 포함하는 반도체 층일 수 있다.
상기 소자 분리 층(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 소자 분리 층(26)의 상기 제1 부분(26A)은 상기 멀티-핀 활성 영역(30)의 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36) 사이에 형성될 수 있다. 상기 소자 분리 층(26)의 상기 제2 부분(26B)은 상기 멀티-핀 활성 영역(30)의 외측에 형성될 수 있다. 상기 제2 부분(26B)의 하단은 상기 제1 부분(26A)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 제2 부분(26B)의 상단은 상기 제1 부분(26A)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제2 부분(26B)의 수평 폭은 상기 제1 부분(26A)의 수평 폭보다 클 수 있다.
상기 멀티-핀 활성 영역(30)은 상기 소자 분리 층(26)에 의하여 상기 웰(well; 23) 상에 한정될 수 있다. 상기 멀티-핀 활성 영역(30)은 상기 웰(well; 23) 과 동일한 도전 형의 불순물들을 포함하는 반도체 층일 수 있다. 예를 들면, 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36)의 각각은 P형 불순물들을 포함하는 실리콘 층일 수 있다. 다른 실시 예에서, 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36)의 각각은 N형 불순물들을 포함하는 실리콘 층일 수 있다.
상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36)의 각각은 평면도 상에서 라인(line) 모양 또는 바아(bar) 모양을 보일 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36)의 각각은 단면도 상에서 수평 폭 보다 수직 높이가 클 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36)의 각각은 서로 평행할 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 멀티-핀 활성 영역(30)의 최 외곽에 형성될 수 있다. 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)은 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36) 사이에 차례로 형성될 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36)의 각각은 상기 소자 분리 층(26)보다 높은 레벨에 돌출될 수 있다.
상기 게이트 전극(63)의 측면에 상기 스페이서(41)가 형성될 수 있다. 상기 스페이서(41)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 예를 들면, 상기 스페이서(41)는 실리콘 질화물일 수 있다.
상기 소자 분리 층(26) 및 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36) 상에 상기 제1 하부 절연 층(43)이 형성될 수 있다. 상기 제1 하부 절연 층(43)을 관통하는 드레인 트렌치(44T)가 형성될 수 있다. 상기 드레인 트렌치(44T) 내에 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)이 노출될 수 있다. 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35) 상에 상기 에스이지(selective epitaxial growth; SEG) 패턴들(52, 53, 54, 55)이 형성될 수 있다. 상기 에스이지(SEG) 패턴들(52, 53, 54, 55) 상에 상기 식각 정지 층(57)이 형성될 수 있다. 상기 식각 정지 층(57) 상에 상기 드레인 트렌치(44T)를 채우는 상기 제2 하부 절연 층(58)이 형성될 수 있다. 상기 게이트 전극(63), 상기 스페이서(41), 상기 제1 하부 절연 층(43), 상기 식각 정지 층(57), 및 상기 제2 하부 절연 층(58)의 상단들은 실질적으로 동일 평면을 이룰 수 있다.
상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 드레인 트렌치(44T)의 외측에 위치할 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 제1 하부 절연 층(43)으로 덮일 수 있다. 상기 제1 하부 절연 층(43) 및 상기 제1 하위-핀(31) 사이와 상기 제1 하부 절연 층(43) 및 상기 제N번째 하위-핀(36) 사이와 상기 제1 하부 절연 층(43) 및 상기 소자 분리 층(26) 사이에 상기 스페이서(41)가 보존될 수 있다.
상기 제1 하부 절연 층(43), 상기 식각 정지 층(57), 및 상기 제2 하부 절연 층(58)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 식각 정지 층(57)은 상기 제1 하부 절연 층(43) 및 상기 제2 하부 절연 층(58)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 하부 절연 층(43) 및 상기 제2 하부 절연 층(58)은 실리콘 산화물일 수 있으며, 상기 식각 정지 층(57)은 실리콘 질화물일 수 있다. 상기 식각 정지 층(57)은 상기 제1 하부 절연 층(43) 및 상기 제2 하부 절연 층(58) 사이에 보존될 수 있다.
상기 에스이지(SEG) 패턴들(52, 53, 54, 55) 각각의 수평 폭은 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35) 중 대응하는 하나의 수평 폭보다 클 수 있다. 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)의 측면들은 서로 접촉될 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)과 떨어질 수 있다. 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)의 하단은 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)의 상단은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36)의 상단들보다 높은 레벨에 형성될 수 있다.
상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)과 다른 도전형 불순물들을 포함할 수 있다. 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 소스/드레인 또는 소스/드레인 영역으로 해석될 수 있다. 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 스트레서(stressor) 또는 스트레스 유도 패턴(stress inducing pattern)으로 해석될 수 있다.
예를 들면, 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)은 P형 불순물들을 포함할 수 있으며, 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 N형 불순물들을 포함할 수 있고, 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 SiC층, Si층, 또는 이들의 조합을 포함할 수 있다. 다른 실시 예에서, 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)은 N형 불순물들을 포함할 수 있으며, 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 P형 불순물들을 포함할 수 있고, 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 SiGe층, Si층, 또는 이들의 조합을 포함할 수 있다. 또 다른 실시 예에서, 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 다른 방법에 의하여 결정 성장된 반도체 층을 포함할 수 있다.
상기 게이트 전극(63)은 상기 멀티-핀 활성 영역(30)을 가로지르고 상기 소자 분리 층(26) 상에 연장될 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36) 및 상기 게이트 전극(63) 사이에 상기 하부 게이트 유전 층(61)이 형성될 수 있다. 상기 하부 게이트 유전 층(61) 상에 상기 상부 게이트 유전 층(62)이 형성될 수 있다. 상기 하부 게이트 유전 층(61)은 상기 제1 하위-핀(31) 내지 상기 제N번째 하위-핀(36)의 측면들 및 상부 표면들에 직접적으로 접촉될 수 있다. 상기 상부 게이트 유전 층(62)은 상기 게이트 전극(63)의 바닥 및 측면들에 직접적으로 접촉될 수 있다. 상기 상부 게이트 유전 층(62)은 상기 게이트 전극(63) 및 상기 스페이서(41) 사이에 신장될 수 있다.
상기 하부 게이트 유전 층(61)은 세정공정에 의하여 형성된 화학적 산화물(chemical oxide)을 포함할 수 있다. 상기 하부 게이트 유전 층(61)은 H2O2 및 Si의 반응에 의한 실리콘 산화물을 포함할 수 있다. 상기 하부 게이트 유전 층(61)은 계면 산화물(interfacial oxide)로 지칭될 수 있다. 상기 상부 게이트 유전 층(62)은 고 유전물(High-K dielectrics)을 포함할 수 있다. 상기 게이트 전극(63)은 일-함수 금속 층(work-function metal layer) 및 도전 층을 포함할 수 있다.
상기 게이트 전극(63), 상기 상부 게이트 유전 층(62), 상기 스페이서(41), 상기 제1 하부 절연 층(43), 상기 식각 정지 층(57), 및 상기 제2 하부 절연 층(58) 의 상단들은 실질적으로 동일 평면을 이룰 수 있다. 상기 게이트 전극(63), 상기 상부 게이트 유전 층(62), 상기 스페이서(41), 상기 제1 하부 절연 층(43), 상기 식각 정지 층(57), 및 상기 제2 하부 절연 층(58) 상에 상기 상부 절연 층(71)이 형성될 수 있다. 상기 상부 절연 층(71)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 상부 절연 층(71), 상기 제2 하부 절연 층(58), 및 식각 정지 층(57)을 관통하여 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)에 접속된 상기 콘택 플러그(79)가 형성될 수 있다. 상기 배리어 층(76)은 상기 도전 층(77)의 바닥 및 측면을 둘러쌀 수 있다. 상기 배리어 층(76)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 도전 층(77)은 W, WN, Ru, Al, Cu, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 에스이지(SEG) 패턴들(52, 53, 54, 55) 및 상기 콘택 플러그(79) 사이에 상기 금속 실리사이드 층(75)이 형성될 수 있다. 상기 금속 실리사이드 층(75)은 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)의 표면에 선택적으로 형성될 수 있다. 상기 금속 실리사이드 층(75)은 상기 콘택 플러그(79)의 하단에 정렬될 수 있다. 상기 금속 실리사이드 층(75)은 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35) 상에 선택적으로 형성될 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36) 상에는 상기 금속 실리사이드 층(75)이 형성되지 않는다. 상기 콘택 플러그(79)는 상기 금속 실리사이드 층(75) 상에 직접적으로 접촉될 수 있다.
상기 콘택 플러그(79)는 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)에 전기적으로 접속될 수 있으며, 상기 콘택 플러그(79)는 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)과 전기적으로 접속되지 않는다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 콘택 플러그(79)와 떨어질 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 비활성-핀(inactive-fin)으로 해석될 수 있으며, 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)은 활성-핀(active-fin)으로 해석될 수 있다.
도 7 내지 도 10, 도 12, 도 13, 및 도 15는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들 이고, 도 11 및 도 14는 도 2의 절단선 II-II'에 따라 취해진 단면도들 이다.
도 7을 참조하면, N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36) 상에 불순물 영역들(51A, 52A, 53A, 54A, 55A, 56A)이 형성될 수 있다. 상기 불순물 영역들(51A, 52A, 53A, 54A, 55A, 56A)은 웰(well; 23)과 다른 도전형 불순물들을 포함할 수 있다.
상기 불순물 영역들(51A, 52A, 53A, 54A, 55A, 56A)은 제1 불순물 영역(51A), 제2 불순물 영역(52A), 제3 불순물 영역(53A), 제4 불순물 영역(54A), 제5 불순물 영역(55A), 및 제6 불순물 영역(56A)을 포함할 수 있다. 상기 제2 불순물 영역(52A) 내지 상기 제5 불순물 영역(55A)은 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)과 같은 도전형 불순물들을 포함할 수 있다. 상기 제2 불순물 영역(52A) 내지 상기 제5 불순물 영역(55A) 및 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)은 소스/드레인 또는 소스/드레인 영역으로 해석될 수 있다. 제1 하위-핀(31) 상의 상기 제1 불순물 영역(51A) 및 제N번째 하위-핀(36) 상의 상기 제6 불순물 영역(56A)은 콘택 플러그(79)와 전기적으로 접속되지 않는다. 상기 제1 하위-핀(31) 상의 상기 제1 불순물 영역(51A) 및 상기 제N번째 하위-핀(36) 상의 상기 제6 불순물 영역(56A)은 상기 콘택 플러그(79)와 떨어질 수 있다.
도 8을 참조하면, 제1 하위-핀(sub-fin; 31) 및 제N번째 하위-핀(36)은 웰(well; 23)과 동일한 도전형 불순물들을 포함할 수 있다. 제2 하위-핀(32), 제3 하위-핀(33), 제N-2번째 하위-핀(34), 및 제N-1번째 하위-핀(35) 상에 불순물 영역들(52A, 53A, 54A, 55A)이 형성될 수 있다. 상기 불순물 영역들(52A, 53A, 54A, 55A)은 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)과 떨어질 수 있다.
도 9를 참조하면, 에스이지(selective epitaxial growth; SEG) 패턴들(52, 53, 54, 55)은 서로 떨어질 수 있다.
도 10을 참조하면, 에스이지(selective epitaxial growth; SEG) 패턴들(52, 53, 54, 55)은 서로 떨어질 수 있다. N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36) 상에 불순물 영역들(51A, 52A, 53A, 54A, 55A, 56A)이 형성될 수 있다.
도 11 및 도 12를 참조하면, 소자 분리 층(26)은 제1 부분(26A) 및 제2 부분(26B)을 포함할 수 있다. 상기 제1 부분(26A)의 상부 표면 및 상기 제2 부분(26B)의 상부 표면은 실질적으로 동일한 레벨에 형성될 수 있다.
도 13 및 도 14를 참조하면, 소자 분리 층(26)은 제1 부분(26A) 및 제2 부분(26B)을 포함할 수 있다. 상기 제1 부분(26A)의 하단은 둥글게 형성될 수 있다.
도 15를 참조하면, N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36) 상에 불순물 영역들(151A, 152A, 153A, 154A, 155A, 156A)이 형성될 수 있다. 제2 하위-핀(32) 내지 제N-1번째 하위-핀(35) 상에 금속 실리사이드 층(75)이 형성될 수 있다. 상기 N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36)은 제1 하부 절연 층(143)으로 덮일 수 있다. 상기 불순물 영역들(151A, 152A, 153A, 154A, 155A, 156A)은 제1 불순물 영역(151A), 제2 불순물 영역(152A), 제3 불순물 영역(153A), 제4 불순물 영역(154A), 제5 불순물 영역(155A), 및 제6 불순물 영역(156A)을 포함할 수 있다. 상기 금속 실리사이드 층(75)은 상기 제2 불순물 영역(152A) 내지 상기 제5 불순물 영역(155A)과 콘택 플러그(79) 사이에 형성될 수 있다.
도 16 및 도 17은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 16 및 도 17을 참조하면, 기판(21) 상에 웰(well; 23), 제1 트렌치(24T), 제2 트렌치(25T), 소자 분리 층(26), 멀티-핀 활성 영역(130), 에스이지(selective epitaxial growth; SEG) 패턴들(152, 153, 154), 스페이서(41), 제1 하부 절연 층(43), 식각 정지 층(57), 하부 게이트 유전 층(61), 상부 게이트 유전 층(62), 게이트 전극(63), 상부 절연 층(71), 금속 실리사이드 층(75), 및 콘택 플러그(79)가 형성될 수 있다.
상기 소자 분리 층(26)은 제1 부분(26A) 및 제2 부분(26B)을 포함할 수 있다. 상기 멀티-핀 활성 영역(130)은 제1 하위-핀(sub-fin; 131), 제2 하위-핀(132), 제3 하위-핀(133), 제4 하위-핀(134), 및 제5 하위-핀(135)을 포함할 수 있다. 상기 콘택 플러그(79)는 배리어 층(76) 및 도전 층(77)을 포함할 수 있다. 상기 에스이지(selective epitaxial growth; SEG) 패턴들(152, 153, 154)은 제1 에스이지(SEG) 패턴(152), 제2 에스이지(SEG) 패턴(153), 및 제3 에스이지(SEG) 패턴(154)을 포함할 수 있다.
도 18, 도 21, 도 23, 도 25, 도 28, 도 31, 도 34, 도 37, 도 39, 도 46, 및 도 48은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들 이고, 도 19, 도 22, 도 24, 도 26, 도 29, 도 32, 도 35, 도 40, 도 42, 도 44, 및 도 49는 도 2의 절단선 II-II'에 따라 취해진 단면도들 이며, 도 20, 도 27, 도 30, 도 33, 도 36, 도 38, 도 41, 도 43, 도 45, 도 47, 및 도 50은 도 2의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도들 이다.
도 2, 도 18, 도 19, 및 도 20을 참조하면, 기판(21) 상에 웰(well; 23), 제1 트렌치(24T), 및 멀티-핀 활성 영역(30)이 형성될 수 있다. 상기 멀티-핀 활성 영역(30)은 N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36)을 포함할 수 있다. 상기 멀티-핀 활성 영역(30)은 제1 하위-핀(31), 제2 하위-핀(32), 제3 하위-핀(33), 제N-2번째 하위-핀(34), 제N-1번째 하위-핀(35), 및 제N번째 하위-핀(36)을 포함할 수 있다. N는 1000이하의 정수일 수 있다.
도 2, 도 21, 및 도 22를 참조하면, 상기 기판(21) 상에 제2 트렌치(25T)가 형성될 수 있다. 상기 제2 트렌치(25T)는 상기 멀티-핀 활성 영역(30)의 외측을 둘러쌀 수 있다. 상기 제2 트렌치(25T)는 상기 제1 트렌치(24T)보다 큰 수평 폭을 보일 수 있다. 상기 제2 트렌치(25T)의 바닥은 상기 제1 트렌치(24T)의 바닥보다 낮은 레벨에 형성될 수 있다.
도 2, 도 23, 및 도 24를 참조하면, 상기 제1 트렌치(24T) 및 상기 제2 트렌치(25T) 내에 소자 분리 층(26)이 형성될 수 있다. 상기 소자 분리 층(26)을 형성하는 것은 박막 형성 공정 및 에치-백(etch-back)공정을 포함할 수 있다.
상기 제1 하위-핀(sub-fin; 31) 내지 상기 제N번째 하위-핀(36)의 상단들은 상기 소자 분리 층(26)보다 높은 레벨에 돌출될 수 있다. 상기 소자 분리 층(26)은 제1 부분(26A) 및 제2 부분(26B)을 포함할 수 있다. 상기 제2 부분(26B)의 상단은 상기 제1 부분(26A)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제2 부분(26B)의 하단은 상기 제1 부분(26A)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 제2 부분(26B)은 상기 제1 부분(26A)보다 큰 수평 폭을 보일 수 있다. 상기 제1 하위-핀(sub-fin; 31) 내지 상기 제N번째 하위-핀(36)의 상단들은 둥글게 형성될 수 있다.
도 2, 도 25, 도 26, 및 도 27을 참조하면, 상기 제1 하위-핀(31) 내지 상기 제N번째 하위-핀(36) 상을 덮고 상기 소자 분리 층(26) 상을 덮는 버퍼 층(27)이 형성될 수 있다. 상기 버퍼 층(27) 상에 예비 게이트 전극(28), 및 캐핑 층(29)이 형성될 수 있다. 상기 예비 게이트 전극(28) 및 상기 캐핑 층(29)을 형성하는 것은 박막 형성 공정 및 패터닝 공정을 포함할 수 있다. 상기 예비 게이트 전극(28)은 상기 캐핑 층(29)의 하부에 정렬될 수 있다.
상기 버퍼 층(27)은 실리콘 산화물과 같은 절연 층을 포함할 수 있다. 상기 예비 게이트 전극(28)은 폴리실리콘을 포함할 수 있다. 상기 캐핑 층(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
도 2, 도 28, 도 29, 및 도 30을 참조하면, 상기 버퍼 층(27)을 부분적으로 제거하여 상기 예비 게이트 전극(28) 양측에 상기 제1 하위-핀(31) 내지 상기 제N번째 하위-핀(36)이 부분적으로 노출될 수 있다. 상기 버퍼 층(27)은 상기 예비 게이트 전극(28) 및 상기 제1 하위-핀(31) 내지 상기 제N번째 하위-핀(36) 사이와 상기 예비 게이트 전극(28) 및 상기 소자 분리 층(26) 사이에 보존될 수 있다. 상기 예비 게이트 전극(28) 및 상기 캐핑 층(29)을 덮고 상기 제1 하위-핀(31) 내지 상기 제N번째 하위-핀(36)을 덮는 스페이서(41)가 형성될 수 있다. 상기 스페이서(41) 상에 제1 하부 절연 층(43)이 형성될 수 있다. 상기 제1 하부 절연 층(43)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정 또는 에치-백(etch-back) 공정을 포함할 수 있다.
다른 실시 예에서, 상기 제1 하부 절연 층(43)을 형성하기 전에 이방성 식각 공정이 수행될 수 있으며, 상기 스페이서(41)는 상기 예비 게이트 전극(28)의 측면에 보존될 수 있다.
도 2, 도 31, 도 32, 및 도 33을 참조하면, 상기 스페이서(41) 및 상기 제1 하부 절연 층(43) 상에 제1 마스크 패턴(44)이 형성될 수 있다. 상기 제1 마스크 패턴(44)을 식각마스크로 사용하여 드레인 트렌치(44T)가 형성될 수 있다. 상기 드레인 트렌치(44T) 내에 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)이 노출될 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 드레인 트렌치(44T)의 외측에 위치할 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(36)은 상기 제1 하부 절연 층(43)으로 덮일 수 있다. 상기 드레인 트렌치(44T)는 상기 제1 하부 절연 층(43) 및 상기 스페이서(41)를 관통할 수 있다.
상기 제1 마스크 패턴(44)이 제거될 수 있다.
도 2, 도 34, 도 35, 및 도 36을 참조하면, 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)을 부분적으로 제거하여 리세스 영역들(32R, 33R, 34R, 35R)이 형성될 수 있다. 상기 리세스 영역들(32R, 33R, 34R, 35R)의 바닥은 상기 소자 분리 층(26)의 상기 제1 부분(26A)의 상단보다 낮은 레벨에 형성될 수 있다.
도 2, 도 37, 및 도 38을 참조하면, 상기 리세스 영역들(32R, 33R, 34R, 35R) 내에 에스이지(selective epitaxial growth; SEG) 패턴들(52, 53, 54, 55)이 형성될 수 있다.
도 2, 도 39, 도 40, 및 도 41을 참조하면, 상기 에스이지(SEG) 패턴들(52, 53, 54, 55) 상에 식각 정지 층(57)이 형성될 수 있다. 상기 식각 정지 층(57) 상에 상기 드레인 트렌치(44T)를 채우는 제2 하부 절연 층(58)이 형성될 수 있다. 상기 캐핑 층(29)을 제거하여 상기 예비 게이트 전극(28)이 노출될 수 있다. 상기 식각 정지 층(57) 및 상기 제2 하부 절연 층(58)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 캐핑 층(29)을 제거하는 것은 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정 또는 에치-백(etch-back) 공정을 포함할 수 있다.
도 2, 도 42, 및 도 43을 참조하면, 상기 예비 게이트 전극(28) 및 상기 버퍼 층(27)을 제거하여 게이트 트렌치(28T)가 형성될 수 있다. 상기 게이트 트렌치(28T) 내에 상기 제1 하위-핀(31) 내지 상기 제N번째 하위-핀(36)이 노출될 수 있다.
본 발명의 기술적 사상의 실시 예에 따르면, 상기 N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36)의 외측에 인접한 상기 예비 게이트 전극(28)에 게이트 폴리 스커트(gate poly skirt)와 같은 불량이 발생한다 할지라도 상기 예비 게이트 전극(28)을 제거하는 동안 상기 에스이지(SEG) 패턴들(52, 53, 54, 55) 및 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(35)이 손상되는 것을 방지할 수 있다.
도 2, 도 44, 및 도 45를 참조하면, 상기 게이트 트렌치(28T) 내에 하부 게이트 유전 층(61), 상부 게이트 유전 층(62), 및 게이트 전극(63)이 형성될 수 있다. 상기 상부 게이트 유전 층(62) 및 상기 게이트 전극(63)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정 또는 에치-백(etch-back) 공정을 포함할 수 있다.
도 2, 도 46, 및 도 47을 참조하면, 상부 절연 층(71)이 형성될 수 있다.
도 2, 도 48, 도 49, 및 도 50을 참조하면, 상기 상부 절연 층(71) 상에 제2 마스크 패턴(73)이 형성될 수 있다. 상기 상부 절연 층(71), 상기 제2 하부 절연 층(58), 및 식각 정지 층(57)을 관통하여 상기 에스이지(SEG) 패턴들(52, 53, 54, 55)을 노출하는 콘택 홀(73T)이 형성될 수 있다. 상기 제2 마스크 패턴(73)이 제거될 수 있다.
도 1, 도 2, 도 3, 및 도 4를 참조하면, 상기 콘택 홀(73T) 내에 금속 실리사이드 층(75), 및 콘택 플러그(79)가 형성될 수 있다. 상기 콘택 플러그(79)는 배리어 층(76) 및 도전 층(77)을 포함할 수 있다.
도 51 및 도 52는 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
도 51을 참조하면, 도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로프로세서 (MicroProcessor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다.
도 52를 참조하면, 전자 시스템(2400)은 본 발명 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21: 기판 23: 웰
24T: 제1 트렌치 25T: 제2 트렌치
26: 소자 분리 층 27: 버퍼 층
28: 예비 게이트 전극 28T: 게이트 트렌치
29: 캐핑 층
30, 130: 멀티-핀 활성 영역
31, 32, 33, 34, 35, 36, 131, 132, 133, 134, 135: 하위-핀(sub-fin)
32R, 33R, 34R, 35R: 리세스 영역
41: 스페이서 43, 143: 제1 하부 절연 층
44: 제1 마스크 패턴 44T: 드레인 트렌치
52, 53, 54, 55, 152, 153, 154: 에스이지(selective epitaxial growth; SEG) 패턴
51A, 52A, 53A, 54A, 55A, 56A, 151A, 152A, 153A, 154A, 155A, 156A: 불순물 영역
57: 식각 정지 층 58: 제2 하부 절연 층
61: 하부 게이트 유전 층 62: 상부 게이트 유전 층
63: 게이트 전극 71: 상부 절연 층
73: 제2 마스크 패턴 73T: 콘택 홀
75: 금속 실리사이드 층 76: 배리어 층
77: 도전 층 79: 콘택 플러그
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (20)

  1. 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역;
    상기 멀티-핀 활성영역 상을 가로지르는 게이트 전극;
    상기 하위-핀들 중 제1 하위-핀 및 마지막 하위-핀을 제외한 나머지 하위-핀들 상의 소스/드레인 영역들; 및
    상기 소스/드레인 영역들 상의 콘택 플러그를 포함하고,
    상기 게이트 전극은
    상기 하위-핀들 사이의 제1 부분; 및
    상기 멀티-핀 활성영역 외측의 제2 부분을 포함하되,
    상기 게이트 전극의 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 형성된 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 소스/드레인 영역들은 에스이지(selective epitaxial growth; SEG) 패턴을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 소스/드레인 영역들의 측면들은 서로 접촉된 반도체 소자.
  5. 제1 항에 있어서,
    상기 하위-핀들 사이와 상기 멀티-핀 활성영역 주변에 형성된 소자 분리 층을 더 포함하되,
    상기 소자 분리 층은 상기 하위-핀들 사이의 제1 부분 및 상기 멀티-핀 활성영역 외측의 제2 부분을 포함하고,
    상기 소자 분리 층의 상기 제2 부분의 상부 표면은 상기 제1 부분의 상부 표면보다 낮은 레벨에 형성된 반도체 소자.
  6. 제5 항에 있어서,
    상기 소자 분리 층의 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 형성된 반도체 소자.
  7. 제5 항에 있어서,
    상기 소자 분리 층의 상기 제2 부분은 상기 제1 부분보다 큰 수평 폭을 갖는 반도체 소자.
  8. 제5 항에 있어서,
    상기 게이트 전극은 상기 소자 분리 층 상에 연장된 반도체 소자.
  9. 제5 항에 있어서,
    상기 제1 하위-핀은 제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 포함하되,
    상기 제1 하위-핀의 상단은 상기 소자 분리 층보다 높은 레벨에 돌출되고,
    상기 소자 분리 층의 상기 제2 부분 및 상기 제1 측면의 최상 단 접촉 점은 상기 소자 분리 층의 상기 제1 부분 및 상기 제2 측면의 최상 단 접촉 점보다 낮은 레벨에 형성된 반도체 소자.
  10. 제1 항에 있어서,
    상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀 상을 덮는 제1 하부 절연 층;
    상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 상기 나머지 하위-핀들 상의 제2 하부 절연 층; 및
    상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 상의 상부 절연 층을 더 포함하되,
    상기 콘택 플러그는 상기 상부 절연 층 및 상기 제2 하부 절연 층을 관통하여 상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 상기 나머지 하위-핀들에 접속된 반도체 소자.
  11. 제10 항에 있어서,
    상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 사이와 상기 소스/드레인 영역들 상에 형성된 식각 정지 층을 더 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 하부 절연 층, 상기 제2 하부 절연 층, 및 상기 식각 정지 층의 상부 표면들은 실질적으로 동일 평면을 이루는 반도체 소자.
  13. 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역;
    상기 하위-핀들 사이와 상기 멀티-핀 활성영역 주변에 형성된 소자 분리 층;
    상기 멀티-핀 활성영역 상을 가로지르고 상기 소자 분리 층 상에 연장된 게이트 전극;
    상기 하위-핀들 상에 선택적으로 형성된 에스이지(selective epitaxial growth; SEG) 패턴들; 및
    상기 에스이지(SEG) 패턴들 상의 콘택 플러그를 포함하되,
    상기 하위-핀들 중 제1 하위-핀은 상기 에스이지(SEG) 패턴들과 떨어지고,
    상기 소자 분리 층은 상기 하위-핀들 사이의 제1 부분 및 상기 멀티-핀 활성영역 외측의 제2 부분을 포함하고,
    상기 소자 분리 층의 상기 제2 부분의 상부 표면은 상기 제1 부분의 상부 표면보다 낮은 레벨에 형성된 반도체 소자.
  14. 제13 항에 있어서,
    상기 하위-핀들 중 마지막 하위-핀은 상기 에스이지(SEG) 패턴들과 떨어진 반도체 소자.
  15. 삭제
  16. 제13 항에 있어서,
    상기 게이트 전극은
    상기 하위-핀들 사이의 제1 부분; 및
    상기 멀티-핀 활성영역 외측의 제2 부분을 포함하되,
    상기 게이트 전극의 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 형성된 반도체 소자.
  17. 제13 항에 있어서,
    상기 제1 하위-핀은 제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 포함하되,
    상기 제1 하위-핀의 상단은 상기 소자 분리 층보다 높은 레벨에 돌출되고,
    상기 소자 분리 층의 상기 제2 부분 및 상기 제1 측면의 최상 단 접촉 점은 상기 소자 분리 층의 상기 제1 부분 및 상기 제2 측면의 최상 단 접촉 점보다 낮은 레벨에 형성된 반도체 소자.
  18. 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역;
    상기 하위-핀들 사이와 상기 멀티-핀 활성영역 주변에 형성된 소자 분리 층;
    상기 하위-핀들 중 제1 하위-핀 및 마지막 하위-핀 상을 덮는 제1 하부 절연 층;
    상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 나머지 하위-핀들 상의 제2 하부 절연 층;
    상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 상의 상부 절연 층; 및
    상기 상부 절연 층 및 상기 제2 하부 절연 층을 관통하여 상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 상기 나머지 하위-핀들에 접속된 콘택 플러그를 포함하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀은 상기 콘택 플러그와 접속되지 않는 반도체 소자.
  20. 기판 상에 순차적으로 형성된 다수의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역을 형성하고,
    상기 멀티-핀 활성영역 상을 가로지르는 게이트 전극을 형성하고,
    상기 하위-핀들 중 제1 하위-핀 및 마지막 하위-핀 상을 덮는 제1 하부 절연 층을 형성하고,
    상기 하위-핀들 중 상기 제1 하위-핀 및 상기 마지막 하위-핀을 제외한 나머지 하위-핀들 상에 에스이지(selective epitaxial growth; SEG) 패턴들을 형성하고,
    상기 에스이지(SEG) 패턴들 상에 제2 하부 절연 층을 형성하고,
    상기 제1 하부 절연 층 및 상기 제2 하부 절연 층 상에 상부 절연 층을 형성하고,
    상기 상부 절연 층 및 상기 제2 하부 절연 층을 관통하여 상기 에스이지(SEG) 패턴들에 접속된 콘택 플러그를 형성하는 것을 포함하는 반도체 소자 형성 방법.
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