TW201644050A - 具有非主動鰭片之半導體裝置及其製造方法 - Google Patents

具有非主動鰭片之半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201644050A
TW201644050A TW105115406A TW105115406A TW201644050A TW 201644050 A TW201644050 A TW 201644050A TW 105115406 A TW105115406 A TW 105115406A TW 105115406 A TW105115406 A TW 105115406A TW 201644050 A TW201644050 A TW 201644050A
Authority
TW
Taiwan
Prior art keywords
sub
fin
insulating layer
semiconductor device
fins
Prior art date
Application number
TW105115406A
Other languages
English (en)
Other versions
TWI685110B (zh
Inventor
朴炳哉
金明哲
趙學柱
Original Assignee
三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電子股份有限公司 filed Critical 三星電子股份有限公司
Publication of TW201644050A publication Critical patent/TW201644050A/zh
Application granted granted Critical
Publication of TWI685110B publication Critical patent/TWI685110B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)

Abstract

一種半導體裝置包括：多鰭片式主動區，具有依序排列於基板上的多個子鰭片。閘電極與所述多鰭片式主動區交叉。源極/汲極區安置於除第一子鰭片及最末子鰭片外的所述子鰭片上。接觸插塞安置於源極/汲極區上。

Description

具有非主動鰭片之半導體裝置及其製造方法
本發明概念的示例性實施例是有關於一種具有非主動鰭片之半導體裝置及其製造方法。
由於半導體裝置已變得高度積體化，因此半導體裝置的大小減小。此使形成閘電極及源極/汲極的製程變得複雜。舉例而言，源極/汲極是鄰近於閘電極的側表面而形成。然而，在形成閘電極的製程期間，源極/汲極可能受到損壞。
根據本發明概念的示例性實施例，半導體裝置包括：多鰭片式主動區，具有依序排列於基板上的多個子鰭片。閘電極與所述多鰭片式主動區交叉。源極/汲極區安置於除第一子鰭片及最末子鰭片外的所述子鰭片上。接觸插塞安置於所述源極/汲極區上。
所述閘電極可包括：第一部分，安置於所述子鰭片之間；以及第二部分，安置於所述多鰭片式主動區的外側上。所述閘電極的所述第二部分的下端可安置於較所述閘電極的所述第一部分的下端低的水平面。
所述源極/汲極區可包括選擇性磊晶成長（selective epitaxial growth，SEG）圖案。
所述源極/汲極區的側邊可彼此接觸。
裝置隔離層可安置於所述子鰭片之間及所述多鰭片式主動區的外側。所述裝置隔離層可包括位於所述子鰭片之間的第一部分及位於所述多鰭片式主動區的所述外側上的第二部分。所述裝置隔離層的所述第二部分的上表面可安置於較所述裝置隔離層的所述第一部分的上表面低的水平面。
所述裝置隔離層的所述第二部分的下端可安置於較所述裝置隔離層的所述第一部分的下端低的水平面。
所述裝置隔離層的所述第二部分可具有較所述裝置隔離層的所述第一部分大的水平寬度。
所述閘電極可延伸至所述裝置隔離層上。
所述第一子鰭片可包括第一側表面及與所述第一側表面相對的第二側表面。所述第一子鰭片的上端可處於較所述裝置隔離層高的水平面。所述裝置隔離層的所述第二部分與所述第一子鰭片的所述第一側表面的最上接觸點可安置於較所述裝置隔離層的所述第一部分與所述第一子鰭片的所述第二側表面的最上接觸點低的水平面。
第一下部絕緣層可覆蓋所述第一子鰭片及所述最末子鰭片。第二下部絕緣層可安置於除所述第一子鰭片及所述最末子鰭片外的所述子鰭片上。上部絕緣層可安置於所述第一下部絕緣層及所述第二下部絕緣層上。所述接觸插塞可穿過所述上部絕緣層及所述第二下部絕緣層並可接觸除所述第一子鰭片及所述最末子鰭片外的所述子鰭片。
蝕刻終止層可安置於所述源極/汲極區上及所述第一下部絕緣層與所述第二下部絕緣層之間。
所述第一下部絕緣層的上表面、所述第二下部絕緣層的上表面、及所述蝕刻終止層的上表面可實質上共面。
根據本發明概念的示例性實施例，半導體裝置包括：多鰭片式主動區，具有依序排列於基板上的多個子鰭片。裝置隔離層安置於所述子鰭片之間及所述多鰭片式主動區的外側。閘電極與所述多鰭片式主動區交叉並延伸至所述裝置隔離層上。選擇性磊晶成長圖案安置於所述子鰭片上。接觸插塞安置於所述選擇性磊晶成長圖案上。所述子鰭片中的第一子鰭片與所述選擇性磊晶成長圖案間隔開。
所述子鰭片中的最末子鰭片可與所述選擇性磊晶成長圖案間隔開。
所述裝置隔離層可包括位於所述子鰭片之間的第一部分及安置於所述多鰭片式主動區的所述外側上的第二部分。所述裝置隔離層的所述第二部分的上表面可安置於較所述裝置隔離層的所述第一部分的上表面低的水平面。
所述閘電極可包括：第一部分，安置於所述子鰭片之間；以及第二部分，安置於所述多鰭片式主動區的所述外側上。所述閘電極的所述第二部分的下端可安置於較所述閘電極的所述第一部分的下端低的水平面。
所述第一子鰭片可包括第一側表面及與所述第一側表面相對的第二側表面。所述第一子鰭片的上端可處於較所述裝置隔離層高的水平面。所述裝置隔離層的所述第二部分與所述第一子鰭片的所述第一側表面的最上接觸點可安置於較所述裝置隔離層的所述第一部分與所述第一子鰭片的所述第二側表面的最上接觸點低的水平面。
根據本發明概念的示例性實施例，半導體裝置包括：多鰭片式主動區，具有依序排列於基板上的多個子鰭片。裝置隔離層安置於所述子鰭片之間及所述多鰭片式主動區的外側。第一下部絕緣層覆蓋所述子鰭片中的第一子鰭片及最末子鰭片。第二下部絕緣層安置於除所述第一子鰭片及所述最末子鰭片外的所述子鰭片上。上部絕緣層安置於所述第一下部絕緣層及所述第二下部絕緣層上。接觸插塞穿過所述上部絕緣層及所述第二下部絕緣層並接觸除所述第一子鰭片及所述最末子鰭片外的所述子鰭片。
所述第一子鰭片及所述最末子鰭片可不接觸所述接觸插塞。
蝕刻終止層可安置於所述第一下部絕緣層與所述第二下部絕緣層之間。所述第一下部絕緣層的上表面、所述第二下部絕緣層的上表面、及所述蝕刻終止層的上表面可實質上共面。
選擇性磊晶成長圖案可安置於除所述第一子鰭片及所述最末子鰭片外的所述子鰭片上。所述接觸插塞可安置於所述選擇性磊晶成長圖案上。
根據本發明概念的示例性實施例，製造半導體裝置的方法包括：形成多鰭片式主動區，所述多鰭片式主動區具有依序排列於基板上的多個子鰭片。形成閘電極，所述閘電極與所述多鰭片式主動區交叉。形成第一下部絕緣層，所述第一下部絕緣層覆蓋所述子鰭片中的第一子鰭片及最末子鰭片。在除所述第一子鰭片及所述最末子鰭片外的所述子鰭片上形成選擇性磊晶成長圖案。在所述選擇性磊晶成長圖案上形成第二下部絕緣層。在所述第一下部絕緣層及所述第二下部絕緣層上形成上部絕緣層。形成接觸插塞，所述接觸插塞穿過所述上部絕緣層及所述第二下部絕緣層並接觸所述選擇性磊晶成長圖案。
所述閘電極可包括：第一部分，位於所述子鰭片之間；以及第二部分，位於所述多鰭片式主動區的外側上。所述閘電極的所述第二部分的下端可形成於較所述閘電極的所述第一部分的下端低的水平面。
蝕刻終止層可形成於所述第一下部絕緣層與所述第二下部絕緣層之間及所述選擇性磊晶成長圖案上。
所述第一下部絕緣層的上表面、所述第二下部絕緣層的上表面、及所述蝕刻終止層的上表面可實質上共面。
裝置隔離層可形成於所述子鰭片之間及所述多鰭片式主動區的外側。所述裝置隔離層可包括：第一部分，位於所述子鰭片之間；以及第二部分，位於所述多鰭片式主動區的所述外側上。所述裝置隔離層的所述第二部分的上表面可形成於較所述裝置隔離層的所述第一部分的上表面低的水平面。
所述裝置隔離層的所述第二部分可具有較所述裝置隔離層的所述第一部分大的水平寬度。
根據本發明概念的示例性實施例，半導體裝置包括：多個鰭片，依序排列於基板上的井上；多個選擇性磊晶成長圖案，與除所述多個鰭片中的第一鰭片及最末鰭片外的每一所述鰭片交疊；閘電極，越過所述多個鰭片；以及接觸插塞，安置於所述選擇性磊晶成長圖案上。
所述第一鰭片與所述最末鰭片可與間隔壁交疊。
所述半導體裝置可為輸入/輸出裝置或二極體。
現在將參照附圖來更充分地闡述本發明概念的示例性實施例。然而，本發明概念可實施為諸多不同形式，而不應被視為僅限於本文中所述的實施例。
除非上下文中清楚地另外指明，否則本文所用的單數形式「一」及「所述」旨在亦包括複數形式。
當稱一個元件「連接」或「耦合」至其他元件時，此可指示直接連接或直接耦合至所述其他元件，或可存在中間元件。
本文中參照為理想化實施例（及中間結構）的示意性說明圖的剖視圖闡述了本發明概念的示例性實施例。因此，預期存在由例如製作技術及/或容差所造成的相對於圖示形狀的變型。因此，實施例不應被視作僅限於本文中所示區的特定形狀，而是欲包括由例如製作所導致的形狀偏差。舉例而言，被示出為矩形的植入區將通常具有圓形特徵或彎曲特徵及/或在其邊緣處具有植入濃度的梯度，而非自植入區至非植入區為二元變化。同樣地，藉由植入而形成的隱埋區可在隱埋區與在進行植入時所經過的表面之間的區中形成某些植入。因此，圖中所示的區為示意性的，且其形狀並非旨在說明裝置的區的實際形狀、亦非旨在限制本發明概念的範圍。
在本申請案通篇中，相同的數字指代相同的元件。因此，即使未在對應圖式中提及或闡述相同的或相似的數字，亦可參照其他圖示來對其進行闡述。此外，可參照其他圖式來闡述未被參考數字所表示的元件。
圖1、圖3、及圖4是用於闡述根據本發明概念的示例性實施例的半導體裝置的剖視圖，圖2是用於闡述根據本發明概念的示例性實施例的半導體裝置的佈局圖，圖5是用於詳細說明圖1所示部分的放大圖，且圖6是用於詳細說明圖3所示部分的放大圖。
參照圖1，井23、第一溝槽24T、第二溝槽25T、裝置隔離層26、多鰭片式主動區30、間隔壁41、第一下部絕緣層43、汲極溝槽44T、選擇性磊晶成長（SEG）圖案52、53、54、及55、蝕刻終止層57、上部絕緣層71、金屬矽化物層75、及接觸插塞79可形成於基板21上。裝置隔離層26可包括第一部分26A及第二部分26B。多鰭片式主動區30可包括N個子鰭片31、32、33、34、35、及36。多鰭片式主動區30可包括第一子鰭片31、第二子鰭片32、第三子鰭片33、第（N-2）子鰭片34、第（N-1）子鰭片35、及第N子鰭片36。此處，N是整數。舉例而言，N可為1000或小於1000的整數。接觸插塞79可包括障壁層76及導電層77。選擇性磊晶成長圖案52、53、54、及55可包括第一選擇性磊晶成長圖案52、第二選擇性磊晶成長圖案53、第三選擇性磊晶成長圖案54、及第四選擇性磊晶成長圖案55。
參照圖2，可形成與多鰭片式主動區30交叉的閘電極63。接觸插塞79可形成於閘電極63之間的多鰭片式主動區30上。第一子鰭片31至第N子鰭片36可彼此平行。汲極溝槽44T可安置於第二子鰭片32至第（N-1）子鰭片35上。第一子鰭片31及第N子鰭片36可位於汲極溝槽44T的外側。接觸插塞79可與第二子鰭片32至第（N-1）子鰭片35交叉。換言之，接觸插塞79可與第二子鰭片32至第（N-1）子鰭片35交疊。第一子鰭片31及第N子鰭片36可位於接觸插塞79的群組的外側。第一子鰭片31及第N子鰭片36可不與接觸插塞79交疊。
參照圖3，井23、第一溝槽24T、第二溝槽25T、裝置隔離層26、多鰭片式主動區30、下部閘極介電質層61、上部閘極介電質層62、閘電極63、及上部絕緣層71可形成於基板21上。
參照圖4，井23、第三子鰭片33、間隔壁41、第二選擇性磊晶成長圖案53、蝕刻終止層57、第二下部絕緣層58、下部閘極介電質層61、上部閘極介電質層62、閘電極63、上部絕緣層71、金屬矽化物層75、及接觸插塞79可形成於基板21上。
參照圖5，第一子鰭片31可包括第一側表面31A及與第一側表面31A相對的第二側表面31B。裝置隔離層26的第二部分26B可接觸第一側表面31A。裝置隔離層26的第一部分26A可接觸第二側表面31B。第一子鰭片31的上端可突出至較裝置隔離層26高的水平面。裝置隔離層26的第二部分26B與第一側表面31A的最上接觸點可形成於較裝置隔離層26的第一部分26A與第二側表面31B的最上接觸點低的水平面。
參照圖6，閘電極63可包括第一部分63A及第二部分63B。第一部分63A可形成於所述N個子鰭片31、32、33、34、35、及36之間。每一第一部分63A的下端可延伸至較所述N個子鰭片31、32、33、34、35、及36的上端低的水平面。第二部分63B可形成於多鰭片式主動區30的外側上。第二部分63B的下端可延伸至較多鰭片式主動區30的上端低的水平面。第二部分63B的下端可形成於較每一第一部分63A的下端低的水平面。
圖1是沿圖2所示的線I-I’截取的剖視圖，圖3是沿圖2所示的線II-II’截取的剖視圖，且圖4是沿圖2所示的線III-III’截取的剖視圖。根據本發明概念的示例性實施例的半導體裝置可為輸入/輸出（input/output，I/O）裝置或二極體。
重新參照圖1至圖6，基板21可為半導體基板，例如矽晶圓或絕緣體上覆矽（silicon-on-insulator，SOI）晶圓。舉例而言，基板21可為包含P型雜質的單晶矽晶圓。井23可形成於基板21上。舉例而言，井23可為包含P型雜質的半導體層。在本發明概念的示例性實施例中，井23可為包含N型雜質的半導體層。
裝置隔離層26可包括具有氧化矽、氮化矽、氮氧化矽、或其組合的絕緣層。裝置隔離層26的第一部分26A可形成於多鰭片式主動區30的所述N個子鰭片31、32、33、34、35、及36之間。裝置隔離層26的第二部分26B可形成於多鰭片式主動區30的外側上。第二部分26B的下端可形成於較第一部分26A的下端低的水平面。第二部分26B的上端可形成於較第一部分26A的上端低的水平面。第二部分26B的水平寬度可較第一部分26A的水平寬度大。
多鰭片式主動區30可由裝置隔離層26界定於井23上。多鰭片式主動區30可為包含具有與井23相同的導電類型的雜質的半導體層。舉例而言，所述N個子鰭片31、32、33、34、35、及36均可為包含P型雜質的矽層。在本發明概念的示例性實施例中，所述N個子鰭片31、32、33、34、35及36均可為包含N型雜質的矽層。
在俯視圖中，所述N個子鰭片31、32、33、34、35、及36均可呈線形狀或條形狀。在剖視圖中，所述N個子鰭片31、32、33、34、35、及36均可具有較水平寬度大的垂直高度。所述N個子鰭片31、32、33、34、35、及36可彼此平行。第一子鰭片31及第N子鰭片36可形成於多鰭片式主動區30的最外部分處。換言之，第一子鰭片31及第N子鰭片36可形成於多鰭片式主動區30的邊緣處。第二子鰭片32至第（N-1）子鰭片35可依序形成於第一子鰭片31與第N子鰭片36之間。所述N個子鰭片31、32、33、34、35、及36分別可突出至較裝置隔離層26高的水平面。
間隔壁41可形成於每一閘電極63的側表面上。間隔壁41分別可包括具有氧化矽、氮化矽、氮氧化矽、或其組合的絕緣層。舉例而言，間隔壁41均可具有氮化矽。
第一下部絕緣層43可形成於裝置隔離層26上及所述N個子鰭片31、32、33、34、35、及36上。可形成穿過第一下部絕緣層43的汲極溝槽44T。第二子鰭片32至第（N-1）子鰭片35可暴露於汲極溝槽44T中。選擇性磊晶成長圖案52、53、54、及55可形成於第二子鰭片32至第（N-1）子鰭片35上。蝕刻終止層57可形成於選擇性磊晶成長圖案52、53、54、及55上。填充汲極溝槽44T的第二下部絕緣層58可形成於蝕刻終止層57上。閘電極63的上端、間隔壁41的上端、第一下部絕緣層43的上端、蝕刻終止層57的上端、及第二下部絕緣層58的上端可實質上共面。
第一子鰭片31及第N子鰭片36可位於汲極溝槽44T的外側。第一子鰭片31及第N子鰭片36可被第一下部絕緣層43覆蓋。間隔壁41可保持於第一下部絕緣層43與第一子鰭片31之間、第一下部絕緣層43與第N子鰭片36之間、及第一下部絕緣層43與裝置隔離層26之間。
第一下部絕緣層43、蝕刻終止層57、及第二下部絕緣層58均可包括具有氧化矽、氮化矽、氮氧化矽、或其組合的絕緣層。蝕刻終止層57可包含相對於第一下部絕緣層43及第二下部絕緣層58具有蝕刻選擇性的材料。舉例而言，第一下部絕緣層43及第二下部絕緣層58可具有氧化矽，且蝕刻終止層57可具有氮化矽。蝕刻終止層57可保持於第一下部絕緣層43與第二下部絕緣層58之間。
選擇性磊晶成長圖案52、53、54、及55的水平寬度可大於第二子鰭片至第（N-1）子鰭片32、33、34、及35的相應水平寬度。選擇性磊晶成長圖案52、53、54、及55的側表面可彼此接觸。第一子鰭片31及第N子鰭片36可與選擇性磊晶成長圖案52、53、54、及55間隔開。選擇性磊晶成長圖案52、53、54、及55中的每一者的下端可形成於較第一子鰭片31及第N子鰭片36的每一上端低的水平面。選擇性磊晶成長圖案52、53、54、及55中的每一者的上端可形成於較第二子鰭片至第（N-1）子鰭片32、33、34、及35的每一上端高的水平面。
選擇性磊晶成長圖案52、53、54、及55可包含具有與第二子鰭片32至第（N-1）子鰭片35不同的導電類型的雜質。選擇性磊晶成長圖案52、53、54、及55可用作源極/汲極或源極/汲極區。選擇性磊晶成長圖案52、53、54、及55可用作應力源（stressor）或應力誘發圖案（stress inducing pattern）。
舉例而言，第二子鰭片32至第（N-1）子鰭片35可包含P型雜質，選擇性磊晶成長圖案52、53、54、及55可包含N型雜質，且選擇性磊晶成長圖案52、53、54、及55可包含SiC層、Si層、或其組合。在本發明概念的示例性實施例中，第二子鰭片32至第（N-1）子鰭片35可包含N型雜質，選擇性磊晶成長圖案52、53、54、及55可包含P型雜質，且選擇性磊晶成長圖案52、53、54、及55可包含SiGe層、Si層、或其組合。此外，在本發明概念的示例性實施例中，選擇性磊晶成長圖案52、53、54、及55可包括以另一方法藉由晶體成長而形成的半導體層。
閘電極63可與多鰭片式主動區30交叉並延伸至裝置隔離層26上。下部閘極介電質層61可形成於所述N個子鰭片31、32、33、34、35、及36與閘電極63之間。上部閘極介電質層62可形成於下部閘極介電質層61上。下部閘極介電質層61可直接接觸第一子鰭片31至第N子鰭片36的側表面及上表面。上部閘極介電質層62可直接接觸每一閘電極63的底部及側表面。上部閘極介電質層62可延伸於閘電極63與間隔壁41之間。
下部閘極介電質層61可包含藉由清潔製程而形成的化學氧化物。下部閘極介電質層61可包含藉由H2 O2 與Si的反應而形成的氧化矽。下部閘極介電質層61可被稱為界面氧化物。上部閘極介電質層62可包含高介電常數（high-k）介電質。閘電極63可包括功函數金屬層及導電層。
閘電極63的上端、上部閘極介電質層62的上端、間隔壁41的上端、第一下部絕緣層43的上端、蝕刻終止層57的上端、及第二下部絕緣層58的上端可實質上共面。上部絕緣層71可形成於閘電極63、上部閘極介電質層62、間隔壁41、第一下部絕緣層43、蝕刻終止層57、及第二下部絕緣層58上。上部絕緣層71可包括具有氧化矽、氮化矽、氮氧化矽、或其組合的絕緣層。
可形成接觸插塞79，接觸插塞79穿過上部絕緣層71、第二下部絕緣層58、及蝕刻終止層57且接觸選擇性磊晶成長圖案52、53、54、及55。障壁層76可環繞導電層77的底部及側表面。障壁層76可包含Ti、TiN、Ta、TaN、或其組合。導電層77可包含W、WN、Ru、Al、Cu、導電碳、或其組合。
金屬矽化物層75可形成於選擇性磊晶成長圖案52、53、54、及55與接觸插塞79之間。金屬矽化物層75可選擇性地形成於選擇性磊晶成長圖案52、53、54、及55的表面上。金屬矽化物層75可安置於接觸插塞79的下端上。金屬矽化物層75可選擇性地形成於第二子鰭片32至第（N-1）子鰭片35上。金屬矽化物層75可不形成於第一子鰭片31及第N子鰭片36上。接觸插塞79可直接接觸金屬矽化物層75。舉例而言，障壁層76可直接接觸金屬矽化物層75。
接觸插塞79可電性連接至第二子鰭片32至第（N-1）子鰭片35，且接觸插塞79不電性連接至第一子鰭片31及第N子鰭片36。第一子鰭片31及第N子鰭片36可與接觸插塞79間隔開。第一子鰭片31及第N子鰭片36可用作非主動鰭片，且第二子鰭片32至第（N-1）子鰭片35可用作主動鰭片。
圖7至圖10、圖12、圖13、及圖15是沿圖2所示的線I-I’截取的、用於闡述根據本發明概念的示例性實施例的半導體裝置的剖視圖，且圖11及圖14是沿圖2所示的線II-II’截取的、用於闡述根據本發明概念的示例性實施例的半導體裝置的剖視圖。
參照圖7，雜質區51A、52A、53A、54A、55A、及56A可形成於所述N個子鰭片31、32、33、34、35、及36上。雜質區51A、52A、53A、54A、55A、及56A可包含具有與井23不同的導電類型的雜質。
雜質區51A、52A、53A、54A、55A、及56A可包括第一雜質區51A、第二雜質區52A、第三雜質區53A、第四雜質區54A、第五雜質區55A、及第六雜質區56A。第二雜質區52A至第五雜質區55A可包含具有與選擇性磊晶成長圖案52、53、54、及55相同的導電類型的雜質。第二雜質區52A至第五雜質區55A及選擇性磊晶成長圖案52、53、54、及55可用作源極/汲極或源極/汲極區。安置於第一子鰭片31上的第一雜質區51A及安置於第N子鰭片36上的第六雜質區56A不電性連接至接觸插塞79。安置於第一子鰭片31上的第一雜質區51A及安置於第N子鰭片36上的第六雜質區56A可與接觸插塞79間隔開。
參照圖8，第一子鰭片31及第N子鰭片36可包含具有與井23相同的導電類型的雜質。雜質區52A、53A、54A、及55A可形成於第二子鰭片32、第三子鰭片33、第（N-2）子鰭片34、及第（N-1）子鰭片35上。雜質區52A、53A、54A、及55A可與第一子鰭片31及第N子鰭片36間隔開。
參照圖9，選擇性磊晶成長圖案52、53、54、及55可彼此間隔開。換言之，選擇性磊晶成長圖案52、53、54、及55可不彼此接觸。
參照圖10，選擇性磊晶成長圖案52、53、54、及55可彼此間隔開。換言之，選擇性磊晶成長圖案52、53、54、及55可不彼此接觸。雜質區51A、52A、53A、54A、55A、及56A可形成於所述N個子鰭片31、32、33、34、35、及36上。
參照圖11及圖12，裝置隔離層26可包括第一部分26A及第二部分26B。第一部分26A的上表面與第二部分26B的上表面可形成於實質上相同的水平面。
參照圖13及圖14，裝置隔離層26可包括第一部分26A及第二部分26B。第一部分26A的下端可被修圓。
參照圖15，雜質區151A、152A、153A、154A、155A、及156A可形成於所述N個子鰭片31、32、33、34、35、及36上。金屬矽化物層75可形成於第二子鰭片32至第（N-1）子鰭片35上。所述N個子鰭片31、32、33、34、35、及36可被第一下部絕緣層143覆蓋。雜質區151A、152A、153A、154A、155A、及156A可包括第一雜質區151A、第二雜質區152A、第三雜質區153A、第四雜質區154A、第五雜質區155A、及第六雜質區156A。金屬矽化物層75可形成於第二雜質區152A至第五雜質區155A與接觸插塞79之間。
圖16及圖17是用於闡述根據本發明概念的示例性實施例的半導體裝置的剖視圖。
參照圖16及圖17，井23、第一溝槽24T、第二溝槽25T、裝置隔離層26、多鰭片式主動區130、選擇性磊晶成長圖案152、153、及154、間隔壁41、第一下部絕緣層43、蝕刻終止層57、下部閘極介電質層61、上部閘極介電質層62、閘電極63、上部絕緣層71、金屬矽化物層75、及接觸插塞79可形成於基板21上。
裝置隔離層26可包括第一部分26A及第二部分26B。多鰭片式主動區130可包括第一子鰭片131、第二子鰭片132、第三子鰭片133、第四子鰭片134、及第五子鰭片135。接觸插塞79可包括障壁層76及導電層77。選擇性磊晶成長圖案152、153、及154可包括第一選擇性磊晶成長圖案152、第二選擇性磊晶成長圖案153、及第三選擇性磊晶成長圖案154。
圖18、圖21、圖23、圖25、圖28、圖31、圖34、圖37、圖39、圖46、及圖48是沿圖2所示的線I-I’截取的、用於闡述根據本發明概念的示例性實施例的一種製作半導體裝置的方法的剖視圖，圖19、圖22、圖24、圖26、圖29、圖32、圖35、圖40、圖42、圖44、及圖49是沿圖2所示的線II-II’截取的、用於闡述根據本發明概念的示例性實施例的一種製作半導體裝置的方法的剖視圖，且圖20、圖27、圖30、圖33、圖36、圖38、圖41、圖43、圖45、圖47、及圖50是沿圖2所示的線III-III’截取的、用於闡述根據本發明概念的示例性實施例的一種製作半導體裝置的方法的剖視圖。
參照圖2、圖18、圖19、及圖20，可在基板21上形成井23、第一溝槽24T、及多鰭片式主動區30。多鰭片式主動區30可包括所述N個子鰭片31、32、33、34、35、及36。多鰭片式主動區30可包括第一子鰭片31、第二子鰭片32、第三子鰭片33、第（N-2）子鰭片34、第（N-1）子鰭片35、及第N子鰭片36。此處，N是整數。舉例而言，N可為1000或小於1000的整數。
參照圖2、圖21、及圖22，可在基板21上形成第二溝槽25T。第二溝槽25T可環繞多鰭片式主動區30的外側。舉例而言，第二溝槽25T可安置於多鰭片式主動區30的邊緣處。第二溝槽25T均可具有較每一第一溝槽24T大的水平寬度。每一第二溝槽25T的底部可形成於較每一第一溝槽24T的底部低的水平面。
參照圖2、圖23、及圖24，可在第一溝槽24T及第二溝槽25T中形成裝置隔離層26。所述形成裝置隔離層26可包括執行薄膜成形製程及回蝕製程。
第一子鰭片31至第N子鰭片36的上端均可突出至較裝置隔離層26高的水平面。裝置隔離層26可包括第一部分26A及第二部分26B。第二部分26B的上端可形成於較每一第一部分26A的上端低的水平面。第二部分26B的下端可形成於較每一第一部分26A的下端低的水平面。第二部分26B可具有較每一第一部分26A大的水平寬度。第一子鰭片31至第N子鰭片36的上端均可被修圓。
參照圖2、圖25、圖26、及圖27，可形成緩衝層27，以覆蓋第一子鰭片31至第N子鰭片36及裝置隔離層26。可在緩衝層27上形成初步閘電極28及加蓋層（capping layer）29。所述形成初步閘電極28及加蓋層29可包括執行薄膜成形製程及圖案化製程。初步閘電極28可安置於加蓋層29之下。
緩衝層27可包括具有氧化矽的絕緣層。初步閘電極28可包含多晶矽。加蓋層29可包括具有氧化矽、氮化矽、氮氧化矽、或其組合的絕緣層。
參照圖2、圖28、圖29、及圖30，可藉由部分地移除緩衝層27而將第一子鰭片31至第N子鰭片36部分地暴露於初步閘電極28的兩側。緩衝層27可保持於初步閘電極28與第一子鰭片31至第N子鰭片36之間及初步閘電極28與裝置隔離層26之間。可形成間隔壁41，以覆蓋初步閘電極28、及加蓋層29、以及第一子鰭片31至第N子鰭片36。可在間隔壁41上形成第一下部絕緣層43。所述形成第一下部絕緣層43可包括執行薄膜成形製程及平坦化製程。所述平坦化製程可包括化學機械研磨（chemical mechanical polishing，CMP）製程或回蝕製程。
在本發明概念的示例性實施例中，在形成第一下部絕緣層43之前，可執行非等向性蝕刻製程，且可將間隔壁41保持於初步閘電極28的側表面上。
參照圖2、圖31、圖32、及圖33，可在間隔壁41及第一下部絕緣層43上形成第一遮罩圖案44。可使用第一遮罩圖案44作為蝕刻遮罩來形成汲極溝槽44T。第二子鰭片32至第（N-1）子鰭片35可暴露於汲極溝槽44T中。第一子鰭片31及第N子鰭片36可位於汲極溝槽44T的外側。第一子鰭片31及第N子鰭片36可被第一下部絕緣層43覆蓋。汲極溝槽44T可穿過第一下部絕緣層43及間隔壁41。
可移除第一遮罩圖案44。
參照圖2、圖34、圖35、及圖36，可藉由部分地移除第二子鰭片32至第（N-1）子鰭片35來形成凹陷區32R、33R、34R、及35R。舉例而言，可移除第二子鰭片32至第（N-1）子鰭片35的頂部。凹陷區32R、33R、34R、及35R的底部均可形成於較裝置隔離層26的每一第一部分26A的上端低的水平面。
參照圖2、圖37、及圖38，可在凹陷區32R、33R、34R、及35R中形成選擇性磊晶成長圖案52、53、54、及55。
參照圖2、圖39、圖40、及圖41，可在選擇性磊晶成長圖案52、53、54、及55上形成蝕刻終止層57。可在蝕刻終止層57上形成第二下部絕緣層58以填充汲極溝槽44T。可藉由移除加蓋層29而暴露出初步閘電極28。所述形成蝕刻終止層57及第二下部絕緣層58可包括執行薄膜成形製程及平坦化製程。所述移除加蓋層29可包括執行平坦化製程。所述平坦化製程可包括化學機械研磨製程或回蝕製程。
參照圖2、圖42、及圖43，可藉由移除初步閘電極28及緩衝層27來形成閘極溝槽28T。可在閘極溝槽28T中暴露出第一子鰭片31至第N子鰭片36。
根據本發明概念的示例性實施例，當在鄰近於所述N個子鰭片31、32、33、34、35、及36的外側的初步閘電極28中發生例如閘極多晶裙（gate poly skirt）等缺陷時，可在移除初步閘電極28的同時防止對選擇性磊晶成長圖案52、53、54、及55以及第二子鰭片32至第（N-1）子鰭片35的損壞。
參照圖2、圖44、及圖45，可在閘極溝槽28T中形成下部閘極介電質層61、上部閘極介電質層62、及閘電極63。所述形成上部閘極介電質層62及閘電極63可包括執行薄膜成形製程及平坦化製程。所述平坦化製程可包括化學機械研磨製程或回蝕製程。
參照圖2、圖46、及圖47，可形成上部絕緣層71。
參照圖2、圖48、圖49、及圖50，可在上部絕緣層71上形成第二遮罩圖案73。可將接觸孔73T形成為穿過上部絕緣層71、第二下部絕緣層58、及蝕刻終止層57以暴露出選擇性磊晶成長圖案52、53、54、及55。可移除第二遮罩圖案73。
參照圖1、圖2、圖3、及圖4，可在接觸孔73T中形成金屬矽化物層75及接觸插塞79。接觸插塞79可包括障壁層76及導電層77。
圖51及圖52是根據本發明概念的示例性實施例的電子裝置的系統方塊圖。
參照圖51，與參照圖1至圖50所述者相似的半導體裝置可應用於電子系統2100。電子系統2100可包括主體2110、微處理器2120、電源2130、功能單元2140、及顯示控制器2150。主體2110可為形成有印刷電路板（printed circuit board，PCB）的母板。微處理器2120、電源2130、功能單元2140、及顯示控制器2150可裝設於主體2110上。顯示器2160可安置於主體2110內部或外部。舉例而言，顯示器2160可安置於主體2110的表面上以顯示由顯示控制器2150處理的影像。
電源2130可自外部電池接收恆定電壓（constant voltage）、將所述電壓劃分成所期望的電壓位準、並用於供應被劃分的電壓至微處理器2120、功能單元2140、顯示控制器2150等。微處理器2120可自電源2130接收電壓並控制功能單元2140及顯示器2160。功能單元2140可執行電子系統2100的各種功能。舉例而言，當電子系統2100是智慧型電話時，功能單元2140可處理撥號或包括執行行動電話的功能（例如，顯示影像至顯示器2160、輸出聲音至揚聲器等）的各種組件。此外，當電子系統2100是智慧型電話時，其可與外部設備2170通訊，且可當照相機裝設於電子系統2100上時用作照相機影像處理器。
在應用實例中，當電子系統2100連接至記憶卡等以擴充其容量時，功能單元2140可用作記憶卡控制器。功能單元2140可經由有線或無線通訊單元2180而與外部設備2170交換訊號。此外，當電子系統2100使用通用序列匯流排（Universal Serial Bus，USB）等以擴充其容量時，功能單元2140可用作介面控制器。此外，功能單元2140可包括大容量儲存裝置。
與參照圖1至圖50所述者相似的半導體裝置可應用於功能單元2140或微處理器2120。換言之，根據本發明概念的示例性實施例的半導體裝置可應用於功能單元2140或微處理器2120。
參照圖52，電子系統2400可包括根據本發明概念的示例性實施例的半導體裝置中的至少一者。電子系統2400可用於行動裝置或電腦中。舉例而言，電子系統2400可包括記憶體系統2412、微處理器2414、隨機存取記憶體（random access memory，RAM）2416、匯流排2420、及使用者介面2418。微處理器2414、記憶體系統2412、及使用者介面2418可經由匯流排2420而連接至彼此。使用者介面2418可用於輸入資料至電子系統2400或自電子系統2400輸出資料。微處理器2414可程式化並控制電子系統2400。隨機存取記憶體2416可用作微處理器2414的運作記憶體。微處理器2414、隨機存取記憶體2416、及/或其他組件可被裝配於單個封裝中。記憶體系統2412可儲存微處理器2414的運作碼、由微處理器2414處理的資料、或外部輸入資料。記憶體系統2412可包括控制器及記憶體。
與參照圖1至圖50所述者相似的半導體裝置可應用於微處理器2414、隨機存取記憶體2416、或記憶體系統2412。換言之，根據本發明概念的示例性實施例的半導體裝置可應用於微處理器2414、隨機存取記憶體2416、或記憶體系統2412。
根據本發明概念的示例性實施例，選擇性磊晶成長圖案形成於除第一子鰭片及最末子鰭片外的子鰭片上。換言之，選擇性磊晶成長圖案形成於除多鰭片式主動區的最左子鰭片及最右子鰭片（例如，邊緣鰭片）外的多鰭片式主動區的子鰭片上。接觸插塞形成於選擇性磊晶成長圖案上。因此，在形成閘電極的製程期間，可減少在第一子鰭片及最末子鰭片中發生的缺陷。因此，可製成具有增加的電性特性的半導體裝置。
儘管已參照本發明概念的示例性實施例闡述了本發明概念，然而熟習此項技術者應理解，可對其作出形式及細節上的各種變化，而此並不背離由以下申請專利範圍所界定的本發明概念的精神及範圍。
21‧‧‧基板
23‧‧‧井
24T‧‧‧第一溝槽
25T‧‧‧第二溝槽
26‧‧‧裝置隔離層
26A‧‧‧第一部分
26B‧‧‧第二部分
27‧‧‧緩衝層
28‧‧‧初步閘電極
28T‧‧‧閘極溝槽
29‧‧‧加蓋層
30‧‧‧多鰭片式主動區
31‧‧‧子鰭片
31A‧‧‧第一側表面
31B‧‧‧第二側表面
32‧‧‧子鰭片
32R‧‧‧凹陷區
33‧‧‧子鰭片
33R‧‧‧凹陷區
34‧‧‧子鰭片
34R‧‧‧凹陷區
35‧‧‧子鰭片
35R‧‧‧凹陷區
36‧‧‧子鰭片
41‧‧‧間隔壁
43‧‧‧第一下部絕緣層
44‧‧‧第一遮罩圖案
44T‧‧‧汲極溝槽
51A‧‧‧雜質區
52‧‧‧選擇性磊晶成長圖案
52A‧‧‧雜質區
53‧‧‧選擇性磊晶成長圖案
53A‧‧‧雜質區
54‧‧‧選擇性磊晶成長圖案
54A‧‧‧雜質區/第四雜質區
55‧‧‧選擇性磊晶成長圖案
55A‧‧‧雜質區
56A‧‧‧雜質區
57‧‧‧蝕刻終止層
58‧‧‧第二下部絕緣層
61‧‧‧下部閘極介電質層
62‧‧‧上部閘極介電質層
63‧‧‧閘電極
63A‧‧‧第一部分
63B‧‧‧第二部分
71‧‧‧上部絕緣層
73‧‧‧第二遮罩圖案
73T‧‧‧接觸孔
75‧‧‧金屬矽化物層
76‧‧‧障壁層
77‧‧‧導電層
79‧‧‧接觸插塞
130‧‧‧多鰭片式主動區
131‧‧‧第一子鰭片
132‧‧‧第二子鰭片
133‧‧‧第三子鰭片
134‧‧‧第四子鰭片
135‧‧‧第五子鰭片
143‧‧‧第一下部絕緣層
151A‧‧‧雜質區
152‧‧‧選擇性磊晶成長圖案
152A‧‧‧雜質區
153‧‧‧選擇性磊晶成長圖案
153A‧‧‧雜質區
154‧‧‧選擇性磊晶成長圖案
154A‧‧‧雜質區
155A‧‧‧雜質區
156A‧‧‧雜質區
2100‧‧‧電子系統
2110‧‧‧主體
2120‧‧‧微處理器
2130‧‧‧電源
2140‧‧‧功能單元
2150‧‧‧顯示控制器
2160‧‧‧顯示器
2170‧‧‧外部設備
2180‧‧‧有線/無線通訊單元
2400‧‧‧電子系統
2412‧‧‧記憶體系統
2414‧‧‧微處理器
2416‧‧‧隨機存取記憶體
2418‧‧‧使用者介面
2420‧‧‧匯流排
I-I’、II-II’、III-III’‧‧‧線
藉由參照附圖來詳細闡述本發明概念的示例性實施例，本發明概念的上述及其他特徵將變得更顯而易見。在附圖中：
圖1是用於闡述根據本發明概念的示例性實施例的半導體裝置的剖視圖。
圖2是用於闡述根據本發明概念的示例性實施例的半導體裝置的佈局圖。
圖3、圖4、圖5、及圖6是用於闡述根據本發明概念的示例性實施例的半導體裝置的剖視圖。
圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、及圖15是用於闡述根據本發明概念的示例性實施例的半導體裝置的剖視圖。
圖16及圖17是用於闡述根據本發明概念的示例性實施例的半導體裝置的剖視圖。
圖18、圖19、圖20、圖21、圖22、圖23、圖24、圖25、圖26、圖27、圖28、圖29、圖30、圖31、圖32、圖33、圖34、圖35、圖36、圖37、圖38、圖39、圖40、圖41、圖42、圖43、圖44、圖45、圖46、圖47、圖48、圖49、及圖50是用於闡述根據本發明概念的示例性實施例的製作半導體裝置的方法的剖視圖。
圖51及圖52是根據本發明概念的示例性實施例的電子裝置的系統方塊圖。
21‧‧‧基板
23‧‧‧井
24T‧‧‧第一溝槽
25T‧‧‧第二溝槽
26‧‧‧裝置隔離層
26A‧‧‧第一部分
26B‧‧‧第二部分
30‧‧‧多鰭片式主動區
31‧‧‧子鰭片
32‧‧‧子鰭片
33‧‧‧子鰭片
34‧‧‧子鰭片
35‧‧‧子鰭片
36‧‧‧子鰭片
41‧‧‧間隔壁
43‧‧‧第一下部絕緣層
44T‧‧‧汲極溝槽
52‧‧‧選擇性磊晶成長圖案
53‧‧‧選擇性磊晶成長圖案
54‧‧‧選擇性磊晶成長圖案
55‧‧‧選擇性磊晶成長圖案
57‧‧‧蝕刻終止層
71‧‧‧上部絕緣層
75‧‧‧金屬矽化物層
76‧‧‧障壁層
77‧‧‧導電層
79‧‧‧接觸插塞
I-I’‧‧‧線

Claims (25)

  1. 一種半導體裝置，包括： 多鰭片式主動區，具有依序排列於基板上的多個子鰭片； 閘電極，與所述多鰭片式主動區交叉； 源極/汲極區，安置於除第一子鰭片及最末子鰭片外的所述子鰭片上；以及 接觸插塞，安置於所述源極/汲極區上。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述閘電極包括： 第一部分，安置於所述子鰭片之間；以及 第二部分，安置於所述多鰭片式主動區的外側上， 其中所述閘電極的所述第二部分的下端安置於較所述閘電極的所述第一部分的下端低的水平面。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述源極/汲極區包括選擇性磊晶成長圖案。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述源極/汲極區的側邊彼此接觸。
  5. 如申請專利範圍第1項所述的半導體裝置，更包括安置於所述子鰭片之間及所述多鰭片式主動區的外側的裝置隔離層， 其中所述裝置隔離層包括位於所述子鰭片之間的第一部分及位於所述多鰭片式主動區的外側上的第二部分，且 所述裝置隔離層的所述第二部分的上表面安置於較所述裝置隔離層的所述第一部分的上表面低的水平面。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述裝置隔離層的所述第二部分的下端安置於較所述裝置隔離層的所述第一部分的下端低的水平面。
  7. 如申請專利範圍第5項所述的半導體裝置，其中所述裝置隔離層的所述第二部分具有較所述裝置隔離層的所述第一部分大的水平寬度。
  8. 如申請專利範圍第5項所述的半導體裝置，其中所述閘電極延伸至所述裝置隔離層上。
  9. 如申請專利範圍第5項所述的半導體裝置，其中所述第一子鰭片包括第一側表面及與所述第一側表面相對的第二側表面， 其中所述第一子鰭片的上端處於較所述裝置隔離層高的水平面，且 所述裝置隔離層的所述第二部分與所述第一子鰭片的所述第一側表面的最上接觸點安置於較所述裝置隔離層的所述第一部分與所述第一子鰭片的所述第二側表面的最上接觸點低的水平面。
  10. 如申請專利範圍第1項所述的半導體裝置，更包括： 第一下部絕緣層，覆蓋所述第一子鰭片及所述最末子鰭片； 第二下部絕緣層，安置於除所述第一子鰭片及所述最末子鰭片外的所述子鰭片上；以及 上部絕緣層，安置於所述第一下部絕緣層及所述第二下部絕緣層上， 其中所述接觸插塞穿過所述上部絕緣層及所述第二下部絕緣層並接觸除所述第一子鰭片及所述最末子鰭片外的所述子鰭片。
  11. 如申請專利範圍第10項所述的半導體裝置，更包括蝕刻終止層，所述蝕刻終止層安置於所述源極/汲極區上及所述第一下部絕緣層與所述第二下部絕緣層之間。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述第一下部絕緣層的上表面、所述第二下部絕緣層的上表面、及所述蝕刻終止層的上表面實質上共面。
  13. 一種半導體裝置，包括： 多鰭片式主動區，具有依序排列於基板上的多個子鰭片； 裝置隔離層，安置於所述子鰭片之間及所述多鰭片式主動區的外側； 閘電極，與所述多鰭片式主動區交叉並延伸至所述裝置隔離層上； 選擇性磊晶成長圖案，安置於所述子鰭片上；以及 接觸插塞，安置於所述選擇性磊晶成長圖案上， 其中所述子鰭片中的第一子鰭片與所述選擇性磊晶成長圖案間隔開。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述子鰭片中的最末子鰭片與所述選擇性磊晶成長圖案間隔開。
  15. 如申請專利範圍第13項所述的半導體裝置，其中所述裝置隔離層包括位於所述子鰭片之間的第一部分及安置於所述多鰭片式主動區的外側上的第二部分，且 所述裝置隔離層的所述第二部分的上表面安置於較所述裝置隔離層的所述第一部分的水平面低的水平面。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述閘電極包括： 第一部分，安置於所述子鰭片之間；以及 第二部分，安置於所述多鰭片式主動區的外側上， 其中所述閘電極的所述第二部分的下端安置於較所述閘電極的所述第一部分的下端低的水平面。
  17. 如申請專利範圍第15項所述的半導體裝置，其中所述第一子鰭片包括第一側表面及與所述第一側表面相對的第二側表面， 其中所述第一子鰭片的上端處於較所述裝置隔離層高的水平面，且 所述裝置隔離層的所述第二部分與所述第一子鰭片的所述第一側表面的最上接觸點安置於較所述裝置隔離層的所述第一部分與所述第一子鰭片的所述第二側表面的最上接觸點低的水平面。
  18. 一種半導體裝置，包括： 多鰭片式主動區，具有依序排列於基板上的多個子鰭片； 裝置隔離層，安置於所述子鰭片之間及所述多鰭片式主動區的外側； 第一下部絕緣層，覆蓋所述子鰭片中的第一子鰭片及最末子鰭片； 第二下部絕緣層，安置於除所述第一子鰭片及所述最末子鰭片外的所述子鰭片上； 上部絕緣層，安置於所述第一下部絕緣層及所述第二下部絕緣層上；以及 接觸插塞，穿過所述上部絕緣層及所述第二下部絕緣層並接觸除所述第一子鰭片及所述最末子鰭片外的所述子鰭片。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述第一子鰭片及所述最末子鰭片不接觸所述接觸插塞。
  20. 如申請專利範圍第18項所述的半導體裝置，更包括蝕刻終止層，所述蝕刻終止層位於所述第一下部絕緣層與所述第二下部絕緣層之間， 其中所述第一下部絕緣層的上表面、所述第二下部絕緣層的上表面、及所述蝕刻終止層的上表面實質上共面。
  21. 如申請專利範圍第18項所述的半導體裝置，更包括選擇性磊晶成長圖案，所述選擇性磊晶成長圖案安置於除所述第一子鰭片及所述最末子鰭片外的所述子鰭片上， 其中所述接觸插塞安置於所述選擇性磊晶成長圖案上。
  22. 一種製造半導體裝置的方法，包括： 形成多鰭片式主動區，所述多鰭片式主動區具有依序排列於基板上的多個子鰭片； 形成閘電極，所述閘電極與所述多鰭片式主動區交叉； 形成第一下部絕緣層，所述第一下部絕緣層覆蓋所述子鰭片中的第一子鰭片及最末子鰭片； 在除所述第一子鰭片及所述最末子鰭片外的所述子鰭片上形成選擇性磊晶成長圖案； 在所述選擇性磊晶成長圖案上形成第二下部絕緣層； 在所述第一下部絕緣層及所述第二下部絕緣層上形成上部絕緣層；以及 形成接觸插塞，所述接觸插塞穿過所述上部絕緣層及所述第二下部絕緣層並接觸所述選擇性磊晶成長圖案。
  23. 一種半導體裝置，包括： 多個鰭片，依序排列於基板上的井上； 多個選擇性磊晶成長圖案，與除所述多個鰭片中的第一鰭片及最末鰭片外的每一所述鰭片交疊； 閘電極，越過所述多個鰭片；以及 接觸插塞，安置於所述選擇性磊晶成長圖案上。
  24. 如申請專利範圍第23項所述的半導體裝置，其中所述第一鰭片與所述最末鰭片藉與間隔壁交疊。
  25. 如申請專利範圍第23項所述的半導體裝置，其中所述半導體裝置是輸入/輸出裝置或二極體。
TW105115406A 2015-06-01 2016-05-19 具有非主動鰭片之半導體裝置及其製造方法 TWI685110B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150077404A KR102415327B1 (ko) 2015-06-01 2015-06-01 비활성-핀을 갖는 반도체 소자 및 그 형성 방법
KR10-2015-0077404 2015-06-01

Publications (2)

Publication Number Publication Date
TW201644050A true TW201644050A (zh) 2016-12-16
TWI685110B TWI685110B (zh) 2020-02-11

Family

ID=57397620

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105115406A TWI685110B (zh) 2015-06-01 2016-05-19 具有非主動鰭片之半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US9627481B2 (zh)
KR (1) KR102415327B1 (zh)
TW (1) TWI685110B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103249B2 (en) 2015-09-10 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method for fabricating the same
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
KR102221220B1 (ko) 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
KR102414182B1 (ko) 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
KR102419894B1 (ko) * 2018-03-14 2022-07-12 삼성전자주식회사 비-활성 핀을 갖는 반도체 소자
US10777637B2 (en) * 2019-01-24 2020-09-15 Globalfoundries Inc. Integrated circuit product with a multi-layer single diffusion break and methods of making such products
CN112103182B (zh) * 2019-06-18 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11605708B2 (en) 2020-08-07 2023-03-14 Samsung Electronics Co., Ltd. Integrated circuit devices including a vertical field-effect transistor and methods of forming the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7719058B2 (en) * 2005-10-12 2010-05-18 Seliskar John J Mixed-signal semiconductor platform incorporating fully-depleted castellated-gate MOSFET device and method of manufacture thereof
JP5010310B2 (ja) 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
US8561003B2 (en) * 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
US9876016B2 (en) * 2011-12-30 2018-01-23 Intel Corporation Wrap-around trench contact structure and methods of fabrication
US8377779B1 (en) * 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8603893B1 (en) 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US9337318B2 (en) 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US8946792B2 (en) 2012-11-26 2015-02-03 International Business Machines Corporation Dummy fin formation by gas cluster ion beam
US8815668B2 (en) 2012-12-07 2014-08-26 International Business Machines Corporation Preventing FIN erosion and limiting Epi overburden in FinFET structures by composite hardmask
US9257427B2 (en) 2013-07-15 2016-02-09 Globalfoundries Inc. Merged tapered finFET
US9153694B2 (en) * 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US8999779B2 (en) * 2013-09-06 2015-04-07 International Business Machines Corporation Locally raised epitaxy for improved contact by local silicon capping during trench silicide processings
US9202918B2 (en) * 2013-09-18 2015-12-01 Globalfoundries Inc. Methods of forming stressed layers on FinFET semiconductor devices and the resulting devices
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US10297673B2 (en) * 2014-10-08 2019-05-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices including conductive contacts on source/drains
US9349639B2 (en) * 2014-10-08 2016-05-24 United Microelectronics Corp. Method for manufacturing a contact structure used to electrically connect a semiconductor device
US9685555B2 (en) * 2014-12-29 2017-06-20 Stmicroelectronics, Inc. High-reliability, low-resistance contacts for nanoscale transistors
US9806070B2 (en) * 2015-01-16 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device layout, memory device layout, and method of manufacturing semiconductor device
US9397099B1 (en) * 2015-01-29 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a plurality of fins and method for fabricating the same
US9324656B1 (en) * 2015-03-09 2016-04-26 Globalfoundries Inc. Methods of forming contacts on semiconductor devices and the resulting devices

Also Published As

Publication number Publication date
KR20160141559A (ko) 2016-12-09
KR102415327B1 (ko) 2022-06-30
US20160351663A1 (en) 2016-12-01
TWI685110B (zh) 2020-02-11
US9627481B2 (en) 2017-04-18

Similar Documents

Publication Publication Date Title
TWI685110B (zh) 具有非主動鰭片之半導體裝置及其製造方法
US9761593B2 (en) Semiconductor device
US9379002B2 (en) Semiconductor device having air-gap
KR102432268B1 (ko) 반도체 소자 및 그 제조 방법.
US9299812B2 (en) Method of forming semiconductor device having stressor
CN105762148B (zh) 具有硅化物的半导体器件及其制造方法
US9627514B1 (en) Semiconductor device and method of fabricating the same
US9390961B2 (en) Semiconductor devices having plug insulators
TW201907486A (zh) 積體電路元件及其製造方法
TW201639157A (zh) 半導體裝置
US9773908B2 (en) Semiconductor devices including fin bodies with varied epitaxial layers
US9786784B1 (en) Vertical field effect transistor and method of fabricating the same
KR102578579B1 (ko) 반도체 소자
TW201642442A (zh) 半導體裝置
KR102173638B1 (ko) 반도체 소자 및 그 형성방법
KR20160144164A (ko) 누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법
CN107644807A (zh) 半导体装置和电子装置
US10062691B2 (en) Semiconductor device having contact plug and method of forming the same
US20130264638A1 (en) Semiconductor device having dc structure
CN109962045B (zh) 包括通路插塞的半导体器件
KR20150123030A (ko) 반도체 소자 및 그 제조 방법
KR102200922B1 (ko) 절연 패턴을 갖는 반도체 소자 및 그 형성 방법
KR102238409B1 (ko) 반도체 장치 및 그 제조 방법
KR20130140491A (ko) 반도체 소자 제조 방법
CN116936473A (zh) 芯片及其制备方法、终端