KR102221220B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 기판, 상기 기판 상에서 돌출되어 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 내지 제5 핀 및 상기 제1 내지 제5 핀 사이에 순차적으로 형성되는 제1 내지 제4 트렌치로서, 상기 제1 및 제3 트렌치의 폭의 차이는 제1 변형 값보다 작고, 상기 제2 및 제4 트렌치의 폭의 차이는 제2 변형 값보다 작고, 상기 제2 변형 값은 상기 제1 변형 값보다 크다.

Description

반도체 장치{Semiconductor Device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에서 돌출되어 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 내지 제5 핀 및 상기 제1 내지 제5 핀 사이에 순차적으로 형성되는 제1 내지 제4 트렌치로서, 상기 제1 및 제3 트렌치의 폭의 차이는 제1 변형 값보다 작고, 상기 제2 및 제4 트렌치의 폭의 차이는 제2 변형 값보다 작고, 상기 제2 변형 값은 상기 제1 변형 값보다 크다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판, 상기 기판 상에서 돌출되어 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 및 제2 핀 구조체 및 상기 제1 및 제2 핀 구조체를 이격시키는 제1 트렌치를 포함하되, 상기 제1 핀 구조체는 상기 기판 상에 돌출되는 제1 베이스 핀과, 상기 제1 베이스 핀 상에서 돌출되고, 상기 제2 방향으로 서로 이격되는 제1 및 제2 핀과, 상기 제1 및 제2 핀을 이격시키는 제2 트렌치를 포함하고, 상기 제2 핀 구조체는 상기 기판 상에 돌출되는 제2 베이스 핀을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판, 상기 기판 상에서 돌출되어 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 및 제2 핀 구조체 및 상기 제1 및 제2 핀 구조체를 이격시키는 제1 트렌치를 포함하되, 상기 제1 핀 구조체는 상기 기판 상에 돌출되는 제1 베이스 핀과, 상기 제1 베이스 핀 상에서 돌출되고, 상기 제2 방향으로 서로 이격되는 제1 및 제2 핀과, 상기 제1 및 제2 핀을 이격시키는 제2 트렌치를 포함하고, 상기 제2 핀 구조체는 상기 기판 상에 돌출되는 제2 베이스 핀과, 상기 제2 베이스 핀 상에서 돌출되는 제3 핀과, 상기 제2 트렌치와 함께 상기 제3 핀을 정의하는 제3 트렌치를 포함하고, 상기 제3 트렌치는 상기 제2 베이스 핀 상에 형성된다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 1의 B - B'로 자른 단면도이다.
도 4는 도 1의 본 발명의 몇몇 실시예를 세부적으로 설명하기 위한 레이 아웃도이다.
도 5는 도 4의 C - C'로 자른 단면도이다.
도 6은 핀들의 피치를 설명하기 위한 개념적인 단면도이다.
도 7은 도 2의 D 부분을 세부적으로 설명하기 위한 확대 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 7을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 1의 B - B'로 자른 단면도이고, 도 4는 도 1의 본 발명의 몇몇 실시예를 세부적으로 설명하기 위한 레이 아웃도이다. 도 5는 도 4의 C - C'로 자른 단면도이고, 도 6은 핀들의 피치를 설명하기 위한 개념적인 단면도이다. 도 7은 도 2의 D 부분을 세부적으로 설명하기 위한 확대 단면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 내지 제5 베이스 핀(BT1~BT5), 제1 내지 제10 핀(F1~F10), 제1 내지 제11 트렌치(T0~T11), 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 등을 포함할 수 있다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 내지 제10 핀(F1~F10)은 기판(100)으로부터 돌출되어 형성될 수 있다. 제1 내지 제10 핀(F1~F10)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제10 핀(F1~F10)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
또한, 제1 내지 제10 핀(F1~F10)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 내지 제10 핀(F1~F10)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 내지 제10 핀(F1~F10)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 내지 제10 핀(F1~F10)은 실리콘을 포함하는 것으로 설명한다.
제1 내지 제10 핀(F1~F10)은 제1 방향(X)으로 연장될 수 있다. 제1 내지 제10 핀(F1~F10)은 제1 방향(X)과 교차하는 제2 방향(Y)으로 이격될 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 수직한 방향일 수 있다. 즉, 제1 내지 제10 핀(F1~F10)은 제1 방향(X)으로 나란하게 연장될 수 있다.
제1 내지 제10 핀(F1~F10)은 각각 제2 방향(Y)으로 제1 내지 제9 피치(P1~P9)만큼 서로 이격될 수 있다. 구체적으로, 제1 핀(F1)과 제2 핀(F2)은 제2 방향(Y)으로 제1 피치(P1)만큼 서로 이격될 수 있고, 제2 핀(F2)과 제3 핀(F3)은 제2 방향(Y)으로 제2 피치(P2)만큼 서로 이격될 수 있다.
제3 핀(F3)과 제4 핀(F4)은 제2 방향(Y)으로 제3 피치(P3)만큼 서로 이격될 수 있고, 제4 핀(F4)과 제5 핀(F5)은 제2 방향(Y)으로 제4 피치(P4)만큼 서로 이격될 수 있다. 제5 핀(F5)과 제6 핀(F6)은 제2 방향(Y)으로 제5 피치(P5)만큼 서로 이격될 수 있고, 제6 핀(F6)과 제7 핀(F7)은 제2 방향(Y)으로 제6 피치(P6)만큼 서로 이격될 수 있다. 제7 핀(F7)과 제8 핀(F8)은 제2 방향(Y)으로 제7 피치(P7)만큼 서로 이격될 수 있고, 제8 핀(F8)과 제9 핀(F9)은 제2 방향(Y)으로 제8 피치(P8)만큼 서로 이격될 수 있다. 제9 핀(F9)과 제10 핀(F10)은 제2 방향(Y)으로 제9 피치(P9)만큼 서로 이격될 수 있다.
제1 내지 제10 핀(F1~F10) 사이에는 각각 제2 내지 제10 트렌치(T1~T9)가 형성될 수 있다. 또한, 제1 핀(F1)의 측면과 제10 핀(F10)의 측면에는 각각 제1 트렌치(T0) 및 제11 트렌치(T10)가 형성될 수 있다. 즉, 제1 내지 제11 트렌치(T0~T11)와 제1 내지 제10 핀(F1~F10)이 제2 방향(Y)으로 서로 교대로 위치될 수 있다. 즉, 제1 내지 제10 핀(F1~F10)은 제1 내지 제11 트렌치(T0~T11)에 의해서 정의될 수 있다.
구체적으로, 제1 트렌치(T0) 및 제2 트렌치(T1)에 의해서 제1 핀(F1)이 정의될 수 있고, 제2 트렌치(T1) 및 제3 트렌치(T2)에 의해서 제2 핀(F2)이 정의될 수 있다. 제3 트렌치(T2) 및 제4 트렌치(T3)에 의해서 제3 핀(F3)이 정의될 수 있고, 제4 트렌치(T3) 및 제5 트렌치(T4)에 의해서 제4 핀(F4)이 정의될 수 있다. 제5 트렌치(T4) 및 제6 트렌치(T5)에 의해서 제5 핀(F5)이 정의될 수 있고, 제6 트렌치(T5) 및 제7 트렌치(T6)에 의해서 제6 핀(F6)이 정의될 수 있다. 제7 트렌치(T6) 및 제8 트렌치(T7)에 의해서 제7 핀(F7)이 정의될 수 있고, 제8 트렌치(T7) 및 제9 트렌치(T8)에 의해서 제8 핀(F8)이 정의될 수 있다. 제9 트렌치(T8) 및 제10 트렌치(T9)에 의해서 제9 핀(F9)이 정의될 수 있고, 제10 트렌치(T9) 및 제11 트렌치(T10)에 의해서 제10 핀(F10)이 정의될 수 있다.
제2 내지 제9 트렌치(T8)의 폭은 각각 제1 내지 제9 피치(P1~P9)와 동일할 수 있다. 즉, 제2 트렌치(T1)의 제2 방향(Y)의 폭은 제1 피치(P1)와 동일하고, 제3 트렌치(T2)의 제2 방향(Y)의 폭은 제2 피치(P2)와 동일할 수 있다. 제4 트렌치(T3)의 제2 방향(Y)의 폭은 제3 피치(P3)와 동일하고, 제5 트렌치(T4)의 제2 방향(Y)의 폭은 제4 피치(P4)와 동일할 수 있다. 제6 트렌치(T5)의 제2 방향(Y)의 폭은 제5 피치(P5)와 동일하고, 제7 트렌치(T6)의 제2 방향(Y)의 폭은 제6 피치(P6)와 동일할 수 있다. 제8 트렌치(T7)의 제2 방향(Y)의 폭은 제7 피치(P7)와 동일하고, 제9 트렌치(T8)의 제2 방향(Y)의 폭은 제8 피치(P8)와 동일할 수 있다. 제10 트렌치(T9)의 제2 방향(Y)의 폭은 제9 피치(P9)와 동일할 수 있다.
이 때, 제2 트렌치(T1), 제4 트렌치(T3), 제6 트렌치(T5), 제8 트렌치(T7) 및 제10 트렌치(T9)의 폭들의 변형값(variation)은 제1 변형값보다 작을 수 있다. 이 때, "변형값"이란 복수의 수치가 서로 차이나는 정도를 의미한다. 즉, 제2 트렌치(T1), 제4 트렌치(T3), 제6 트렌치(T5), 제8 트렌치(T7) 및 제10 트렌치(T9)의 폭들의 크기의 차이들은 제1 변형값보다 작다. 다른 표현으로, 제2 트렌치(T1), 제4 트렌치(T3), 제6 트렌치(T5), 제8 트렌치(T7) 및 제10 트렌치(T9)의 변형값의 최대값은 제1 변형값일 수 있다.
한편, 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6) 및 제9 트렌치(T8)의 폭의 변형값(variation)은 제2 변형값보다 작을 수 있다. 즉, 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6) 및 제9 트렌치(T8)의 폭의 크기의 차이는 제2 변형값보다 작다. 다른 표현으로, 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6) 및 제9 트렌치(T8)의 변형값의 최대값은 제2 변형값일 수 있다.
여기서, 상기 제2 변형값은 상기 제1 변형값보다 클 수 있다. 즉, 상대적으로 작은 제1 변형값의 범위의 폭을 가지는 트렌치들과 상대적으로 큰 제2 변형값의 범위의 폭을 가지는 트렌치들이 제2 방향(Y)으로 교대로 배치될 수 있다.
또한, 제2 트렌치(T1), 제4 트렌치(T3), 제6 트렌치(T5), 제8 트렌치(T7) 및 제10 트렌치(T9)의 폭들은 상대적으로 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6) 및 제9 트렌치(T8)의 폭들보다 작을 수 있다. 즉, 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6) 및 제9 트렌치(T8)의 폭들이 서로 다른 값을 가지지만, 모두 제2 트렌치(T1), 제4 트렌치(T3), 제6 트렌치(T5), 제8 트렌치(T7) 및 제10 트렌치(T9)의 폭들보다는 각각 클 수 있다.
제2 내지 제10 트렌치(T1~T9)의 폭들의 변형값에 대한 설명은 당연히 제1 내지 제9 피치(P1~P9)에 대해서도 적용된다. 즉, 제1 피치(P1), 제3 피치(P3), 제5 피치(P5), 제7 피치(P7) 및 제9 피치(P9)의 변형값은 상기 제1 변형값보다 작을 수 있다. 마찬가지로, 제2 피치(P2), 제4 피치(P4), 제6 피치(P6) 및 제8 피치(P8)의 변형값은 상기 제2 변형값보다 작을 수 있다. 따라서, 제1 내지 제10 핀(F1~F10)은 상대적으로 작은 상기 제1 변형값을 가지는 피치와 상대적으로 큰 상기 제2 변형값을 가지는 피치를 교대로 가지도록 배치될 수 있다.
이 때, 제2 내지 제10 트렌치(T1~T9)들은 서로 다른 깊이 즉, 제1 내지 제9 깊이(D1~D9)를 가질 수 있다. 즉, 제2 트렌치(T1)는 제1 깊이(D1)를 가지고, 제3 트렌치(T2)는 제2 깊이(D2)를 가질 수 있다. 제4 트렌치(T3)는 제3 깊이(D3)를 가지고, 제5 트렌치(T4)는 제4 깊이(D4)를 가질 수 있다. 제6 트렌치(T5)는 제5 깊이(D5)를 가지고, 제7 트렌치(T6)는 제6 깊이(D6)를 가질 수 있다. 제8 트렌치(T7)는 제7 깊이(D7)를 가지고, 제9 트렌치(T8)는 제8 깊이(D8)를 가질 수 있다. 제10 트렌치(T9)는 제9 깊이(D9)를 가질 수 있다.
이 때, 제1 깊이(D1), 제3 깊이(D3), 제5 깊이(D5), 제7 깊이(D7) 및 제9 깊이(D9)의 변형값은 제3 변형값보다 작을 수 있다. 다른 표현으로, 제1 깊이(D1), 제3 깊이(D3), 제5 깊이(D5), 제7 깊이(D7) 및 제9 깊이(D9)의 변형값의 최대값은 제3 변형값일 수 있다.
제2 깊이(D2), 제4 깊이(D4), 제6 깊이(D6) 및 제8 깊이(D8)의 변형값은 제4 변형값보다 작을 수 있다. 다른 표현으로, 제2 깊이(D2), 제4 깊이(D4), 제6 깊이(D6) 및 제8 깊이(D8)의 변형값의 최대값은 제4 변형값일 수 있다.
여기서, 상기 제4 변형값은 상기 제3 변형값보다 클 수 있다. 즉, 상대적으로 작은 제3 변형값의 범위의 깊이를 가지는 트렌치들과 상대적으로 큰 제4 변형값의 범위의 깊이를 가지는 트렌치들이 제2 방향(Y)으로 교대로 배치될 수 있다.
도 2 및 도 5를 참조하면, 제1 내지 제5 베이스 핀(BT1~BT5)은 기판(100)으로부터 돌출될 수 있다. 제1 내지 제5 베이스 핀(BT1~BT5)은 제1 트렌치(T0), 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6), 제9 트렌치(T8) 및 제11 트렌치(T10)에 의해서 정의될 수 있다. 즉, 제1 내지 제5 베이스 핀(BT1~BT5)은 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6) 및 제9 트렌치(T8)에 의해서 제2 방향(Y)으로 서로 이격될 수 있다.
구체적으로, 제1 베이스 핀(BT1)은 제1 트렌치(T0)와 제3 트렌치(T2)에 의해서 정의되고, 제2 베이스 핀(BT2)은 제3 트렌치(T2)와 제5 트렌치(T4)에 의해서 정의될 수 있다. 제3 베이스 핀(BT3)은 제5 트렌치(T4)와 제7 트렌치(T6)에 의해서 정의되고, 제4 베이스 핀(BT4)은 제7 트렌치(T6)와 제9 트렌치(T8)에 의해서 정의될 수 있다. 제5 베이스 핀(BT5)은 제9 트렌치(T8)와 제11 트렌치(T10)에 의해서 정의될 수 있다.
제1 베이스 핀(BT1)은 상면에서 돌출된 제1 핀(F1) 및 제2 핀(F2)과, 제1 핀(F1) 및 제2 핀(F2)을 이격시키는 제2 트렌치(T1)를 포함할 수 있다. 제2 베이스 핀(BT2)은 상면에서 돌출된 제3 핀(F3) 및 제4 핀(F4)과, 제3 핀(F3) 및 제4 핀(F4)을 이격시키는 제4 트렌치(T3)를 포함할 수 있다. 제3 베이스 핀(BT3)은 상면에서 돌출된 제5 핀(F5) 및 제6 핀(F6)과, 제5 핀(F5) 및 제6 핀(F6)을 이격시키는 제6 트렌치(T5)를 포함할 수 있다. 제4 베이스 핀(BT4)은 상면에서 돌출된 제7 핀(F7) 및 제8 핀(F8)과, 제7 핀(F7) 및 제8 핀(F8)을 이격시키는 제8 트렌치(T7)를 포함할 수 있다. 제5 베이스 핀(BT5)은 상면에서 돌출된 제9 핀(F9) 및 제10 핀(F10)과 제9 핀(F9)과 제10 핀(F10)을 이격시키는 제10 트렌치(T9)를 포함할 수 있다.
즉, 제1 내지 제5 베이스 핀(BT1~BT5)은 각각 2개의 핀과 그 2개의 핀을 이격시키는 1개의 트렌치를 상면에 포함할 수 있다. 제1 내지 제5 베이스 핀(BT1~BT5)은 각각 제2 피치(P2), 제4 피치(P4), 제6 피치(P6) 및 제8 피치(P8)만큼 제2 방향(Y)으로 서로 이격될 수 있다.
제1 내지 제10 핀(F1~F10)은 모두 동일한 높이를 가질 수 있다. 즉, 제1 내지 제10 핀(F1~F10)은 제1 높이(H0)만큼 돌출될 수 있다. 이 때, "동일한"의 의미는 공정상의 원인에 의해서 형성되는 미세한 단차를 포함하는 개념이다.
제1 내지 제9 깊이(D1~D9)는 제1 높이(H0)를 기준으로 제2 내지 제10 트렌치(T1~T9)의 바닥면과의 거리를 의미할 수 있다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제1 내지 제10 핀(F1~F10) 상에 형성될 수 있다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제1 방향(X)으로 서로 이격될 수 있다. 즉, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제2 방향(Y)으로 서로 나란하게 연장될 수 있다.
층간 절연막(200)은 제1 내지 제11 트렌치(T0~T11)의 일부를 채울 수 있다. 이 때, 균일성이 떨어지는 제2 피치(P2), 제4 피치(P4), 제6 피치(P6) 및 제8 피치(P8)에 해당하는 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6) 및 제9 트렌치(T8)는 상대적으로 넓게 형성되어 층간 절연막(200)이 비정상적으로 높게 형성되는 것을 방지할 수 있다.
층간 절연막(200)은 기판(100) 상에 형성되며, 제1 내지 제10 핀(F1~F10)의 측벽 일부를 덮고 제1 내지 제10 핀(F1~F10)의 상부를 노출시킬 수 있다. 층간 절연막(200)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2에는 제1 게이트 전극(G1)의 단면만이 도시되어 있지만, 제2 게이트 전극(G2)의 단면도 제1 게이트 전극(G1)의 단면과 동일하게 형성될 수 있다. 편의상 제1 게이트 전극(G1)의 단면을 설명하고, 제2 게이트 전극(G2)의 단면의 설명은 생략한다.
계면막(110)은 각각 제1 내지 제10 핀(F1~F10)과 제1 게이트 전극(G1) 사이에 형성될 수 있다. 계면막(110)은 각각 제1 내지 제10 핀(F1~F10)의 일부를 산화시켜 형성될 수 있다. 제1 내지 제10 계면막(110)은 층간 절연막(200)의 상면보다 위로 돌출된 제1 내지 제10 핀(F1~F10)의 프로파일을 따라서 형성될 수 있다. 제1 내지 제10 핀(F1~F10)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 제1 내지 제10 계면막(110)은 실리콘 산화막을 포함할 수 있다.
도 2에서, 계면막(110)은 층간 절연막(200)의 상면이 아닌 제1 내지 제10 핀(F1~F10)의 상면만을 따라서 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(110)의 형성 방법에 따라서, 계면막(110)은 층간 절연막(200)의 상면을 따라서 형성될 수도 있다.
고유전율막(120)은 계면막(110)과 제1 게이트 전극(G1) 사이에 형성될 수 있다. 고유전율막(120)은 층간 절연막(200)의 상면보다 위로 돌출된 제1 내지 제10 핀(F1~F10)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(120)은 제1 게이트 전극(G1)과 층간 절연막(200)사이에 형성될 수 있다.
고유전율막(120)은 각각 계면막(110)의 상면과 스페이서(130)의 내측면을 따라서 형성될 수 있다. 이에 따라서, 고유전율막(120)의 최상부의 높이는 스페이서(130)의 상면의 높이와 동일할 수 있다.
고유전율막(120)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(120)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
스페이서(130)는 제2 방향(Y)으로 연장된 제1 게이트 전극(G1)의 측벽 상에 각각 배치될 수 있다. 스페이서(130)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
스페이서(130)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 스페이서(130)의 형상 및 스페이서(130)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
도면에서는 제1 게이트 전극(G1)이 제1 내지 제10 핀(F1~F10)에 모두 게이트 전압을 인가하는 것처럼 도시되었으나 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 제한되는 것은 아니다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 단일막으로 도시되었으나 다중막으로 형성될 수도 있다. 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 고유전율막(120)과 접하는 일함수 조절막과 상기 일함수 조절막 상에 형성되는 필링막을 포함할 수 있다.
이 때, 일함수 조절막은 트랜지스터의 일함수를 조절하는 기능을 하고, TiN, TaN 및 TiAlC과 같은 일함수 메탈을 포함할 수 있다. 필링막은 W 및 TiN 중 적어도 하나를 포함하는 금속막일 수 있다.
소스/드레인(300)은 제1 게이트 전극(G1)의 양 측에 형성될 수 있다. 소스/드레인(300)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 소스/드레인(300)은 상승된 소오스/드레인일 수 있다. 소스/드레인(300)은 도전형에 따라서, Si 에피택셜층 또는 SiC 에피택셜층일 수 있다. 이 때, 소스/드레인(300)은 P가 고농도로 도핑된 Si:P 또는 SiPC를 포함할 수도 있다. 또는 소스/드레인(300)은 예를 들어, SiGe 에피택셜층을 포함할 수 있다.
소스/드레인(300)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
도 6을 참조하여, 제1 내지 제10 핀(F1~F10)의 제조 공정과 관련하여 제1 내지 제9 피치(P1~P9)를 설명한다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제10 핀(F1~F10)은 QPT(Quadruple Patterning Technique)에 의해서 형성될 수 있다. 즉, 제일 상위 단계에서 포토 레지스트(PR)가 형성되고, 포토 레지스트(PR)가 전사된 패턴의 측면에 제2 포토 레지스트(PR2)가 형성되고, 제2 포토 레지스트(PR2)가 전사된 패턴의 측면에 제2 스페이서 패턴(SP2)이 형성되고, 제2 스페이서 패턴(SP2)이 전사된 마스크 패턴(M)에 의해서 제1 내지 제10 핀(F1~F10)이 형성될 수 있다.
이 때, 원칙적으로는 포토 레지스트(PR)의 제2 방향(Y)의 길이 및 배치 간격은 제2 포토 레지스트(PR2)의 제2 방향(Y)의 폭과 제2 스페이서 패턴(SP2)의 제2 방향(Y)의 폭을 모두 고려하여 제1 내지 제9 피치(P1~P9)가 모두 동일하도록 계산될 수 있다.
즉, 마스크 패턴(M)의 피치가 모두 동일하게 형성되면 전사되는 제1 내지 제10 핀(F1~F10) 모두 동일한 피치만큼 서로 이격될 수 있다.
여기서, 제2 포토 레지스트(PR2) 및 제2 스페이서 패턴(SP2)은 ALD(atomic layer deposition)에 의해서 형성될 수 있다. 제2 포토 레지스트(PR2) 및 제2 스페이서 패턴(SP2)은 ALD에 의해서 증착되는 실리콘 산화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 포토 레지스트(PR2) 및 제2 스페이서 패턴(SP2)이 ALD에 의해서 형성되므로, 그 두께의 균일함은 상대적으로 매우 높을 수 있다. 이에 따라서, 제2 포토 레지스트(PR2)의 두께에 따라서 결정되는 제1 피치(P1), 제3 피치(P3), 제5 피치(P5), 제7 피치(P7) 및 제9 피치(P9)는 상대적으로 균일성이 매우 높을 수 있다. 다만, 전사과정에서 식각 등의 공정상의 원인에 따라서, 완전히 동일한 피치가 유지되지 않을 수도 있다. 그럼에도 불구하고, 제1 피치(P1), 제3 피치(P3), 제5 피치(P5), 제7 피치(P7) 및 제9 피치(P9)는 높은 균일성을 여전히 유지하므로, 상술한 제1 변형값보다 작은 변형값을 가질 수 있다.
이에 반해서, 포토 레지스트(PR)의 길이나 간격에 의해서 결정되는 피치는 균일성이 낮을 수 있다. 예를 들어, 제2 피치(P2)는 제1 포토 레지스트(PR1)의 길이에 의해서 결정되고, 제4 피치(P4)는 제1 포토 레지스트(PR1) 및 제2 포토 레지스트(PR2)의 간격에 의해서 결정될 수 있다. 또한, 제6 피치(P6)는 제2 포토 레지스트(PR2)의 길이에 의해서 결정되고, 제8 피치(P8)도 포토 레지스트(PR)의 간격에 의해서 결정될 수 있다.
이러한 포토 레지스트(PR)는 포토 리소그라피(photo lithography) 공정에 의해서 형성되므로 균일성이 상대적으로 낮을 수 있다. 즉, ALD 실리콘 산화막의 전사에 의한 피치보다는 포토 레지스트(PR)의 길이 및 간격에 의한 피치가 변형값이 더 클 수 있다. 따라서, 상술한 상대적으로 큰 제2 변형값보다 작은 변형값의 범위의 피치가 형성될 수 있다.
따라서, 제1 내지 제9 피치(P1~P9)를 같은 값으로 계산하여 QPT를 수행하여도 제2 피치(P2), 제4 피치(P4), 제6 피치(P6) 및 제8 피치(P8)는 상대적으로 제1 피치(P1), 제3 피치(P3), 제5 피치(P5), 제7 피치(P7) 및 제9 피치(P9)보다 균일성이 낮을 수 있다. 이에 따라서, 제2 피치(P2), 제4 피치(P4), 제6 피치(P6) 및 제8 피치(P8)는 의도된 피치보다 작은 값을 가질 수 있다.
이러한 경우에는 추후에 게이트 전극이나 층간 절연막이 핀 사이에 형성될 때, 스텝 커버리지의 능력의 여하에 따라서, 너무 좁은 피치에서는 보이드(void)가 형성될 수 있고, 층간 절연막의 높이의 분포가 균일하지 않게 되어 추후 게이트 전극의 증착 높이가 트렌치 제각각일 수 있다.
게이트 전극의 증착에서 형성되는 보이드는 게이트 전극의 일함수의 신뢰성을 악화시켜 반도체 장치의 성능 저하를 불러올 수 있다.
또한, 피치가 매우 작은 경우에 층간 절연막이 높게 채워지면, 게이트 전극이 높게 형성되어 핀 구조에 대한 게이트의 제어력이 약화될 수 있다. 구체적으로, 핀을 감싸는 게이트의 면적이 작아지면 채널 영역의 면적이 작아질 수 있다.
또한, 핀 구조에서 소스/드레인 사이의 펀치쓰루(punch-through)를 방지하기 위해서 핀의 하부에 이온 임플란테이션을 수행할 수 있다. 이러한 경우 이온 임플란테이션의 위치와 게이트의 증착 위치가 너무 멀게 형성되어 소스/드레인 사이의 펀치쓰루 방지 능력이 약화될 수 있다.
따라서, 불균일한 피치에 의해서, 보이드의 생성이나 펀치쓰루 현상이 일어나는 것을 방지하기 위해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 포토 레지스트(PR)에 의한 피치 즉, 제2 피치(P2), 제4 피치(P4), 제6 피치(P6) 및 제8 피치(P8)를 제1 피치(P1), 제3 피치(P3), 제5 피치(P5), 제7 피치(P7) 및 제9 피치(P9)보다 크게 형성할 수 있다. 이는 포토 레지스트(PR)의 길이와 간격을 기존의 디자인보다 더 크게 설계함으로써 달성될 수 있다.
제2 내지 제10 트렌치(T1~T9)의 각각의 깊이 즉, 제1 내지 제9 깊이(D1~D9)는 상술한 제1 내지 제9 피치(P1~P9)에 종속될 수 있다. 즉, 제1 내지 제9 피치(P1~P9)가 클수록 이에 대응하는 제1 내지 제9 깊이(D1~D9)가 더 커질 수 있다. 따라서, 도면에 도시된 것처럼 가장 큰 제6 피치(P6)에 대응하는 제7 트렌치(T6)의 제6 깊이(D6)가 가장 크고, 가장 작은 제1 피치(P1), 제3 피치(P3), 제5 피치(P5), 제7 피치(P7) 및 제9 피치(P9)에 대응하는 제1 깊이(D1), 제3 깊이(D3), 제5 깊이(D5), 제7 깊이(D7) 및 제9 깊이(D9)가 가장 작을 수 있다. 이는, 일종의 로딩 효과(loading effect)에 기인할 수 있다. 즉, 식각 공정에서 폭이 넓을수록 더 잘 식각되는 효과에 기인할 수 있다.
도 7을 참조하여, 제1 내지 제10 핀(F1~F10)의 측면의 기울기를 설명한다.
편의상, 도 7은 제1 내지 제6 핀(F6)의 측면만을 도시하였으나, 제7 핀(F7) 내지 제10 핀(F10)의 측면의 기울기도 동일하게 형성될 수 있다. 편의상, 이하에서는 제1 내지 제6 핀(F6)에 대해서만 설명한다.
제1 핀(F1)은 제1 트렌치(T0)와 접하는 측벽에서는 제1 기울기(S0)를 가지고, 제2 트렌치(T1)와 접하는 측벽에서는 제2 기울기(S1)를 가질 수 있다. 제2 핀(F2)은 제2 트렌치(T1)와 접하는 측벽에서는 제3 기울기(S2)를 가지고, 제3 트렌치(T2)와 접하는 측벽에서는 제4 기울기(S3)를 가질 수 있다. 제3 핀(F3)은 제3 트렌치(T2)와 접하는 측벽에서는 제5 기울기(S4)를 가지고, 제4 트렌치(T3)와 접하는 측벽에서는 제6 기울기(S5)를 가질 수 있다.
제4 핀(F4)은 제4 트렌치(T3)와 접하는 측벽에서는 제7 기울기(S6)를 가지고, 제5 트렌치(T4)와 접하는 측벽에서는 제8 기울기(S7)를 가질 수 있다. 제5 핀(F5)은 제5 트렌치(T4)와 접하는 측벽에서는 제9 기울기(S8)를 가지고, 제6 트렌치(T5)와 접하는 측벽에서는 제10 기울기(S9)를 가질 수 있다. 제6 핀(F6)은 제6 트렌치(T5)와 접하는 측벽에서는 제11 기울기(S10)를 가지고, 제7 트렌치(T6)와 접하는 측벽에서는 제12 기울기(S11)를 가질 수 있다. 이 때, 기울기는 부호와 무관하게 절대값으로 대소를 평가할 수 있다.
제2 트렌치(T1), 제4 트렌치(T3) 및 제6 트렌치(T5)의 측벽의 기울기인 제2 기울기(S1), 제3 기울기(S2), 제6 기울기(S5), 제7 기울기(S6), 제10 기울기(S9) 및 제11 기울기(S10) 들의 변형값은 제5 변형값보다 작을 수 있다. 다른 표현으로, 제2 기울기(S1), 제3 기울기(S2), 제6 기울기(S5), 제7 기울기(S6), 제10 기울기(S9) 및 제11 기울기(S10)의 변형값의 최대값은 제5 변형값일 수 있다.
한편, 제1 트렌치(T0), 제3 트렌치(T2), 제5 트렌치(T4) 및 제7 트렌치(T6)의 측벽의 기울기인 제1 기울기(S0), 제4 기울기(S3), 제5 기울기(S4), 제8 기울기(S7), 제9 기울기(S8) 및 제12 기울기(S11)의 변형값은 제6 변형값보다 작을 수 있다. 다른 표현으로, 제1 기울기(S0), 제4 기울기(S3), 제5 기울기(S4), 제8 기울기(S7), 제9 기울기(S8) 및 제12 기울기(S11)의 변형값의 최대값은 제6 변형값일 수 있다.
여기서, 상기 제6 변형값은 상기 제5 변형값보다 클 수 있다. 즉, 상대적으로 작은 제5 변형값의 범위의 기울기를 가지는 트렌치들과 상대적으로 큰 제6 변형값의 범위의 폭을 가지는 트렌치들이 제2 방향(Y)으로 교대로 배치될 수 있다.
다시, 도 2 및 도 7을 참조하면, 제2 내지 제10 트렌치(T1~T9)의 각각의 측벽의 기울기 즉, 제1 내지 제12 기울기(S0~S11)를 포함한 기울기는 상술한 제1 내지 제9 피치(P1~P9)에 종속될 수 있다. 즉, 제1 내지 제9 피치(P1~P9)가 클수록 이에 대응하는 트렌치의 측벽의 제1 내지 제12 기울기(S0~S11) 및 다른 기울기가 더 작아질 수 있다. 따라서, 도면에 도시된 것처럼 가장 큰 제6 피치(P6)에 대응하는 제7 트렌치(T6)의 제12 기울기(S11)를 포함한 기울기들이 가장 작고, 가장 작은 제1 피치(P1), 제3 피치(P3), 제5 피치(P5), 제7 피치(P7) 및 제9 피치(P9)에 대응하는 제2 기울기(S1), 제3 기울기(S2), 제6 기울기(S5), 제7 기울기(S6) 제10 기울기(S9), 제11 기울기(S10)를 포함한 기울기들이 가장 클 수 있다. 이는, 에쳔트의 확산 방향이 제한되는 효과에 기인할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 공정 상의 원인에 의해서 변형값이 크게 존재하는 피치가 의도한 피치보다 작은 피치를 가지는 것을 회피하기 위해서 기존의 설계보다 포토 레지스트의 길이와 간격을 늘려서 안정적이고 균일한 구성을 가질 수 있게 하였다.
이를 통해서, 반도체 장치의 보이드 발생을 방지하고, 게이트 전극의 제어력 약화를 방지하여 반도체 장치의 동작 성능을 향상시킬 수 있다.
이하, 도 2 및 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 및 도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀 컷(fin-cut) 공정을 수행하여 몇몇 핀을 제거할 수 있다.
상기 핀 컷 공정은 원하는 스케일의 반도체 장치를 만들기 위한 설계 상의 목적에 의해서 수행될 수도 있고, 근접한 핀들 사이의 공간 마진이 작아 이를 확보하기 위한 공정 상의 목적에 의해서 수행될 수도 있다.
이러한 핀 컷 공정을 통해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 딥 트렌치(DT1~DT4) 및 제1 내지 제3 베이스(B1~B3)를 더 포함할 수 있다. 도 8에 도시된 제1 내지 제4 딥 트렌치(DT1~DT4)의 위치는 하나의 예시에 불과할 뿐이고, 본 발명이 이에 제한되는 것은 아니다. 즉, 여러 목적에 따라서, 제1 내지 제4 딥 트렌치(DT1~DT4)의 개수와 위치는 달라질 수 있다.
제1 내지 제3 베이스(B1~B3)는 제1 내지 제4 딥 트렌치(DT1~DT4)에 의해서 정의될 수 있다. 즉, 제1 내지 제3 베이스(B1~B3)는 기판(100)으로부터 돌출된 부분으로서, 제1 내지 제4 딥 트렌치(DT1~DT4)에 의해서 서로 식별되고 이격될 수 있다.
구체적으로, 제1 베이스(B1)는 제1 딥 트렌치(DT1)와 제2 딥 트렌치(DT2)에 의해서 정의되고, 제2 베이스(B2)는 제2 딥 트렌치(DT2)와 제3 딥 트렌치(DT3)에 의해서 정의될 수 있다. 제3 베이스(B3)는 제3 딥 트렌치(DT3)와 제4 딥 트렌치(DT4)에 의해서 정의될 수 있다.
제1 베이스(B1)는 제1 베이스 핀(BT1)을 상면에 포함하고, 제2 베이스(B2)는 제2 베이스 핀(BT2)을 상면에 포함할 수 있다. 제3 베이스(B3)는 제4 베이스 핀(BT4) 및 제5 베이스 핀(BT5)을 상면에 포함할 수 있다. 즉, 베이스 핀들은 베이스의 상면에서 돌출될 수 있다.
도 2와 도 8을 비교해보면, 제2 핀(F2), 제5 핀(F5), 제6 핀(F6), 제7 핀(F7)과 제1 베이스 핀(BT1)의 일부, 제3 베이스 핀(BT3)의 전부 및 제4 베이스 핀(BT4)의 일부가 제1 내지 제4 딥 트렌치(DT1~DT4)의 형성에 의해서 제거될 수 있다.
이에 따라서, 제2 트렌치(T1) 및 제3 트렌치(T2)는 제2 딥 트렌치(DT2)와 접하고, 제5 트렌치(T4) 및 제7 트렌치(T6)는 제3 딥 트렌치(DT3)와 접할 수 있다. 또한, 제11 트렌치(T10)는 제4 딥 트렌치(DT4)와 접할 수 있다.
제1 내지 제4 딥 트렌치(DT1~DT4)의 깊이는 제1 내지 제11 트렌치(T0~T11)의 깊이보다 더 클 수 있다. 따라서, 제2 트렌치(T1), 제3 트렌치(T2), 제5 트렌치(T4), 제7 트렌치(T6) 및 제11 트렌치(T10)와 제2 내지 제4 딥 트렌치(DT2~DT4)가 만나는 지점에는 볼록한 단차가 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 변형값이 큰 피치에 의해서 이격된 핀들 중 일부를 제거하여 좁은 피치에 의한 성능의 열화를 방지할 수 있다. 또한, 이러한 핀 컷 공정을 통해서, 기존의 QPT가 일정한 단위 간격의 배수만으로 설계해야하는 반도체 장치의 레이 아웃을 좀 더 자유롭게 설계할 수 있다. 즉, 반도체 장치의 디자인의 제한을 줄이고, 공정 상의 성능 저하 요인(보이드, 게이트 전극의 불균일한 증착)을 제거할 수 있다.
이하, 도 2 및 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 및 도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀 컷 정이 제2 높이(H1) 수준으로 얕게 수행될 수 있다.
즉, 도 8의 딥 트렌치는 제1 내지 제5 베이스 핀(BT1~BT5)이 제거될 정도로 깊게 형성되었다면, 도 9의 경우 제1 내지 제5 베이스 핀(BT1~BT5)의 일부만 제거될 정도로 핀 컷 공정이 수행될 수 있다.
이에 따라서, 제2 핀(F2), 제5 핀(F5), 제6 핀(F6) 및 제7 핀(F7)이 제거되는 것은 동일하지만, 제1 베이스 핀(BT1), 제3 베이스 핀(BT3) 및 제4 베이스 핀(BT4)은 상부 일부만이 제거되고 나머지 부분은 유지될 수 있다.
대신에, 제1 베이스 핀(BT1) 상에는 제1 리세스(R1)가 형성되고, 제4 베이스 핀(BT4) 상에는 제2 리세스(R2)가 형성될 수 있다.
구체적으로, 제1 리세스(R1) 및 제2 리세스(R2)의 바닥면은 제2 높이(H1)를 가질 수 있다. 제2 높이(H1)는 제2 트렌치(T1), 제4 트렌치(T3), 제6 트렌치(T5) 및 제8 트렌치(T7)의 바닥면보다 낮은 높이일 수 있다.
제2 트렌치(T1)는 제1 베이스 핀(BT1) 상에서 제1 리세스(R1)와 접하고, 제8 트렌치(T7)는 제4 베이스 핀(BT4) 상에서 제2 리세스(R2)와 접할 수 있다. 제1 리세스(R1) 및 제2 리세스(R2)가 제2 트렌치(T1) 및 제8 트렌치(T7)보다 더 깊게 형성되므로, 제1 리세스(R1) 및 제2 리세스(R2)와 제2 트렌치(T1) 및 제8 트렌치(T7)가 각각 접하는 곳에는 단차가 형성될 수 있다.
제3 베이스 핀(BT3)은 제5 핀(F5) 및 제6 핀(F6)이 모두 제거되어 평평한 상면을 가질 수 있다. 제3 베이스 핀(BT3)의 평평한 상면은 제4 트렌치(T3)의 바닥면보다 당연히 낮게 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 반도체 장치의 스케일이 매우 축소되어 있으므로, 핀 컷 공정에 의해서 제거되지 않아야 할 핀들이 제거되는 것을 방지하기 위해서 핀 컷 공정의 수행 높이를 제2 높이(H1)로 상대적으로 깊지 않게 수행할 수 있다. 이를 통해서, 핀 컷 공정을 의도한 대로 수행하면서 반도체 장치의 손상을 최소화할 수 있다.
이하, 도 2 및 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 및 도 10을 참조하면, 즉, 도 9의 경우 제1 내지 제5 베이스 핀(BT1~BT5)의 일부만 제거될 정도로 핀 컷 공정이 수행되었다면, 도 10의 경우 제1 내지 제5 베이스 핀(BT1~BT5)은 제거되지 않고, 제1 내지 제10 핀(F1~F10)의 일부가 제거될 정도로 핀 컷 공정이 수행될 수 있다.
이에 따라서, 제2 핀(F2), 제5 핀(F5), 제6 핀(F6) 및 제7 핀(F7)의 일부만이 제거되고, 제2 핀(F2), 제5 핀(F5), 제6 핀(F6) 및 제7 핀(F7)의 일부는 유지될 수 있다. 따라서, 제2 핀(F2)은 제1 베이스 핀(BT1) 상에, 제5 핀(F5) 및 제6 핀(F6)은 제3 베이스 핀(BT3) 상에, 제7 핀(F7)은 제4 베이스 핀(BT4) 상에 위치할 수 있다.
제2 핀(F2), 제5 핀(F5), 제6 핀(F6) 및 제7 핀(F7)의 높이는 제3 높이(H2)일 수 있다. 제2 핀(F2), 제5 핀(F5), 제6 핀(F6) 및 제7 핀(F7)의 높이는 제3 높이(H2)로 서로 동일할 수 있으나, 이 때, "동일"의 개념은 공정 상의 미세한 단차를 포함하는 개념일 수 있다.
제3 높이(H2)는 제1 내지 제11 트렌치(T0~T11)의 바닥면의 높이보다 높을 수 있다. 이에 따라서, 일부가 제거된 제2 핀(F2), 제5 핀(F5), 제6 핀(F6) 및 제7 핀(F7)이 유지될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 반도체 장치의 스케일이 매우 축소되어 있으므로, 핀 컷 공정에 의해서 제거되지 않아야 할 핀들이 제거되는 것을 방지하기 위해서 핀 컷 공정의 수행 높이를 제3 높이(H2)로 상대적으로 깊지 않게 수행할 수 있다. 이를 통해서 핀의 상부를 제거하여 액티브하지 않게 하되, 다른 구조의 손상을 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1~F10: 핀 T0~T11: 트렌치

Claims (20)

  1. 기판;
    상기 기판 상에서 돌출되어 서로 간에 이격되는 제1 내지 제5 핀으로, 상기 제2 핀은 상기 제1 핀 및 상기 제3 핀 사이에 배치되고, 상기 제3 핀은 상기 제2 핀 및 상기 제4 핀 사이에 배치되고, 상기 제4 핀은 상기 제3 핀 및 상기 제5 핀 사이에 배치되는 제1 내지 제5 핀;
    상기 제1 핀 및 상기 제2 핀 사이에 배치되는 제1 트렌치;
    상기 제2 핀 및 상기 제3 핀 사이에 배치되는 제2 트렌치;
    상기 제3 핀 및 상기 제4 핀 사이에 배치되는 제3 트렌치; 및
    상기 제4 핀 및 상기 제5 핀 사이에 배치되는 제4 트렌치를 포함하고,
    상기 제1 트렌치의 제1 폭은 상기 제2 트렌치의 제2 폭보다 작고,
    상기 제3 트렌치의 제3 폭은 상기 제2 트렌치의 상기 제2 폭보다 작고,
    상기 제4 트렌치의 제4 폭은 상기 제3 트렌치의 상기 제3 폭보다 크고,
    상기 제2 트렌치의 상기 제2 폭은 상기 제4 트렌치의 상기 제4 폭보다 작고,
    상기 제1 트렌치의 제1 깊이는 상기 제2 트렌치의 제2 깊이보다 작고,
    상기 제3 트렌치의 제3 깊이는 상기 제2 트렌치의 상기 제2 깊이보다 작고,
    상기 제4 트렌치의 제4 깊이는 상기 제3 트렌치의 상기 제3 깊이보다 크고,
    상기 제2 트렌치의 상기 제2 깊이는 상기 제4 트렌치의 상기 제4 깊이보다 작은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 트렌치의 상기 제1 폭은 상기 제4 트렌치의 상기 제4 폭보다 작고,
    상기 제1 트렌치의 상기 제1 깊이는 상기 제4 트렌치의 상기 제4 깊이보다 작은 반도체 장치.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 폭 및 상기 제3 폭 사이의 제1 차이는 상기 제2 폭 및 상기 제4 폭 사이의 제2 차이보다 작은 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 깊이 및 상기 제3 깊이 사이의 제3 차이는 상기 제2 깊이 및 상기 제4 깊이 사이의 제4 차이보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 기판 상에 돌출되는 제6 핀; 및
    상기 제6 핀 및 상기 제1 핀 사이에 배치되는 제5 트렌치를 더 포함하고,
    상기 제1 핀은 상기 제6 핀 및 상기 제2 핀 사이에 배치되고,
    상기 제5 트렌치의 제5 폭은 상기 제1 트렌치의 상기 제1 폭보다 크고,
    상기 제5 트렌치의 제5 깊이는 상기 제1 트렌치의 상기 제1 깊이보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판 상에 돌출되는 제7 핀과,
    상기 제5 핀 및 상기 제7 핀 사이에 배치되는 제6 트렌치를 더 포함하고,
    상기 제5 핀은 상기 제4 핀 및 상기 제7 핀 사이에 배치되고,
    상기 제6 트렌치의 제6 폭은 상기 제4 트렌치의 상기 제4 폭보다 작고,
    상기 제6 트렌치의 제6 깊이는 상기 제4 트렌치의 상기 제4 깊이보다 작은 반도체 장치.
  8. 기판;
    상기 기판 상에서 돌출되어 서로 간에 이격되는 제1 내지 제3 핀 구조체로, 상기 제2 핀 구조체는 상기 제1 핀 구조체 및 상기 제3 핀 구조체 사이에 배치되는 제1 내지 제3 핀 구조체;
    상기 제1 핀 구조체 및 상기 제2 핀 구조체 사이에 배치되는 제1 트렌치; 및
    상기 제2 핀 구조체 및 상기 제3 핀 구조체 사이에 배치되는 제2 트렌치를 포함하고,
    상기 제1 핀 구조체는 상기 기판 상에 돌출되는 제1 베이스 핀과, 상기 제1 베이스 핀 상에서 돌출되고, 서로 이격되는 제1 및 제2 핀과, 상기 제1 및 제2 핀 사이에 배치되는 제3 트렌치를 포함하고,
    상기 제2 핀 구조체는 상기 기판 상에 돌출되는 제2 베이스 핀과, 상기 제2 베이스 핀 상에서 돌출되고, 서로 이격되는 제3 및 제4 핀과, 상기 제3 및 제4 핀 사이에 배치되는 제4 트렌치를 포함하고,
    상기 제1 트렌치의 제1 폭 및 상기 제2 트렌치의 제2 폭 각각은, 상기 제3 트렌치의 제3 폭보다 크고, 상기 제4 트렌치의 제4 폭보다 크고,
    상기 제1 트렌치의 제1 깊이 및 상기 제2 트렌치의 제2 깊이 각각은, 상기 제3 트렌치의 제3 깊이보다 크고, 상기 제4 트렌치의 제4 깊이보다 크고,
    상기 제2 폭은 상기 제1 폭보다 크고,
    상기 제2 깊이는 상기 제1 깊이보다 큰 반도체 장치.
  9. 삭제
  10. 제8 항에 있어서,
    상기 제1 폭 및 상기 제2 폭 간에 제1 차이는 상기 제3 폭 및 상기 제4 폭 간에 제2 차이보다 큰 반도체 장치.
  11. 제8 항에 있어서,
    상기 제1 깊이 및 상기 제2 깊이 간에 제3 차이는, 상기 제3 깊이 및 상기 제4 깊이 간에 제4 차이보다 큰 반도체 장치.
  12. 제8 항에 있어서,
    상기 제3 핀 구조체는 상기 기판 상에 돌출하는 제3 베이스 핀과, 상기 제3 베이스 핀으로부터 돌출되고, 서로 간에 이격되는 제5 핀 및 제6 핀과, 상기 제5 핀 및 상기 제6 핀 사이에 배치되는 제5 트렌치를 포함하고,
    상기 제5 트렌치의 제5 폭은, 상기 제2 트렌치의 상기 제2 폭보다 작고,
    상기 제5 트렌치의 제5 깊이는 상기 제2 트렌치의 상기 제2 깊이보다 작은 반도체 장치.
  13. 기판;
    상기 기판 상에서 돌출되고, 서로 간에 이격되는 제1 내지 제4 핀으로, 상기 제2 핀은 상기 제1 핀 및 상기 제3 핀 사이에 배치되고, 상기 제3 핀은 상기 제2 핀 및 상기 제4 핀 사이에 배치되는 제1 내지 제4 핀;
    상기 제1 핀 및 상기 제2 핀 사이에 배치되는 제1 트렌치;
    상기 제2 핀 및 상기 제3 핀 사이에 배치되는 제2 트렌치; 및
    상기 제3 핀 및 상기 제4 핀 사이에 배치되는 제3 트렌치를 포함하고,
    상기 제1 트렌치의 제1 폭은 상기 제2 트렌치의 제2 폭보다 크고,
    상기 제3 트렌치의 제3 폭은 상기 제2 트렌치의 상기 제2 폭보다 크고,
    상기 제3 트렌치의 상기 제3 폭은, 상기 제1 트렌치의 상기 제1 폭보다 크고,
    상기 제1 트렌치의 제1 깊이는 상기 제2 트렌치의 제2 깊이보다 크고,
    상기 제3 트렌치의 제3 깊이는 상기 제2 트렌치의 상기 제2 깊이보다 크고,
    상기 제3 트렌치의 상기 제3 깊이는, 상기 제1 트렌치의 상기 제1 깊이보다 큰 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 내지 4 핀은, 적어도 하나의 III족 원소와 적어도 하나의 V족 원소가 결합되어 형성되는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound), 또는 사원계 화합물(quaternary compound)을 포함하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 내지 제4 핀은, 탄소, 실리콘, 게르마늄 및 주석 중 적어도 2개 이상을 포함하는 이원계 화합물 또는 삼원계 화합물, 또는이들에 IV족 원소가 도핑된 이원계 화합물 또는 삼원계 화합물을 포함하는 반도체 장치.
  16. 제13 항에 있어서,
    상기 기판 상에 돌출되는 제5 핀과,
    상기 제4 핀 및 상기 제5 핀 사이에 배치되는 제4 트렌치를 더 포함하고,
    상기 제4 트렌치의 제4 폭은, 상기 제3 트렌치의 상기 제3 폭보다 작고,
    상기 제4 트렌치의 제4 깊이는, 상기 제3 트렌치의 상기 제3 깊이보다 작은 반도체 장치.
  17. 삭제
  18. 제16 항에 있어서,
    상기 제1 폭 및 상기 제3 폭 간에 제1 차이는, 상기 제2 폭 및 상기 제4 폭 간에 제2 차이보다 큰 반도체 장치.
  19. 제16 항에 있어서,
    상기 제1 깊이 및 상기 제3 깊이 간에 제3 차이는, 상기 제2 깊이 및 상기 제4 깊이 간에 제4 차이보다 큰 반도체 장치.
  20. 제16 항에 있어서,
    상기 기판 상에 돌출되는 제6 핀과,
    상기 제5 핀 및 상기 제6 핀 사이에 배치되는 제5 트렌치를 더 포함하고,
    상기 제5 트렌치의 제5 폭은, 상기 제4 트렌치의 상기 제4 폭보다 크고,
    상기 제5 트렌치의 제5 깊이는, 상기 제4 트렌치의 상기 제4 깊이보다 큰 반도체 장치.

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