TWI627665B - 鰭式場效電晶體及其製造方法 - Google Patents

鰭式場效電晶體及其製造方法 Download PDF

Info

Publication number
TWI627665B
TWI627665B TW105110744A TW105110744A TWI627665B TW I627665 B TWI627665 B TW I627665B TW 105110744 A TW105110744 A TW 105110744A TW 105110744 A TW105110744 A TW 105110744A TW I627665 B TWI627665 B TW I627665B
Authority
TW
Taiwan
Prior art keywords
fin
isolation
field effect
effect transistor
fins
Prior art date
Application number
TW105110744A
Other languages
English (en)
Other versions
TW201737323A (zh
Inventor
葉達勳
羅正瑋
顏孝璁
簡育生
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW105110744A priority Critical patent/TWI627665B/zh
Priority to US15/432,626 priority patent/US10340193B2/en
Publication of TW201737323A publication Critical patent/TW201737323A/zh
Application granted granted Critical
Publication of TWI627665B publication Critical patent/TWI627665B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種鰭式場效電晶體。鰭式場效電晶體包括基底、鰭片結構、閘極堆疊結構及隔離結構。鰭片結構設置於基底上並具有多個溝渠，而閘極堆疊結構其覆蓋於鰭片結構。隔離結構配置於基底上，以隔離閘極堆疊結構與基底，其中隔離結構具有不同的厚度。

Description

鰭式場效電晶體及其製造方法
本發明是關於一種半導體元件及其製造方法，且特別是關於一種鰭式場效電晶體及其製造方法。
已知的鰭式場效電晶體(FinFET)具有多個形成於基底上的鰭板，覆蓋每一鰭板兩側壁面以及頂面的閘極層以及位於閘極層與鰭板之間的閘介電層。另外，鰭板經摻雜而形成位於閘極兩相反側的源極區與汲極區。當對鰭式場效電晶體施加偏壓時，在鰭板的兩側壁面以及頂面會形成反轉通道(inverse channel)。
要先說明的是，鰭式場效電晶體的等效通道寬度和鰭板突出於淺溝渠隔離(shallow trench isolation,STI)的高度、鰭板的厚度以及鰭板的數量有關。
由於電晶體的閥值電流(threshold current)與通道寬成比例，設計者通常會基於積體電路設計需求，通過調整鰭式場效電晶體的等效通道寬度，以改變鰭式場效電晶體的與閥值電流。然而，基於製程上的限制，設計者僅能通過增減鰭板的數量來調整等效通道寬度。在這種情況下，鰭式場效電晶體的等效通道寬度較難微調，以配合實際積體電路的設計需求。
本發明提供一種鰭式場效電晶體，通過改變隔離層的厚度而改變鰭片突出於隔離層的高度，進而可微調鰭式場效電晶體的有效通道寬度。
本發明其中一實施例提供一種鰭式場效電晶體，其包括基底、 鰭片結構、隔離結構以及閘極堆疊結構。鰭片結構設置於基底上，且具有多個溝渠。隔離結構配置於基底上以及多個溝渠內，且隔離結構具有不同的厚度。閘極堆疊結構覆蓋鰭片結構及隔離結構。
本發明另一實施例提供一種鰭式場效電晶體的製造方法，其包括於基底上形成鰭片結構，其中鰭片結構具有多個溝渠；形成一配置於基底上以及多個溝渠之間的隔離結構，其中隔離結構具有不同的厚度；以及形成閘極堆疊結構以覆蓋鰭片結構以及隔離結構。
綜上所述，本發明所提供的鰭式場效電晶體及其製造方法，通過改變隔離結構在不同區域的厚度，可微調鰭式場效電晶體的等效通道寬度，以應用於不同的積體電路設計。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
1、1’、1”、2‧‧‧鰭式場效電晶體
10、20‧‧‧基底
A1‧‧‧第一元件區
A2‧‧‧第二元件區
11、11’、21‧‧‧鰭片結構
110、110’‧‧‧分隔鰭片
110t‧‧‧分隔鰭片頂面
S1‧‧‧第一側壁面
S2‧‧‧第二側壁面
213‧‧‧溝渠
113、113’‧‧‧第一溝渠
114、114’‧‧‧第二溝渠
111‧‧‧第一鰭片
112‧‧‧第二鰭片
111t‧‧‧第一鰭片頂面
112t‧‧‧第二鰭片頂面
210‧‧‧鰭片
210t‧‧‧鰭片頂面
111S、110S、112S‧‧‧源極區
111D、110D、112D‧‧‧汲極區
12、22‧‧‧隔離結構
121‧‧‧第一隔離部
221‧‧‧隔離部
221a‧‧‧前段部分
2210‧‧‧前段部分頂面
221b‧‧‧後段部分
2211‧‧‧後段部分頂面
121s‧‧‧第一隔離部頂面
13、23‧‧‧閘極堆疊結構
130‧‧‧閘極堆疊條
231‧‧‧第一閘極堆疊條
232‧‧‧第二閘極堆疊條
130a‧‧‧閘絕緣層
231a‧‧‧第一閘絕緣層
232a‧‧‧第二閘絕緣層
130b‧‧‧閘導電層
231b‧‧‧第一閘導電層
232b‧‧‧第二閘導電層
131‧‧‧第一堆疊部
132‧‧‧第二堆疊部
122‧‧‧第二隔離部
122s‧‧‧第二隔離部頂面
115a、115b、115c‧‧‧反轉通道
h1、H1‧‧‧第一高度
h2、H2‧‧‧第二高度
t1‧‧‧第一厚度
t2‧‧‧第二厚度
T‧‧‧鰭片寬度
w1‧‧‧第一溝渠寬度
w2‧‧‧第二溝渠寬度
T1‧‧‧前段部分厚度
T2‧‧‧後段部分厚度
d‧‧‧預定高度差
3‧‧‧初始硬質膜層
30‧‧‧硬質膜開口
3’‧‧‧硬質膜層
4‧‧‧光阻層
40‧‧‧光阻開口
10’‧‧‧初始基板
12a‧‧‧初始隔離材料
12b、12b’‧‧‧隔離材料
5‧‧‧遮罩圖案層
S100、S102、S104‧‧‧流程步驟
圖1繪示本發明一實施例的鰭式場效電晶體的局部立體示意圖。
圖1A繪示圖1鰭式場效電晶體的局部俯視示意圖。
圖1B繪示圖1鰭式場效電晶體的剖面示意圖。
圖2繪示本發明另一實施例的鰭式場效電晶體的局部剖面示意圖。
圖3繪示本發明另一實施例的鰭式場效電晶體的局部剖面示意圖。
圖4繪示本發明另一實施例的鰭式場效電晶體的局部立體示意圖。
圖5繪示本發明實施例的鰭式場效電晶體的製造方法的流程圖。
圖6A至圖6J繪示本發明一實施例的鰭式場效電晶體在各製程步驟中的局部剖面示意圖。
圖7A至7F繪示本發明另一實施例的鰭式場效電晶體在各製程步驟中的局部剖面示意圖。
請參照圖1、圖1A及圖1B。本發明實施例的鰭式場效電晶體1包括基底10、鰭片結構11、隔離結構12以及閘極堆疊結構13，其中鰭片結構11設置於基底10上，而閘極堆疊結構13覆蓋 鰭片結構11，並通過隔離結構12和基底10隔離。本發明實施例的鰭式場效電晶體1，可根據積體電路設計，調變等效通道寬度，且可應用於環形震盪器或記憶體元件。
在本實施例中，基底10為半導體材料，可以是矽(Si)、氮化鎵(GaN)、砷化鎵(GaAs)、氮化鋁(AlN)、碳化矽(SiC)、磷化銦(InP)、硒化鋅(ZnSe)或其他VI族、III-V族或II-VI族半導體材料。基底10具有第一型導電性雜質，可以是N型或P型導電性雜質。基底10可被區分為至少一第一元件區A1以及一第二元件區A2。
如圖1所示，鰭片結構11設置於基底10上。詳細而言，鰭片結構11包括位於第一元件區A1的多個第一鰭片111，位於第二元件區A2的多個第二鰭片112以及位於第一元件區A1與第二元件區A2之間的分隔鰭片110。這些第一鰭片111、第二鰭片112以及分隔鰭片110並列設置於基底10上，且具有大致相同的延伸方向。
請參照圖1A，在本實施例中，每一個第一鰭片111、第二鰭片112以及分隔鰭片110經過局部地摻雜第二導電型雜質，而在每一個第一鰭片111、第二鰭片112以及分隔鰭片110分別形成至少一個源極區111S、110S、112S與至少一個汲極區111D、110D、112D。源極區111S、110S、112S與汲極區111D、110D、112D會具有和基底10相反的導電型。在一實施例中，每一個第一鰭片111、第二鰭片112以及分隔鰭片110的源極區111S、110S、112S與汲極區111D、110D、112D會分別電性連接至一源極接觸墊與一汲極接觸墊，再電性連接至一外部控制線路。
請再參照圖1，分隔鰭片110具有一第一側壁面S1及和第一側壁面S1相反的第二側壁面S2，其中第一側壁面S1靠近第一元件區A1而第二側壁面S2靠近第二元件區A2。
另外，在本實施例中，鰭片結構11並具有多個位於第一元件區A1的第一溝渠113，以及多個位於第二元件區A2的第二溝渠 114，且第一溝渠113與第二溝渠114具有相同的寬度。在圖1的實施例中，以第一鰭片111、分隔鰭片110與基底10之間所定義出第一溝渠113，以及第二鰭片112、分隔鰭片110與基底10之間定義出第二溝渠114為例來說明。
隔離結構12位於第一溝渠113與第二溝渠114內，其中隔離結構12具有不同的厚度，用以隔離閘極堆疊結構13與基底10。隔離結構12由介電材料所構成，其中介電材料例如是氧化矽、氮化矽或其他絕緣材料。
詳細而言，請參照圖1，隔離結構12包括位於第一元件區A1的第一隔離部121以及位於第二元件區A2的第二隔離部122。第一隔離部121位於第一溝渠113內，而第二隔離部122位於第二溝渠114內。如圖1所示，分隔鰭片110的第一側壁面S1以及第二側壁面S2係分別連接於第一隔離部121與第二隔離部122。
另外，第一隔離部121具有第一厚度t1，而第二隔離部122具有第二厚度t2，其中第一厚度t2小於第二厚度t2。也就是說，隔離結構12在第一元件區A1與在第二元件區A2會具有不同的厚度。
請參照圖1B，在本實施例中，分隔鰭片110的頂面110t與第一隔離部121的頂面121s之間的最小距離，即為第一鰭片111突出於第一隔離部121的頂面121s的第一高度h1。另外，分隔鰭片110的頂面110t與第二隔離部122的頂面122s之間的最小距離，即為第二鰭片112突出於第二隔離部122的頂面122s的第二高度h2。
由圖1B中可以看出，分隔鰭片110的頂面110t與第一隔離部121的頂面121s之間的最小距離h1，會大於分隔鰭片110的頂面110t與第二隔離部122的頂面122s之間的最小距離h2。因此，第一高度h1會大於第二高度h2。
請再參照圖1，閘極堆疊結構13覆蓋鰭片結構11以及隔離 結構12，並可電性連接外部控制線路。當閘極堆疊結構13被施加偏壓時，可在鰭片結構11內會產生反轉通道。
詳細而言，閘極堆疊結構13包括多個閘極堆疊條130(圖1中繪示1個為例)，且每一個閘極堆疊條130的延伸方向與第一鰭片111、第二鰭片112以及分隔鰭片110的延伸方向交錯。在一實施例中，每一個閘極堆疊條130的延伸方向會大致垂直第一鰭片111、第二鰭片112以及分隔鰭片110的延伸方向。
請參照圖1，在本實施例中，閘極堆疊條130由第一元件區A1延伸至第二元件區A2。詳細而言，閘極堆疊條130會圍繞每一個第一鰭片111的兩側壁面以及頂面111t、每一個第二鰭片112的兩側壁面及頂面112t以及分隔鰭片110的第一及第二側壁面S1、S2及頂面110t。除此之外，閘極堆疊條130會覆蓋第一隔離部121的頂面121s與第二隔離部122的頂面122s。
每一個閘極堆疊條130包括一閘絕緣層130a以及一閘導電層130b，其中閘絕緣層130a是位於閘導電層130b與第一鰭片111、第二鰭片112以及分隔鰭片110之間。閘絕緣層130a可以是高介電常數的介電材料，例如Ta2O5、HfSiO、HfSiON、HfO2、ZrO2、ZrSiO、ZrSiON、TaSiO等。閘導電層130b係形成於閘絕緣層130a上，可以是重摻雜多晶矽、金屬、金屬矽化物等導電材料。
請參照圖1A，閘極堆疊條130會位於第一鰭片111、第二鰭片112與分隔鰭片110的源極區111S、110S、112S與汲極區111D、110D、112D之間。
請一併參照圖1A與圖1B，當閘極堆疊條130、源極區111S、110S、112S與汲極區111D、110D、112D被施加偏壓時，第一鰭片111、第二鰭片112以及分隔鰭片110被閘極堆疊條130所圍繞的部分會產生反轉通道(inverse channel)115a~115c。
由圖1B可看出，每一個第一鰭片111的反轉通道寬度Weff1等於第一高度h1的兩倍加上第一鰭片111的寬度T，也就是Weff1 =2h1+T。相似地，每一個第二鰭片112的反轉通道寬度Weff2於第二高度h2的兩倍加上第二鰭片112的寬度T，也就是Weff2=2h2+T。同理，在分隔鰭片110所產生的反轉通道寬度Weff0=h1+h2+T。
承上述，第一高度h1(或第二高度h2)會和每一個第一鰭片111(或第二鰭片112)的反轉通道寬度成正相關，且第一高度h1大於第二高度h2，則每一個第一鰭片111的反轉通道寬度Weff1會大於每一個第二鰭片112的反轉通道寬度Weff2。
在其他實施例中，第二隔離部122的第二厚度t2也可以小於第一隔離部121的第一厚度t1，從而使第一鰭片111的反轉通道寬度Weff1小於第二鰭片112的反轉通道寬度Weff2。因此，藉由調變隔離結構12在不同元件區的厚度，可以微調鰭式場效電晶體1的等效通道寬度，以適用於不同的積體電路設計。
請參照圖2，本發明另一實施例的鰭式場效電晶體1’和圖1的鰭式場效電晶體1不同的部分在於，鰭式場效電晶體1’的分隔鰭片110’為虛設鰭片。也就是說，只有第一鰭片111以及第二鰭片112的源極區111S、112S與汲極區111D、112D會電性連接至外部控制線路，而分隔鰭片110的源極區110S與汲極區110D未電性連接至外部控制線路。
另外，在這個情況下，閘極堆疊條130可具有覆蓋至少一第一鰭片111的第一堆疊部131以及覆蓋至少一第二鰭片112的第二堆疊部132。第一堆疊部131以及第二堆疊部132彼此分離，以裸露位於分隔鰭片110’頂面110t的閘絕緣層130a。因此，當對鰭式場效電晶體1’施加偏壓時，只在第一鰭片111與第二鰭片112內會形成反轉通道115a、115b，而分隔鰭片110中則未形成反轉通道。在另一實施例中，也可以只在第一鰭片111與第二鰭片112內形成源極區111S、112S與汲極區111D、112D，而在分隔鰭片110內並未形成源極區110S與汲極區110D。
請參照圖3。圖3的鰭式場效電晶體1”和圖1的鰭式場效電晶體1’不同的地方在於，第一溝渠113’與第二溝渠114’分別具有不同的寬度。在圖3的實施例中，第一溝渠113’的寬度w1會大於第二溝渠114’的寬度w2。另外，位於第一溝渠113’內的第一隔離部121的厚度t1會小於第二溝渠114’內的第二隔離部122的厚度t2，而第一鰭片111的反轉通道寬度Weff1大於第二鰭片112的反轉通道寬度Weff2。
請參照圖4，顯示本發明另一實施例的鰭式場效電晶體2。在本實施例中，鰭式場效電晶體2包括基底20、鰭片結構21、隔離結構22以及閘極堆疊結構23。
鰭片結構21也包括多個具有相同延伸方向且並列設置於基底20上的鰭片210以及多個溝渠213，其中溝渠213分別位於任兩相鄰的鰭片210之間。另外，隔離結構22包括多個隔離部221，且這些隔離部221是分別設置於溝渠213內。因此，每一個鰭片210的側壁面連接於至少一隔離部221。
如圖4所示，每一個隔離部221沿著溝渠213(或鰭片210)的延伸方向被區分為一前段部分221a及與前段部分221a連接的後段部分221b，且前段部分221a與後段部分221b兩者之間具有一預定高度差d。詳細而言，在本實施例中，前段部分221a相對於基底20的厚度T1小於後段部分221b相對於基底20的厚度T2，從而使前段部分221a與後段部分221b之間具有預定高度差d。
因此，鰭片210的頂面210t和前段部分221a的頂面2210之間的最小距離，會大於鰭片210的頂面210t和後段部分221b的頂面2211之間的最小距離。也就是說，對同一鰭片210而言，鰭片210突出於前段部分221a的第一高度H1會大於突出於後段部分221b的第二高度H2。
另外，本實施例的閘極堆疊結構23包括覆蓋在鰭片210上的第一閘極堆疊條231以及第二閘極堆疊條232，其中第一與第二閘極堆疊條231、232的延伸方向和鰭片210的延伸方向彼此交錯。另外，第一 閘極堆疊條231具有一第一閘絕緣層231a及位於第一閘絕緣層231a上的第一閘導電層231b。相似地，第二閘極堆疊條232具有一第二閘絕緣層232a及位於第二閘絕緣層232a上的第二閘導電層232b。
在本實施例中，第一閘極堆疊條231覆蓋至少一個隔離部221的前段部分221a，而第二閘極堆疊條232覆蓋至少一隔離部221的後段部分221b。
也就是說，當對鰭式場效電晶體2施加偏壓時，在鰭片210和第一閘極堆疊條231重疊處所產生的反轉通道寬度，會大於鰭片210和第二閘極堆疊條232重疊處所產生的反轉通道寬度。也就是說，通過調整在同一溝渠213內的隔離部221在不同區域的厚度，也可以調整鰭式場效電晶體2的等效通道寬度。
請參照圖5，本發明實施例並提供鰭式場效電晶體的製造方法。在步驟S100中，在一基底上形成一鰭片結構，且鰭片結構具有多個溝渠。在步驟S102中，形成一配置於基底上以及多個溝渠之間的隔離結構，其中隔離結構具有不同的厚度。接著，在步驟S104中，形成閘極堆疊結構以覆蓋鰭片結構以及隔離結構。
接著，請參照圖6A至圖6J，進一步說明形成圖1所示的場效電晶體1的製造方法。請先參照圖6A至圖6C，顯示圖5之步驟S100的詳細流程。如圖6A所示，先形成初始硬質膜層3於初始基板10’上，再形成光阻層4於初始硬質膜層3上，其中光阻層4具有多個光阻開口40，以定義出多個溝渠的位置。
請參照圖6B，通過光阻層4蝕刻初始硬質膜層3，以形成一具有多個硬質膜開口30的硬質膜層3’，其中多個硬質膜開口30分別連通於多個光阻開口40。接著，如圖6C所示，繼續通過光阻層4以及硬質膜層3’蝕刻初始基板10’，以形成基底10及位於基底10上且具有多個溝渠的鰭片結構11。之後，移除光阻層4。
在一實施例中，通過光阻層4以及硬質膜層3’蝕刻初始基板10’，以形成具有多個溝渠的鰭片結構11的步驟可通過乾蝕刻或濕蝕刻製 程來實現。
於一實施方式中，濕蝕刻液可包含氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)、氟化氫(HF)/硝酸(HNO 3)/醋酸(CH 3 COOH)溶液、氫氧化銨(NH4OH)、氫氧化鉀(KOH)、上述之材料之組合或其他合適的濕蝕刻液。乾蝕刻製程包含使用氯基化學的偏壓電漿蝕刻製程，且乾蝕刻氣體可包含四氟化碳(CF 4)、三氟化氮(NF 3)、六氟化硫(SF 6)以及氦(He)。乾蝕刻可以使用例如深反應式離子蝕刻(deep reactive-ion etching；DRIE)之機制而以非等向性的方法進行。
另外，在基底10上至少定義出第一元件區A1與第二元件區A2，其中一部分位於第一元件區A1的溝渠被定義為第一溝渠113，另一部分位於第二元件區A2的溝渠被定義為第二溝渠114。鰭片結構11並具有多個位於第一元件區A1內的第一鰭片111、多個位於第二元件區A2內的第二鰭片112以及至少一個位於第一元件區A1與第二元件區A2之間的分隔鰭片110。
請繼續參照圖6D至6E，顯示圖5之步驟S102的詳細流程。如圖6D所示，形成初始隔離材料12a以填充多個溝渠(包括第一及第二溝渠113、114)以及與這些溝渠連通的硬質膜開口30，並覆蓋鰭片結構11。初始隔離材料為絕緣材料，可通過物理或化學氣相沉積來形成。請參照圖6E，移除初始隔離材料12a的一部分，以裸露硬質膜層3’的頂面。
接著，利用兩階段的蝕刻步驟來蝕刻位於第一溝渠113及第二溝渠114內的隔離材料12b。如圖6F所示，形成遮罩圖案層5，覆蓋位於第二元件區A2內的隔離材料12b，並暴露位於第一元件區A1內的隔離材料12b。接著，如圖6G所示，通過遮罩圖案層5執行一第一蝕刻步驟，以去除位於第一元件區A1內的部分隔離材料12b，而使在第二元件區A2的隔離材料12b的厚度大於在第一元件區A1的隔離材料12b’的厚度。
請參照圖6H及6I，在移除遮罩圖案層5之後，執行一第二蝕刻步驟，以同步地去除部分位於第一元件區A1的部分隔離材料12b’，以及位於第二元件區A2的部分隔離材料12b，以形成隔離結構12。
隔離結構12具有位於第一元件區A1與第二元件區A2的第一隔離部121與第二隔離部122，且第一隔離部121與第二隔離部122具有不同厚度。接著，參照圖6J，依序形成一閘絕緣層130a與一閘導電層130b覆蓋鰭片結構11，以形成如圖1所示的鰭式場效電晶體1。
須說明的是，通過改變圖6F中的遮罩圖案層5的圖案，可使位於同一溝渠內的隔離部，在前段部分與後段部分具有不同的厚度。因此，上述的製造方法也可應用於製造圖4所示的鰭式場效電晶體2。
接著，請參照圖7A至7F。以形成圖3所示的鰭式場效電晶體1”為例，說明本發明另一實施例的鰭式場效電晶體的製造方法。
請先參照圖7A，和圖6C相似，在一基底10上形成一鰭片結構11’，且鰭片結構11’具有多個溝渠，且這些溝渠具有不同的寬度。詳細而言，基底10區分為第一元件區A1與第二元件區A2，其中一部分位於第一元件區A1的溝渠被定義為第一溝渠113’，另一部分位於第二元件區A2的溝渠被定義為第二溝渠114’，而第一溝渠113’與第二溝渠114’分別具有不同的寬度。鰭片結構11’並具有多個位於第一元件區A1內的第一鰭片111、多個位於第二元件區A2內的第二鰭片112以及至少一個位於第一元件區A1與第二元件區A2之間的分隔鰭片110。每一個第一鰭片111、第二鰭片112與分隔鰭片110上仍保留硬質膜層3’。
接著，請參照圖7B至7E，顯示圖5之步驟S102另一實施例的詳細流程。如圖7B所示，形成初始隔離材料12a以填充多個溝渠(包括第一及第二溝渠113’、114’)以及與這些溝渠連通的硬質膜開口30，並覆蓋鰭片結構11’。請參照圖7C，移除初始隔離材料12a的一部分，以裸露硬質膜層3’的頂面。
接著，請參照圖7D及7E，採用不同的蝕刻速率以蝕刻位於第一 溝渠113及第二溝渠114內的隔離材料12b’、12b，以形成隔離結構12。隔離結構12包括一第一隔離部121以及第二隔離部122，第一隔離部121與第二隔離部122通過不同的蝕刻速率以形成不同的厚度。
在此步驟中，是在不使用任何光阻層或遮罩圖案層的情況下，直接通過濕蝕刻製程來移除位於第一溝渠113’及第二溝渠114’內的隔離材料12b’、12b。在執行濕蝕刻製程中，由於第一溝渠113’的寬度w1大於第二溝渠114’的寬度w2，因此第一溝渠113’內的隔離材料12b’和蝕刻液的接觸面積，會大於第二溝渠114’內的隔離材料12b和蝕刻液的接觸面積。因此，第一溝渠113’內的隔離材料12b’被蝕刻的速率，會大於第二溝渠114’內的隔離材料12b被蝕刻的速率，而分別在第一溝渠113’與第二溝渠114內分別形成較薄的第一隔離部121與較厚的第二隔離部122。
值得一提的是，本實施例中雖以濕蝕刻為例，但在其他實施例中，也可以利用乾蝕刻配合遮罩圖案層來達到相同功效。
接著，請參照圖7E與圖7F，在移除硬質膜層3’之後，形成閘極堆疊結構13覆蓋鰭片結構11’以及基底10。形成閘極堆疊結構13的細節和圖6J相似，在此不再贅述。
綜上所述，本發明所提供的鰭式場效電晶體及其製造方法，通過使隔離結構在不同的區域具有不同的厚度，來調整鰭片的反轉通道寬度。因此，本發明實施例的鰭式場效電晶體的等效通道寬度，可根據實際積體電路的設計而進行調整。
雖然本發明之實施例已揭露如上，然本發明並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明所揭露之範圍內，當可作些許之更動與調整，因此本發明之保護範圍應當以後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種鰭式場效電晶體，其包括：一基底；一鰭片結構，其設置於所述基底上，其中所述鰭片結構具有多個溝渠；一隔離結構，其配置於所述基底上以及多個所述溝渠內，其中所述隔離結構具有不同的厚度；以及一閘極堆疊結構，其覆蓋所述鰭片結構以及隔離結構。
  2. 如請求項1所述的鰭式場效電晶體，其中，所述基底區分為一第一元件區及一第二元件區，所述隔離結構包括一位於所述第一元件區的第一隔離部以及一位於所述第二元件區的第二隔離部，所述第一隔離部與所述第二隔離部具有不同的厚度。
  3. 如請求項2所述的鰭式場效電晶體，其中，所述鰭片結構包括至少一位於所述第一元件區的第一鰭片、至少一位於所述第二元件區的第二鰭片、以及一位於所述第一元件區與所述第二元件區之間的分隔鰭片，所述分隔鰭片的兩相反側壁面分別連接於所述第一隔離部以及所述第二隔離部，所述第一隔離部相對於所述基底的厚度小於所述第二隔離部相對於所述基底的厚度。
  4. 如請求項3所述的鰭式場效電晶體，其中，所述分隔鰭片的頂面與所述第一隔離部的頂面之間的最小距離大於所述分隔鰭片的頂面與所述第二隔離部的頂面之間的最小距離。
  5. 如請求項3所述的鰭式場效電晶體，其中，其中一所述溝渠為一形成於至少一所述第一鰭片與所述分隔鰭片之間的第一溝渠，另外一所述溝渠為一形成於至少一所述第二鰭片與所述分隔鰭片之間的一第二溝渠，所述第一溝渠的寬度大於所述第二溝渠的寬度。
  6. 如請求項3所述的鰭式場效電晶體，其中，所述閘極堆疊結構包括多個閘極堆疊條，多個所述閘極堆疊條的延伸方向與至少一所述第一鰭片、至少一所述第二鰭片以及所述分隔鰭片三者的延伸方向交錯，其中一所述閘極堆疊條包括一覆蓋至少一所述第一鰭片的第一堆疊部以及一覆蓋至少一所述第二鰭片的第二堆疊部，所述第一堆疊部以及所述第二堆疊部分彼此分離以裸露所述分隔鰭片的頂面。
  7. 如請求項3或6所述的鰭式場效電晶體，其中，所述第一鰭片及所述第二鰭片電性連接至一外部控制電路，所述分隔鰭片未電性連接於所述外部控制電路。
  8. 如請求項1所述的鰭式場效電晶體，其中，所述隔離結構包括多個隔離部，多個所述隔離部分別位於多個所述溝渠內，且每一個所述隔離部沿著所述溝渠的一延伸方向被區分為一前段部分以及一連接於所述前段部分的後段部分，所述前段部分以及所述後段部分兩者之間具有一預定高度差。
  9. 一種鰭式場效電晶體的製造方法，其包括：於一基底上形成一鰭片結構，其中所述鰭片結構具有多個溝渠；形成一配置於所述基底上以及多個所述溝渠之間的隔離結構，其中所述隔離結構具有不同的厚度；以及形成一閘極堆疊結構以覆蓋所述鰭片結構以及所述隔離結構。
  10. 如請求項9所述的鰭式場效電晶體的製造方法，其中，形成所述鰭片結構的步驟更進一步包括：形成一初始硬質膜層於一初始基板上；形成一光阻層於所述初始硬質膜層上，其中所述光阻層具有多個 光阻開口，以定義出多個所述溝渠的位置；通過所述光阻層蝕刻所述初始硬質膜層，以形成一具有多個硬質膜開口的硬質膜層，其中多個所述硬質膜開口分別連通於多個所述光阻開口；通過所述光阻層以及所述硬質膜層蝕刻所述初始基板，以形成具有多個所述溝渠的所述鰭片結構；以及移除所述光阻層。
TW105110744A 2016-04-06 2016-04-06 鰭式場效電晶體及其製造方法 TWI627665B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW105110744A TWI627665B (zh) 2016-04-06 2016-04-06 鰭式場效電晶體及其製造方法
US15/432,626 US10340193B2 (en) 2016-04-06 2017-02-14 Fin field effect transistor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105110744A TWI627665B (zh) 2016-04-06 2016-04-06 鰭式場效電晶體及其製造方法

Publications (2)

Publication Number Publication Date
TW201737323A TW201737323A (zh) 2017-10-16
TWI627665B true TWI627665B (zh) 2018-06-21

Family

ID=59998289

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105110744A TWI627665B (zh) 2016-04-06 2016-04-06 鰭式場效電晶體及其製造方法

Country Status (2)

Country Link
US (1) US10340193B2 (zh)
TW (1) TWI627665B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102618711B1 (ko) * 2017-01-17 2024-01-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
US10374066B2 (en) * 2017-07-11 2019-08-06 International Business Machines Corporation Fin and shallow trench isolation replacement to prevent gate collapse
US10692788B2 (en) 2017-08-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Device to decrease flicker noise in conductor-insulator-semiconductor (CIS) devices
US10658482B2 (en) 2017-11-01 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Plate design to decrease noise in semiconductor devices
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
KR102515393B1 (ko) 2018-06-29 2023-03-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10847409B2 (en) * 2018-09-27 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10686033B2 (en) * 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US10714432B1 (en) 2019-03-25 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Layout to reduce noise in semiconductor devices
US10811322B1 (en) 2019-04-10 2020-10-20 International Business Machines Corporation Different gate widths for upper and lower transistors in a stacked vertical transport field-effect transistor structure
CN112103182B (zh) * 2019-06-18 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113725220A (zh) * 2021-08-26 2021-11-30 长江存储科技有限责任公司 三维存储器及其制备方法
CN113906550A (zh) * 2021-08-31 2022-01-07 长江存储科技有限责任公司 一种半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102891087A (zh) * 2011-07-18 2013-01-23 辉达公司 与体硅衬底绝缘的半导体器件结构及其形成方法
CN104733390A (zh) * 2013-12-20 2015-06-24 台湾积体电路制造股份有限公司 用于FinFET阱掺杂的机制

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090057780A1 (en) * 2007-08-27 2009-03-05 International Business Machines Corporation Finfet structure including multiple semiconductor fin channel heights
US20110312152A1 (en) * 2010-06-16 2011-12-22 Kim Yoon-Hae Methods of Fabricating Integrated Circuit Devices Using Selective Etching Techniques that Account for Etching Distance Variations
KR101953240B1 (ko) * 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
EP3161872B1 (en) * 2014-06-27 2023-09-06 Tahoe Research, Ltd. Multi-gate transistor with variably sized fin
US9214358B1 (en) * 2014-10-30 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Equal gate height control method for semiconductor device with different pattern densites
KR102330757B1 (ko) * 2015-03-30 2021-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102326112B1 (ko) * 2015-03-30 2021-11-15 삼성전자주식회사 반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102891087A (zh) * 2011-07-18 2013-01-23 辉达公司 与体硅衬底绝缘的半导体器件结构及其形成方法
CN104733390A (zh) * 2013-12-20 2015-06-24 台湾积体电路制造股份有限公司 用于FinFET阱掺杂的机制

Also Published As

Publication number Publication date
US10340193B2 (en) 2019-07-02
TW201737323A (zh) 2017-10-16
US20170294356A1 (en) 2017-10-12

Similar Documents

Publication Publication Date Title
TWI627665B (zh) 鰭式場效電晶體及其製造方法
TWI682467B (zh) 鰭式場效電晶體的製作方法與半導體元件及其製作方法
US9887274B2 (en) FinFETs and methods for forming the same
KR101802715B1 (ko) 반도체 디바이스의 제조 방법
TWI711086B (zh) 用於製造鰭狀場效電晶體的方法、半導體裝置及用於製造其的方法
US10714613B2 (en) Semiconductor device
US11101178B2 (en) Semiconductor integrated circuit
CN106531794B (zh) 高压金属氧化物半导体晶体管元件及其制造方法
KR100574340B1 (ko) 반도체 장치 및 이의 형성 방법
TWI832034B (zh) 半導體裝置及其製造方法
US20170077300A1 (en) Semiconductor device and manufacturing method thereof
TW202038330A (zh) 積體電路裝置及其形成方法
TW202133271A (zh) 半導體裝置
CN105551958A (zh) 晶体管的形成方法
KR102269804B1 (ko) 슬롯 콘택 및 이를 형성하는 방법
US10916479B2 (en) Fabrication method for fin-based semiconductor device
TW202234525A (zh) 半導體裝置的形成方法
KR102502370B1 (ko) 반도체 디바이스 및 방법
CN106972054B (zh) 半导体器件及其制造方法
US10755943B2 (en) Method for manufacturing semiconductor device
CN107293590B (zh) 鳍式场效应晶体管及其制造方法
CN115831753A (zh) 集成电路器件的形成方法
CN111162044B (zh) 一种半导体器件的制造方法、半导体器件和电子装置
US10644166B2 (en) Method for forming semiconductor structure
CN113838934A (zh) 半导体结构及其形成方法