CN113725220A - 三维存储器及其制备方法 - Google Patents

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CN113725220A CN202110986982.6A CN202110986982A CN113725220A CN 113725220 A CN113725220 A CN 113725220A CN 202110986982 A CN202110986982 A CN 202110986982A CN 113725220 A CN113725220 A CN 113725220A
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华子群
石艳伟
姚兰
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Abstract

本申请提供了一种三维存储器及其制备方法。三维存储器的制备方法包括：提供具有至少一个鳍部的半导体衬底；在所述半导体衬底的沟槽中形成隔离材料，以填充所述沟槽的至少一部分；在鳍部上形成栅极层，并在所述栅极层的顶面形成阻挡层；以及对所述半导体衬底进行第一离子注入，其中所述阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述栅极层。

Description

三维存储器及其制备方法
技术领域
本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法。
背景技术
目前，在基于X-tacking架构的三维存储器(3D NAND)外围工艺中，随着堆叠层数的增加，对MOS区(如CMOS区)的面积的要求越来越苛刻。众多3D NAND生产商为了缩小MOS区的面积，均采用X-FET工艺，即将平面的存储器件做成三维的存储器件。
虽然，将X-FET工艺应用于3D NAND MOS工艺后，可以极大的缩小MOS区的面积，但是，随着半导体技术领域的发展，市场上对X-FET工艺下的MOS器件的性能的要求也逐步增加。例如，传统的X-FET工艺条件下的栅极层高度较大，尽管MOS区面积缩小了，但由于栅极层高度较大将会导致MOS器件性能较差，如运行速度较慢。此外，若仅减小栅极层的高度，可能会严重影响到其它工艺，例如在对高压区器件进行离子注入时，较薄的栅极层很大程度上会被离子击穿。
因此，如何在不影响其它工艺的基础上，将栅极层的高度减薄，是目前诸多半导体设计者亟待解决的难题之一。
发明内容
本申请提供了一种三维存储器的制备方法，该三维存储器的制备方法包括：提供具有至少一个鳍部的半导体衬底；在所述半导体衬底的沟槽中形成隔离材料，以填充所述沟槽的至少一部分；在鳍部上形成栅极层，并在所述栅极层的顶面形成阻挡层；以及对所述半导体衬底进行第一离子注入，其中所述阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述栅极层。
在一个实施方式中，所述鳍部包括：至少一个第一宽度的第一鳍部；以及至少一个第二宽度的第二鳍部，其中第一宽度大于第二宽度。
在一个实施方式中，所述半导体衬底包括高压器件区和低压器件区，所述第一鳍部设置于所述高压器件区，所述第二鳍部设置于所述低压器件区。
在一个实施方式中，在所述半导体衬底的沟槽中形成隔离材料，以填充所述沟槽的至少一部分包括：在所述高压器件区的、所述半导体衬底的沟槽中形成第一高度的隔离材料；以及在所述低压器件区的、所述半导体衬底的沟槽中形成第二高度的隔离材料，其中所述第一高度小于所述第二高度。
在一个实施方式中，在每个鳍部上形成栅极层，并在所述栅极层的顶面形成阻挡层包括：在所述衬底上形成初始栅极层，以填充所述沟槽且覆盖所述多个鳍部的顶面；在所述初始栅极层顶面形成初始阻挡层；以及去除部分所述初始栅极层和所述初始阻挡层，以在所述第一鳍部上形成第一栅极层，其中所述第一栅极层具有第三高度；在所述第二鳍部上形成第二栅极层，其中所述第二栅极层具有第四高度，所述第三高度大于所述第四高度；以及在所述第一栅极层和所述第二栅极层的顶面分别形成第一阻挡层和第二阻挡层。
在一个实施方式中，对所述初始栅极层进行平坦化处理。
在一个实施方式中，对所述半导体衬底进行第一离子注入，其中所述阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述栅极层包括：对所述高压器件区的、所述半导体衬底进行第一离子注入，其中所述第一阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述第一栅极层。
在一个实施方式中，所述方法还包括：对所述低压器件区的、所述半导体衬底进行第二离子注入，其中所述第二离子的能量低于所述第一离子的能量。
在一个实施方式中，在对所述半导体衬底进行第一离子注入的步骤之后，所述方法还包括：去除所述第一阻挡层和所述第二阻挡层。
在一个实施方式中，所述第三高度小于或等于440埃；以及所述第四高度小于或等于70埃。
在一个实施方式中，所述方法还包括：在所述半导体衬底的、位于所述高压器件区的所述第一栅极层两侧的部分中形成源区和漏区；以及在所述半导体衬底的、位于所述低压器件区的所述第二栅极层两侧的部分中形成源区和漏区。
在一个实施方式中，所述栅极层包括半导体层；以及所述阻挡层包括氮化硅层。
本申请另一方面提供了一种三维存储器的制备方法。该方法包括：提供具有鳍部的半导体衬底，其中所述鳍部包括设置于所述半导体衬底的高压器件区的第一鳍部，以及设置于所述半导体衬底的低压器件区的第二鳍部；在所述第一鳍部和所述第二鳍部上分别形成第一栅极层和第二栅极层，其中所述第二栅极层的高度小于所述第一栅极层的高度。
在一个实施方式中，所述第一栅极层的高度小于或等于440埃；以及所述第二栅极层的高度小于或等于70埃。
在一个实施方式中，所述第一鳍部的宽度大于所述第二鳍部的宽度。
在一个实施方式中，在所述第一鳍部上形成第一栅极层；以及在所述第二鳍部上形成第二栅极层，其中所述第二栅极层的高度小于所述第一栅极层的高度包括：在所述高压器件区的、所述半导体衬底的沟槽中形成第一高度的隔离材料；在所述低压器件区的、所述半导体衬底的沟槽中形成第二高度的隔离材料，其中所述第一高度小于所述第二高度；在所述衬底上形成初始栅极层，以填充所述沟槽且覆盖所述多个鳍部的顶面；去除部分所述初始栅极层，以在所述第一鳍部上形成第一初始栅极层；以及在所述第二鳍部上形成第二初始栅极层。
在一个实施方式中，所述方法还包括：对所述高压器件区的、所述半导体衬底进行第一离子注入，其中所述第一初始栅极层配置为在所述第一离子注入的过程中阻挡离子击穿所述第一初始栅极层。
在一个实施方式中，所述方法还包括：对所述低压器件区的、所述半导体衬底进行第二离子注入，其中所述第二离子的能量低于所述第一离子的能量。
在一个实施方式中，在对所述半导体衬底进行第一离子注入的步骤之后，所述方法还包括：去除部分所述第一初始栅极层，以在所述第一鳍部上形成第一栅极层，其中所述第一栅极层具有第三高度；以及去除部分所述第二初始栅极层，在所述第二鳍部上形成第二栅极层，其中所述第二栅极层具有第四高度，所述第三高度大于所述第四高度。
在一个实施方式中，所述方法还包括：在所述半导体衬底的、位于所述高压器件区的所述第一栅极层两侧的部分中形成源区和漏区；以及在所述半导体衬底的、位于所述低压器件区的所述第二栅极层两侧的部分中形成源区和漏区。
在一个实施方式中，所述栅极层包括半导体层。
本申请另一方面提供了一种三维存储器，包括：半导体衬底，表面形成有至少一个鳍部，其中所述多个鳍部包括设置于所述半导体衬底的高压器件区的第一鳍部，以及设置于所述半导体衬底的低压器件区的第二鳍部；第一栅极层，设置于所述第一鳍部上；以及第二栅极层，设置于所述第二鳍部上，其中所述第二栅极层的高度小于所述第一栅极层的高度。
在一个实施方式中，所述第一栅极层的高度小于或等于440埃；以及所述第二栅极层的高度小于或等于70埃。
在一个实施方式中，所述第一鳍部的宽度大于所述第二鳍部的宽度。
在一个实施方式中，所述三维存储器还包括：具有第一高度的隔离材料，形成于所述高压器件区的、所述半导体衬底的沟槽中；以及具有第二高度的隔离材料，形成于所述高压器件区的、所述半导体衬底的沟槽中，其中所述第一高度小于所述第二高度。
在一个实施方式中，所述三维存储器还包括：所述半导体衬底的、位于所述第一栅极层两侧的部分中的源区和漏区；以及在所述半导体衬底的、位于所述第二栅极层两侧的部分中的源区和漏区。
在一个实施方式中，其特征在于，所述栅极层包括半导体层。
在一个实施方式中，所述三维存储器还包括设置于所述高压器件区与所述低压器件区之间的隔离层。
根据本申请提供的三维存储器及其制备方法可至少具有以下其中之一的优点：
1)通过减小半导体衬底上高压器件区和低压器件区中栅极层的高度，可以有效提高高压器件区和低压器件区的性能，尤其可以极大地提高低压器件区的性能；以及
2)通过在高压器件区的第一栅极层顶面设置第一阻挡层，可以有效阻挡高能高压的第一离子注入时击穿第一栅极层；以及
3)通过增大高压器件区的第一初始栅极层的高度，可以有效阻挡高能高压的第一离子注入时击穿第一初始栅极层，完成第一离子注入后，可去除部分第一初始栅极层和部分第二初始栅极层，以形成第一栅极层和第二栅极层，可以有效提高高压器件区和低压器件区的性能，尤其可以极大地提高低压器件区的性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请的示例性实施方式的三维存储器的制备方法的流程图；
图2至图6是根据本申请的示例性实施方式的三维存储器的制备方法的工艺步骤图；
图7是根据本申请的另一示例性实施方式的三维存储器的制备方法的流程图；以及
图8和图9是根据本申请的另一示例性实施方式的三维存储器的制备方法的工艺步骤图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
如在本文中所使用的，术语“层”指代包括具有高度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其高度小于连续结构的高度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。
图1是根据本申请的示例性实施方式的三维存储器的制备方法1000的流程图。
如图1所示，本申请提供的三维存储器的制备方法1000可包括：S1，提供具有至少一个鳍部的半导体衬底；S2，在半导体衬底的沟槽中形成隔离材料，以填充沟槽的至少一部分；S3，在鳍部上形成栅极层，并在栅极层的顶面形成阻挡层；以及S4，对半导体衬底进行第一离子注入，其中阻挡层配置为在第一离子注入的过程中阻挡离子击穿栅极层。下面将进一步描述步骤S1～S4。
步骤S1
如图2所示的，制备三维存储器的衬底100的制备材料可以包括单晶硅、多晶硅、非晶硅、锗(Ge)衬底、锗化硅(SiGe)、砷化镓(GaAs)、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-insulator，绝缘体上锗)、自对准硅化物或任何其它适合的材料。示例性地，衬底100可例如是硅晶圆，但本申请不限于此。本申请提供的半导体衬底100可包括高压器件区110和低压器件区120，其中高压器件区110和低压器件区120可通过隔离层1隔离设置，例如高压器件区110和低压器件区120可通过浅沟槽隔离结构进行分隔。
本申请可提供具有至少一个鳍部的半导体衬底，例如，可通过刻蚀半导体衬底100，以在半导体衬底100上形成多个鳍部。示例性地，可通过刻蚀半导体衬底100的高压器件区110表面形成至少一个第一鳍部111，刻蚀半导体衬底100的低压器件区120表面形成至少一个第二鳍部121。第一鳍部111可具有第一宽度H1，以及第二鳍部121可具有第二宽度H2，其中第一宽度H1可大于第二宽度H2。换言之，高压器件区110的第一鳍部111的宽度可比低压器件区120的第二鳍部121的宽度大。
步骤S2
示例性地，在半导体衬底的沟槽中形成隔离材料，以填充沟槽的至少一部分可例如是在多个鳍部之间的沟槽中形成隔离材料，以填充沟槽的至少一部分。具体地，在多个鳍部之间的沟槽中形成隔离材料，以填充沟槽的至少一部分可包括：在高压器件区110的、多个第一鳍部111之间的沟槽中形成第一高度h1的隔离材料A；以及在低压器件区120的、多个第二鳍部121之间的沟槽中形成第二高度h2的隔离材料A，其中第一高度h1小于第二高度h2。如图2所示的，第一高度h1为在多个第一鳍部111之间的、隔离材料A与衬底100接触的表面至隔离材料A远离衬底100的表面之间的垂直距离，以及第二高度h2为在多个第二鳍部121之间的、隔离材料A与衬底100接触的表面至隔离材料A远离衬底100的表面之间的垂直距离。
步骤S3
示例性地，在鳍部上形成栅极层，并在栅极层的顶面形成阻挡层可包括：首先，如图3所示的，可在衬底100上形成初始栅极层200，以填充沟槽且覆盖多个鳍部的顶面。然后，如图4所示的，可在初始栅极层200顶面形成初始阻挡层300。再后，如图5所示的，可去除部分初始栅极层200和初始阻挡层300。具体地，去除部分初始栅极层200和初始阻挡层300的目的是为了既可以在第一鳍部111上形成第一栅极层210，又可以在第二鳍部121上形成第二栅极层220。第一栅极层210具有第三高度h3，第二栅极层220具有第四高度h4，其中第三高度h3大于第四高度h4，还可以在第一栅极层210和第二栅极层220的顶面分别形成第一阻挡层310和第二阻挡层320。如图5所示的，第三高度h3为第一栅极层210与隔离材料A接触的表面至第一栅极层210远离隔离材料A的表面之间的垂直距离，第四高度h4为第二栅极层220与隔离材料A接触的表面至第二栅极层220远离隔离材料A的表面之间的垂直距离。
由于器件要求不同，高压器件区110的第一栅极层210和低压器件区120的第二栅极层220的高度不同。示例性地，如图5所示的，高压器件区110的第一栅极层210的第三高度h3可大于低压器件区120的第二栅极层220的第四高度h4。可选地，第一栅极层210的第三高度h3可小于或等于440埃，第二栅极层220的第四高度h4可小于或等于70埃。
示例性地，第一栅极层210和第二栅极层220可包括半导体层，如多晶硅层，第一阻挡层310和第二阻挡层320可包括氮化硅层。对于特征尺寸日益减小的半导体工艺制程，本申请设置的第一栅极层210和第二栅极层220的高度均较小，如第一栅极层210的第三高度h3可小于或等于440埃，第二栅极层220的第四高度h4可小于或等于70埃。示例性地，在衬底100上形成初始栅极层200后且在初始栅极层200顶面形成初始阻挡层300之前，还可以对初始栅极层200进行平坦化处理。
步骤S4
对半导体衬底进行第一离子注入，其中阻挡层配置为在第一离子注入的过程中阻挡离子击穿栅极层可包括：对高压器件区110的、半导体衬底100进行第一离子注入，其中第一阻挡层310可配置为在第一离子注入的过程中阻挡离子击穿第一栅极层210。由于在高压器件区110，高度较小的第一栅极层210对于高能离子注入过程已无法有效起到离子注入阻挡层的作用，进而本申请通过引入第一阻挡层310，可以有效阻挡高能离子注入，防止设计外的离子击穿第一栅极层210，影响器件性能。应理解，第一阻挡层310的材料及高度可以根据栅极工艺制程以及离子注入条件进行相应调整。在对高压器件区110进行第一离子注入的过程中，在低压器件区120也可以通过第二阻挡层220遮挡第一离子注入，或者也可以通过设置光刻胶等方式遮挡第一离子注入。
示例性地，在对高压器件区110进行第一离子注入后，还可以对低压器件区120的、半导体衬底100进行第二离子注入，其中第二离子的能量低于第一离子的能量。
示例性地，在对半导体衬底100进行第一离子注入的步骤之后，方法还包括：去除第一阻挡层310和第二阻挡层320，以形成如图6所示的三维存储器的结构。例如，在高压器件区110和低压器件区120，可通过磷酸湿法刻蚀工艺等刻蚀工艺去除由氮化硅材料构成的第一阻挡层310和第二阻挡层320。
在对低压器件区120进行第二离子注入的过程中，在高压器件区110也可以同时进行第二离子注入，或者也可以通过设置光刻胶等方式遮挡第二离子注入。本实施例可通过两次不同能量的离子注入工艺，在高压器件区110和低压器件区120分别形成了各自的轻掺杂漏(LDD)区，在同一器件制程中可以有效整合高压和低压器件工艺。此外，本本申请的制备方法也可以用于3D NAND的CMOS晶圆等其他制程工艺中，同样用于解决现有制程中栅极结构无法有效阻挡高能高压低掺杂漏离子注入的问题以及通过减小栅极结构高度以提供低压器件区性能的问题。还需要指出的是，虽然本申请中，引入第一阻挡层310对高压低掺杂漏离子注入进行遮挡，但是，本申请并未具体限定所遮挡的离子注入过程只能是高压低掺杂漏离子注入，应理解，也可以是其他任意的栅极层较薄的高能注入工艺过程。
示例性地，在制备三维存储器的过程中，还可包括在半导体衬底100的、位于高压器件区110的第一栅极层210两侧的部分中形成源区和漏区；以及在半导体衬底100的、位于低压器件区120的第二栅极层两侧的部分中形成源区和漏区的过程。可选地，可通过离子注入工艺形成源区和漏区，并在源区和漏区形成自对准的金属硅化物层(salicide)。此外，在上述工艺后，还可以采用常规后段工艺进一步形成层间介质层、接触孔结构和金属布线层等结构，以实现高压器件区和低压器件区电性连接。
图7是根据本申请的另一示例性实施方式的三维存储器的制备方法2000的流程图。
如图7所示，本申请提供的三维存储器的制备方法2000可包括：S1’，提供具有鳍部的半导体衬底，其中鳍部包括设置于半导体衬底的高压器件区的第一鳍部，以及设置于半导体衬底的低压器件区的第二鳍部；S2’，在第一鳍部和第二鳍部上分别形成第一栅极层和第二栅极层，其中第二栅极层的高度小于第一栅极层的高度。为简洁起见，下文将省略部分与上文相似的描述，主要进一步描述步骤S2’。
步骤S2’
在第一鳍部上形成第一栅极层；以及在第二鳍部上形成第二栅极层，其中第二栅极层的高度小于第一栅极层的高度可包括：首先，可参考图2所示的，可在多个第一鳍部111之间的沟槽中形成第一高度H1的隔离材料A。然后，同样可参考图2所示的，可在多个第二鳍部121之间的沟槽中形成第二高度H2的隔离材料A，其中第一高度H1可小于第二高度H2。再后，如图8所示的，可在衬底100上形成初始栅极层200’，以填充沟槽且覆盖多个鳍部的顶面。初始栅极层200’可具有较大的高度。最后，如图9所示的，可去除部分初始栅极层200’，以在第一鳍部121上形成第一初始栅极层10；以及在第二鳍部121上形成第二初始栅极层20。第一初始栅极层10和第二初始栅极层20具有较大的高度。
在形成第一初始栅极层10和第二初始栅极层20后可对高压器件区110的、半导体衬底100进行第一离子注入，其中第一初始栅极层10可配置为在第一离子注入的过程中阻挡离子击穿第一初始栅极层10。
在对半导体衬底100进行第一离子注入的步骤之后，方法还包括：去除部分第一初始栅极层10和部分第二初始栅极层20，以形成如图6所示的三维存储器结构。具体地，去除部分第一初始栅极层10，以在第一鳍部111上形成第一栅极层210，其中第一栅极层210具有第三高度h3；以及去除部分第二初始栅极层20，在第二鳍部121上形成第二栅极层220，其中第二栅极层220具有第四高度h4，第三高度h3可大于第四高度h4。
示例性地，还可对低压器件区120的、半导体衬底100进行第二离子注入，其中第二离子的能量低于第一离子的能量。
示例性地，在制备三维存储器的过程中，还可包括在半导体衬底100的、位于高压器件区110的第一栅极层210两侧的部分中形成源区和漏区；以及在半导体衬底100的、位于低压器件区120的第二栅极层两侧的部分中形成源区和漏区的过程。可选地，可通过离子注入工艺形成源区和漏区，并在源区和漏区形成自对准的金属硅化物层(salicide)。此外，在上述工艺后，还可以采用常规后段工艺进一步形成层间介质层、接触孔结构和金属布线层等结构，以实现高压器件区和低压器件区电性连接。
本申请另一方面提供了一种三维存储器。具体地，可参考图6示出的根据本申请的示例性实施方式的三维存储器的结构示意图。
如图6所示，三维存储器可包括半导体衬底100、第一栅极层210以及第二栅极层220。
半导体衬底100表面可形成有至少一个鳍部，其中多个鳍部包括设置于半导体衬底100的高压器件区110的第一鳍部111，以及设置于半导体衬底100的低压器件区120的第二鳍部121。第一鳍部111的宽度大于第二鳍部121的宽度。
第一栅极层210可设置于第一鳍部上。第一栅极层210的高度可小于或等于440埃。第一栅极层210可包括半导体层。
第二栅极层220可设置于第二鳍部上，其中第二栅极层的高度小于第一栅极层的高度。第二栅极层220的高度可小于或等于70埃。第二栅极层220可包括半导体层。
在示例性实施方式中，三维存储器还可包括：具有第一高度的隔离材料和具有第二高度的隔离材料。具有第一高度的隔离材料可形成于多个第一鳍部之间的沟槽中。具有第二高度的隔离材料可形成于多个第二鳍部之间的沟槽中，其中第一高度小于第二高度。
在示例性实施方式中，三维存储器还可包括：半导体衬底的、位于第一栅极层两侧的部分中的源区和漏区；以及在半导体衬底的、位于第二栅极层两侧的部分中的源区和漏区。
在示例性实施方式中，三维存储器还可包括：设置于高压器件区与低压器件区之间的隔离层。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (28)

1.一种三维存储器的制备方法，其特征在于，包括：
提供具有至少一个鳍部的半导体衬底；
在所述半导体衬底的沟槽中形成隔离材料，以填充所述沟槽的至少一部分；
在所述鳍部上形成栅极层，并在所述栅极层的顶面形成阻挡层；以及
对所述半导体衬底进行第一离子注入，其中所述阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述栅极层。
2.根据权利要求1所述的制备方法，其特征在于，所述鳍部包括：
至少一个第一宽度的第一鳍部；以及
至少一个第二宽度的第二鳍部，其中第一宽度大于第二宽度。
3.根据权利要求2所述的制备方法，其特征在于，所述半导体衬底包括高压器件区和低压器件区，所述第一鳍部设置于所述高压器件区，所述第二鳍部设置于所述低压器件区。
4.根据权利要求3所述的制备方法，其特征在于，在所述半导体衬底的沟槽中形成隔离材料，以填充所述沟槽的至少一部分包括：
在所述高压器件区的、所述半导体衬底的沟槽中形成第一高度的隔离材料；以及
在所述低压器件区的、所述半导体衬底的沟槽中形成第二高度的隔离材料，其中所述第一高度小于所述第二高度。
5.根据权利要求4所述的制备方法，其特征在于，在每个鳍部上形成栅极层，并在所述栅极层的顶面形成阻挡层包括：
在所述衬底上形成初始栅极层，以填充所述沟槽且覆盖所述多个鳍部的顶面；
在所述初始栅极层顶面形成初始阻挡层；以及
去除部分所述初始栅极层和所述初始阻挡层，以
在所述第一鳍部上形成第一栅极层，其中所述第一栅极层具有第三高度；
在所述第二鳍部上形成第二栅极层，其中所述第二栅极层具有第四高度，所述第三高度大于所述第四高度；以及
在所述第一栅极层和所述第二栅极层的顶面分别形成第一阻挡层和第二阻挡层。
6.根据权利要求5所述的制备方法，其特征在于，在所述初始栅极层顶面形成初始阻挡层步骤之前，所述方法还包括：对所述初始栅极层进行平坦化处理。
7.根据权利要求6所述的制备方法，其特征在于，对所述半导体衬底进行第一离子注入，其中所述阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述栅极层包括：
对所述高压器件区的、所述半导体衬底进行第一离子注入，其中所述第一阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述第一栅极层。
8.根据权利要求7所述的制备方法，其特征在于，所述方法还包括：对所述低压器件区的、所述半导体衬底进行第二离子注入，其中所述第二离子的能量低于所述第一离子的能量。
9.根据权利要求7所述的制备方法，其特征在于，在对所述半导体衬底进行第一离子注入的步骤之后，所述方法还包括：去除所述第一阻挡层和所述第二阻挡层。
10.根据权利要求5所述的制备方法，其特征在于，
所述第三高度小于或等于440埃；以及
所述第四高度小于或等于70埃。
11.根据权利要求1所述的制备方法，其特征在于，所述方法还包括：
在所述半导体衬底的、位于所述高压器件区的所述第一栅极层两侧的部分中形成源区和漏区；以及
在所述半导体衬底的、位于所述低压器件区的所述第二栅极层两侧的部分中形成源区和漏区。
12.根据权利要求1-11中任一项所述的制备方法，其特征在于，
所述栅极层包括半导体层；以及
所述阻挡层包括氮化硅层。
13.一种三维存储器的制备方法，其特征在于，包括：
提供具有鳍部的半导体衬底，其中所述鳍部包括设置于所述半导体衬底的高压器件区的第一鳍部，以及设置于所述半导体衬底的低压器件区的第二鳍部；以及
在所述第一鳍部和所述第二鳍部上分别形成第一栅极层和第二栅极层，其中所述第二栅极层的高度小于所述第一栅极层的高度。
14.根据权利要求13所述的制备方法，其特征在于，
所述第一栅极层的高度小于或等于440埃；以及
所述第二栅极层的高度小于或等于70埃。
15.根据权利要求13所述的制备方法，其特征在于，所述第一鳍部的宽度大于所述第二鳍部的宽度。
16.根据权利要求13所述的制备方法，其特征在于，在所述第一鳍部上形成第一栅极层；以及在所述第二鳍部上形成第二栅极层，其中所述第二栅极层的高度小于所述第一栅极层的高度包括：
在所述高压器件区的、所述半导体衬底的沟槽中形成第一高度的隔离材料；
在所述低压器件区的、所述半导体衬底的沟槽中形成第二高度的隔离材料，其中所述第一高度小于所述第二高度；
在所述衬底上形成初始栅极层，以填充所述沟槽且覆盖所述多个鳍部的顶面；
去除部分所述初始栅极层，以
在所述第一鳍部上形成第一初始栅极层；以及
在所述第二鳍部上形成第二初始栅极层。
17.根据权利要求16所述的制备方法，其特征在于，所述方法还包括：
对所述高压器件区的、所述半导体衬底进行第一离子注入，其中所述第一初始栅极层配置为在所述第一离子注入的过程中阻挡离子击穿所述第一初始栅极层。
18.根据权利要求17所述的制备方法，其特征在于，所述方法还包括：对所述低压器件区的、所述半导体衬底进行第二离子注入，其中所述第二离子的能量低于所述第一离子的能量。
19.根据权利要求17所述的制备方法，其特征在于，在对所述半导体衬底进行第一离子注入的步骤之后，所述方法还包括：
去除部分所述第一初始栅极层，以在所述第一鳍部上形成第一栅极层，其中所述第一栅极层具有第三高度；以及
去除部分所述第二初始栅极层，在所述第二鳍部上形成第二栅极层，其中所述第二栅极层具有第四高度，所述第三高度大于所述第四高度。
20.根据权利要求13所述的制备方法，其特征在于，所述方法还包括：
在所述半导体衬底的、位于所述高压器件区的所述第一栅极层两侧的部分中形成源区和漏区；以及
在所述半导体衬底的、位于所述低压器件区的所述第二栅极层两侧的部分中形成源区和漏区。
21.根据权利要求13-20中任一项所述的制备方法，其特征在于，所述栅极层包括半导体层。
22.一种三维存储器，其特征在于，包括：
半导体衬底，表面形成有至少一个鳍部，其中所述多个鳍部包括设置于所述半导体衬底的高压器件区的第一鳍部，以及设置于所述半导体衬底的低压器件区的第二鳍部；
第一栅极层，设置于所述第一鳍部上；以及
第二栅极层，设置于所述第二鳍部上，其中所述第二栅极层的高度小于所述第一栅极层的高度。
23.根据权利要求22所述的三维存储器，其特征在于，
所述第一栅极层的高度小于或等于440埃；以及
所述第二栅极层的高度小于或等于70埃。
24.根据权利要求22所述的三维存储器，其特征在于，所述第一鳍部的宽度大于所述第二鳍部的宽度。
25.根据权利要求22所述的三维存储器，其特征在于，所述三维存储器还包括：
具有第一高度的隔离材料，形成于所述高压器件区的、所述半导体衬底的沟槽中；以及
具有第二高度的隔离材料，形成于所述低压器件区的、所述半导体衬底的沟槽中，其中所述第一高度小于所述第二高度。
26.根据权利要求22所述的三维存储器，其特征在于，所述三维存储器还包括：
所述半导体衬底的、位于所述第一栅极层两侧的部分中的源区和漏区；以及
在所述半导体衬底的、位于所述第二栅极层两侧的部分中的源区和漏区。
27.根据权利要求22-26中任一项所述的三维存储器，其特征在于，所述栅极层包括半导体层。
28.根据权利要求22-26中任一项所述的三维存储器，其特征在于，所述三维存储器还包括设置于所述高压器件区与所述低压器件区之间的隔离层。
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