CN105514165A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制造方法，该半导体器件包括基板，该基板具有逻辑器件区域和邻近逻辑器件区域的输入/输出(I/O)器件区域，该逻辑器件区域上包括逻辑器件，该I/O器件区域上包括I/O器件。在逻辑器件区域上的第一鳍型场效应晶体管(FinFET)包括从基板突出的第一半导体鳍以及三栅结构，该三栅结构具有第一栅介电层和在第一栅介电层上的第一栅电极。在I/O器件区域上的第二FinFET包括从基板突出的第二半导体鳍以及双栅结构，该双栅结构具有第二栅介电层和在第二栅介电层上的第二栅电极。第一和第二栅介电层具有不同的厚度。相关的器件和制造方法也被讨论。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括场效应晶体管(FET)的半导体器件及其制造方法，该场效应晶体管具有鳍结构。
背景技术
半导体器件的尺寸被减小以便形成大容量、高性能和高集成的器件。例如，为了增大每单位面积的半导体器件的集成度，通过减小半导体器件的尺寸并减小半导体器件之间的间隔，可以增加半导体器件的密度。然而，当半导体器件具有二维(2D)平面结构时，随着半导体器件的尺寸减小，水平沟道的长度可以减小，并由此会发生短沟道效应。为了减小或防止这样的短沟道效应，可以使用具有竖直鳍结构的FinFET。由于FinFET的结构特性，FinFET可通过确保有效沟道长度来减小或防止短沟道效应，并可通过增大栅宽度来增大操作电流的水平。
发明内容
本发明构思提供一种半导体器件以及制造该半导体器件的方法，该半导体器件包括具有不同栅结构的鳍型场效应晶体管(FinFET)，其可以提高包括具有不同尺寸的FinFET的逻辑器件的性能，可根据鳍缩小尺寸(finscaling)提高逻辑器件的性能，可提高输入/输出(I/O)器件的可靠性，并可以减小或防止漏电流。
根据一些实施方式，半导体器件包括基板，该基板包括在其上具有逻辑器件的逻辑器件区域和邻近该逻辑器件区域的在其上具有输入/输出(I/O)器件的I/O器件区域。在逻辑器件区域上的第一鳍型场效应晶体管(FinFET)包括从基板突出的第一半导体鳍以及三栅结构，该三栅结构包括第一栅介电层和在该第一栅介电层上的第一栅电极。在I/O器件区域上的第二FinFET包括从基板突出的第二半导体鳍以及双栅结构，该双栅结构包括第二栅介电层和在第二栅介电层上的第二栅电极。第一和第二栅介电层具有不同的厚度。
在一些实施方式中，第二栅介电层在第二半导体鳍的顶部处的厚度可以足以防止在第二FinFET操作期间在第二半导体鳍的顶部处形成沟道区，第一栅介电层在第一半导体鳍的顶部处的厚度可以足以允许在第一FinFET操作期间在第一半导体鳍的顶部处形成沟道区。
在一些实施方式中，第二栅介电层可包括在第二半导体鳍的顶部上的盖绝缘膜以及在盖绝缘膜上并沿着第二半导体鳍的相对侧壁延伸的具有均匀厚度的外部电介质膜。外部电介质膜可具有与第一栅介电层相同的厚度。
在一些实施方式中，盖绝缘膜和/或外部电介质膜可以是蚀刻停止膜。
在一些实施方式中，第二半导体鳍的顶部可以没有第二栅电极，第二栅介电层的与第二半导体鳍的顶部相对的表面可以与第二栅电极的表面共面。
在一些实施方式中，第一和第二栅电极可以是同一导电层的电分离部分。
在一些实施方式中，第一和第二栅电极可具有在各自的鳍的侧壁和顶表面上基本上均匀的厚度。
在一些实施方式中，第一半导体鳍相对于基板表面的高度可以大于或等于第二半导体鳍相对于基板表面的高度，和/或第二半导体鳍的宽度可以大于或等于第一半导体鳍的宽度。
在一些实施方式中，第三FinFET可以提供在逻辑器件区域上。第三FinFET可包括从基板突出的第三半导体鳍以及双栅结构，该双栅结构包括第三栅介电层和在第三栅介电层上第三栅电极。第三栅介电层的厚度可以大于第一栅介电层的厚度。
在一些实施方式中，相应的栅间隔物可以设置在第一和第二半导体鳍上，在第一和第二半导体鳍上的第一和第二栅电极与在第一和第二半导体鳍的端部处的相应源/漏区之间。相应的源/漏区可以是在至少一个维度上大于第一和第二半导体鳍的相应沟道区的外延结构。
根据本发明构思的方面，提供一种半导体器件，该半导体器件包括基板、形成在基板上的具有三栅结构的第一鳍型场效应晶体管(FinFET)、和形成在基板上的具有双栅结构的第二FinFET。
根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括基板、形成在基板上的第一区中的具有三栅结构的第一鳍型场效应晶体管(FinFET)、和形成在基板上的第二区中的具有双栅结构的第二FinFET，其中第一区是在其中设置逻辑器件的区域，第二区是在其中设置输入/输出(I/O)器件的区域，其中第一FinFET的第一鳍从基板起的高度等于或大于第二FinFET的第二鳍从基板起的高度。
根据本发明构思的另一方面，提供一种制造半导体器件的方法，该方法包括：准备基板，第一区和第二区定义在该基板中；在每个第一区和第二区中形成鳍；和通过形成覆盖鳍的栅电极来形成鳍型场效应晶体管(FinFET)，其中形成鳍包括：在第一区中形成第一鳍，该第一鳍在第一方向上延伸并具有第一高度；和在第二区中形成第二鳍，该第二鳍在第一方向上延伸并具有第二高度，形成FinFET包括通过形成具有覆盖第一鳍的两个侧表面和顶表面的三栅结构的第一栅电极而在第一区中形成第一FinFET以及通过在第二区中形成具有覆盖第二鳍的两个侧表面的双栅结构的第二栅电极而形成第二FinFET。
根据本发明构思的另一方面，提供一种制造半导体器件的方法，该方法包括：准备基板；在基板上形成第一鳍和第二鳍，该第一鳍在第一方向上延伸并具有第一高度，该第二鳍在第一方向上延伸并具有第二高度；通过形成具有覆盖第一鳍的两个侧表面和顶表面的三栅结构的第一栅电极而形成第一鳍型场效应晶体管(FinFET)，以及通过形成具有覆盖第二鳍的两个侧表面的双栅结构的第二栅电极而形成第二FinFET。
附图说明
从下文结合附图的详细描述，本发明构思的实例实施方式将被更清楚地理解，在图中：
图1是透视图，示出根据一些实施方式的包括具有不同栅结构的场效应晶体管(FET)的半导体器件；
图2是根据一些实施方式的沿图1的半导体器件的线I-I'截取的截面图；
图3至5是截面图，对应于根据一些实施方式的沿图1的半导体器件的线I-I'截取的截面图；
图6是透视图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件；
图7是根据一些实施方式的沿图6的半导体器件的线II-II'截取的截面图；
图8至10是截面图，对应于根据一些实施方式的沿图6的半导体器件的线II-II'截取的截面图；
图11是透视图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件；
图12是根据一些实施方式的沿图11的半导体器件的线III-III'截取的截面图；
图13至16是截面图，对应于根据一些实施方式的沿图11的半导体器件的线III-III'截取的截面图；
图17是透视图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件；
图18是根据一些实施方式的沿图17的半导体器件的线IV-IV'截取的截面图；
图19至22是截面图，对应于根据一些实施方式的沿图17的半导体器件的线IV-IV'截取的截面图；
图23是透视图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件；
图24是根据一些实施方式的沿图23的半导体器件的线V-V'和VI-VI'截取的截面图；
图25是截面图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件；
图26A至32B是透视图和截面图，用于说明根据一些实施方式的制造图3的半导体器件的方法，其中图26B、27B、……、和图32B分别是沿图26A、27A、……、和图32A的线VII-VII'截取的截面图；
图33A至33F是用于说明根据一些实施方式的制造图1的半导体器件的方法的截面图；
图34A至34D是用于说明根据一些实施方式的制造图8的半导体器件的方法的截面图；
图35A至35D是用于说明根据一些实施方式的制造图13的半导体器件的方法的截面图；
图36A和36B是用于说明根据一些实施方式的制造图19的半导体器件的方法的截面图；
图37是用于说明根据一些实施方式的制造图23的半导体器件的方法的截面图；
图38是示出根据一些实施方式的半导体器件的器件区域的框图；
图39是电路图，示出根据一些实施方式的包括具有不同栅结构的鳍型场效应晶体管(FinFET)的静态随机存取存储器(SRAM)；以及
图40是示出根据一些实施方式的包括具有不同栅结构的FET的电子系统的框图。
具体实施方式
在下文，将参考附图更充分地描述本发明构思，在附图中示出本发明构思的元件。然而，本发明构思可以以许多不同的形式实现并且不应理解为限于在此阐述的实例实施方式。而是，提供这些实施方式使得本公开将彻底和完整，并将向本领域一般技术人员全面地传达本发明构思的范围。在整个说明书中，相同的参考数字表示相同的部件。为了方便描述和清楚起见，夸大了在附图中的元件的结构或尺寸，并且与详细说明无关的部件在附图中被省略。在此使用的术语仅用于描述示例实施方式而不旨在限制示例实施方式。
将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接连接到”或“直接联接到”另一元件或层时，不存在中间元件或层。相同的附图数字通篇指代相同的元件。如这里所用，术语“和/或”包括相关列举项目的一种或多种的任意和所有组合。
还将理解，当层被称为“在”另一层或基板“上”时，它可以直接在另一层或基板上，或者也可以存在中间层。相反，当元件被称为“直接在”另一元件“上”时，不存在中间元件。
将理解，虽然术语第一、第二等可以用于此来描述各种元件，但是这些元件应不受这些术语限制。这些术语只用于区分一个元件与其他元件。因此，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而不背离本发明构思的教导。
在描述本发明的上下文(特别是在权利要求的上下文)中使用的术语“一”和“该”及类似指示物应被理解为涵盖单数和复数两者，除非此处另外指示或者与上下文明显矛盾。术语“包括”、“具有”和“包含”将被理解为开放性术语(即，意谓着“包括，但不限于”)，除非另外说明。表述诸如“……中的至少一个”当在一列元件之后时，修饰整列元件而不修饰该列中的个别元件。
可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明构思的实施方式不应被理解为限于在此示出的区域的特定形状，而是将包括由于例如由制造引起的形状的偏离。
除非另有界定，这里使用的所有技术和科学术语具有本发明所属领域的普通技术人员通常理解的相同意思。注意到，这里提供的任意或所有示例或示范性术语的使用仅旨在更好地说明本发明，而不是对本发明的范围施加限制，除非另外说明。此外，除非另外限定，在通用字典中定义的所有术语不应被过度解释。
图1是透视图，示出根据一些实施方式的包括具有不同栅结构的场效应晶体管(FET)的半导体器件100。图2是根据一些实施方式的沿图1的半导体器件100的线I-I'截取的截面图。
参考图1和2，本示例实施方式的半导体器件100可包括在基板110上具有不同栅结构的第一和第二鳍型场效应晶体管(FinFET)FET1和FET2。例如，本示例实施方式的半导体器件100可包括设置在基板110上第一区A1中的第一FinFETFET1和设置在基板110上第二区A2中的第二FinFETFET2，第一FinFETFET1的栅结构可不同于第二FinFETFET2的栅结构。
更详细地，半导体器件100可包括基板110、器件隔离膜120、半导体层130和栅结构170。
基板110可包括硅(Si)，例如，单晶硅、多晶硅或非晶硅。然而，基板110的材料不限于硅。例如，在一些实施方式中，基板110可包括IV族半导体诸如锗(Ge)、IV-IV族化合物半导体诸如硅锗(SiGe)或碳化硅(SiC)、或者III-V族化合物半导体诸如砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)。
基板110可以基于体硅基板(siliconbulksubstrate)或绝缘体上硅(SOI)基板。在本示例实施方式的半导体器件100中，基板110可以基于体硅基板。在一些实施方式中，基板110可以不限于体硅基板或SOI基板，并且可以是例如基于外延晶片、抛光晶片或退火晶片的基板。以下将参考图6至10详细说明基于SOI基板的半导体器件100。
虽然图1和2未示出，但是基板110可包括导电区，例如，掺杂有杂质的阱或掺杂有杂质的各种结构。此外，根据掺杂杂质的类型，基板110可以是P型基板或N型基板。
基板110可以根据形成在基板110上的器件类型被分成不同的区域。例如，基板110可以被分成在其中形成逻辑器件或操作器件的第一区A1和在其中形成输入/输出(I/O)器件或有关接口的器件的第二区A2。然而，基板110不限于第一区A1和第二区A2。例如，基板110可以根据形成在基板110上的器件的类型被分成三个或更多区域。
器件隔离膜120可以设置在基板110上以具有预定高度，并可以由绝缘材料形成。例如，器件隔离膜120可包括氧化物膜、氮化物膜和/或氮氧化物膜。由于器件隔离膜120设置在第一鳍130-1之间以及在第二鳍130-2之间，所以器件隔离膜120可用于使第一鳍130-1彼此电分离并使第二鳍130-2彼此电分离。
半导体层130可具有鳍形状，并可包括形成在第一区A1中的第一鳍130-1和形成在第二区A2中的第二鳍130-2。多个半导体层130可以在第二方向(y方向)上设置并沿着第二方向间隔开，并且可在第一方向(x方向)上延伸以彼此平行。半导体层130可从基板110延伸并且可在第三方向(z方向)上从器件隔离膜120的顶表面突出。虽然为了方便描述起见，在图1和2中在第一区A1中示出了一个第一鳍130-1并且在第二区A2中示出了一个第二鳍130-2，但是本示例实施方式不限于此。例如，两个或更多第一鳍130-1可以形成在第一区A1中并且两个或更多第二鳍130-2可以形成在第二区A2中。
第一鳍130-1的结构可以与第二鳍130-2的结构不同或相同。在本示例实施方式的半导体器件100中，第一鳍130-1的结构可不同于第二鳍130-2的结构。详细地，第一鳍130-1可从基板110突出并可在第一方向(x方向)上延伸。第二鳍130-2也可从基板110突出并且可在第一方向(x方向)上延伸。第一鳍130-1和第二鳍130-2延伸的方向可以相同，如图1所示。然而，第一鳍130-1和第二鳍130-2延伸的方向可以不必相同。
第一鳍130-1可以在第二方向(y方向)上具有第一宽度W1，并且可以在第三方向(z方向)上具有从器件隔离膜120的顶表面起的第一高度H1。第二鳍130-2可以在第二方向上具有第二宽度W2，并且可在第三方向上具有从器件隔离膜120的顶表面起的第二高度H2。第一高度H1可以大于第二高度H2。此外，第一宽度W1可以等于或小于第二宽度W2。因此，第一鳍130-1的高宽比可以大于第二鳍130-2的高宽比。在一些实施方式中，第一鳍130-1的高宽比可以基本上与第二鳍130-2d的高宽比相同，类似于图11的半导体器件100h。
第一鳍130-1和第二鳍130-2可以基于基板110形成。因此，第一鳍130-1和第二鳍130-2可以由与基板110相同的材料形成。第一鳍130-1和第二鳍130-2在栅电极172-1或172-2的沿第一方向(x方向)的两个侧表面上的部分可以用杂质离子重掺杂以形成源/漏区。
栅结构170可以形成在器件隔离膜120上以覆盖部分的第一鳍130-1和第二鳍130-2并在第二方向(y方向)上延伸。虽然为了方便描述起见，在图1中提供了一个栅结构170，但是本示例实施方式不限于此，例如两个或更多栅结构170可以形成在第一方向上。
栅结构170可包括形成在第一鳍130-1上的第一栅结构170-1和形成在第二鳍130-2上的第二栅结构170-2。第一栅结构170-1可以不同于第二栅结构170-2。
详细地，第一栅结构170-1可包括第一电介质膜174-1和第一栅电极172-1，第二栅结构170-2可包括第二电介质膜174-2和第二栅电极172-2。第一电介质膜174-1可覆盖第一鳍130-1的两个侧表面和顶表面并可以具有均匀的厚度。例如，第一电介质膜174-1可以在第一鳍130-1的两个侧表面和顶表面上具有第一厚度D1。第二电介质膜174-2可以覆盖第二鳍130-2的两个侧表面和顶表面，第二电介质膜174-2在第二鳍130-2的顶表面上的厚度可以大于第二电介质膜174-2在第二鳍130-2的侧表面上的厚度。例如，在第二鳍130-2的两个侧表面上的第二电介质膜174-2可具有第一厚度D1，在第二鳍130-2的顶表面上的第二电介质膜174-2可具有第二厚度D2。第二厚度D2可以大于第一厚度D1。例如，第二厚度D2可以是第一厚度D1的大约五倍或更多倍。
第二厚度D2可以足够大以在操作电压被施加到设置在第二鳍130-2上的第二栅电极172-2时不在第二鳍130-2的顶表面上形成沟道或足够防止该沟道的形成。由于第二电介质膜174-2形成为使得在第二鳍130-2的顶表面上的第二电介质膜174-2比在第二鳍130-2的两个侧表面上的第二电介质膜174-2厚，所以第二FinFETFET2可具有双栅结构。供参考，术语‘双栅结构’可以指在其中三维(3D)鳍中的两个表面，即，两个侧表面用作沟道区的结构。在其中不仅鳍的两个侧表面而且鳍的顶表面用作沟道区的结构可以被称为三栅结构，第一FinFETFET1可具有三栅结构。
第一电介质膜174-1和第二电介质膜174-2的每个均可以由绝缘材料形成。例如，第一电介质膜174-1和第二电介质膜174-2的每个可以由氧化物诸如硅氧化物(SiO2)或氮化物诸如硅氮化物(SiNx)形成。
第一电介质膜174-1和第二电介质膜174-2的每个可以由高k介电材料形成。例如，第一电介质膜174-1和第二电介质膜174-2的每个可包括铪氧化物(HfO2)、铪硅氧化物(HfSiO4)、镧氧化物(La2O3)、镧铝氧化物(LaAlO3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSiO4)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、锶钛氧化物(SrTiO3)、钇氧化物(Y2O3)、铝氧化物(Al2O3)、铅钪钽氧化物(PbSc0.5Ta0.5O3)、或铌酸铅锌(PbZnNbO3)。
第一电介质膜174-1和第二电介质膜174-2的每个均可以由金属氧化物、其硅酸盐、或其铝酸盐形成。金属氧化物的示例可包括HfO2、ZrO2、TiO2和Al2O3。在一些实施方式中，第一电介质膜174-1和第二电介质膜174-2的每个均可以由金属氮氧化物、其硅酸盐、或其铝酸盐形成。金属氮氧化物的示例可包括氮氧化铝(AlON)、氮氧化锆(ZrON)、氮氧化铪(HfON)、氮氧化镧(LaON)和氮氧化钇(YON)。硅酸盐或铝酸盐的示例可包括ZrSiON、HfSiON、LaSiON、YSiON、ZrAlON和HfAlON。
第一电介质膜174-1和第二电介质膜174-2的每个均可以由钙钛矿型氧化物、铌酸盐或钽铁矿系统材料、钨青铜系统材料、或铋层状钙钛矿(Bi-layeredpervoskite)系统材料形成。
每个第一电介质膜174-1和第二电介质膜174-2可以通过利用各种沉积方法诸如化学气相沉积(CVD)、低压CVD(LPCVD)、大气压CVD(APCVD)、低温CVD(LTCVD)、等离子体增强CVD(PECVD)、原子层CVD(ALCVD)、原子层沉积(ALD)或物理气相沉积(PVD)中的任意一种形成。
如图1和2所示，第一电介质膜174-1和第二电介质膜174-2也可形成在器件隔离膜120上。在器件隔离膜120上，每个第一电介质膜174-1和第二电介质膜174-2可具有第一厚度D1。在一些实施方式中，第一电介质膜174-1和第二电介质膜174-2可以不在器件隔离膜120上延伸或可以不形成在器件隔离膜120上。
第一栅电极172-1可覆盖第一鳍130-1的两个侧表面和顶表面的部分，其中第一电介质膜174-1设置在第一栅电极172-1与第一鳍130-1之间，第二栅电极172-2可覆盖第二鳍130-2的两个侧表面和顶表面的部分，其中第二电介质膜174-2设置在第二栅电极172-2与第二鳍130-2之间。因此，第一鳍130-1、第一电介质膜174-1和第一栅电极172-1可构成或限定第一FinFETFET1，第二鳍130-2、第二电介质膜174-2和第二栅电极172-2可构成或限定第二FinFETFET2。栅结构170的第一栅电极172-1和第二栅电极172-2的每个可在第二方向(y方向)上延伸，如上所述。第一栅电极172-1和第二栅电极172-2可以不彼此电连接。这是因为第一区A1中的器件所需的第一栅电极172-1的操作电压可以不同于第二区A2中的器件所需的第二栅电极172-2的操作电压。
如图1和2所示，在第一方向(x方向)上，第一栅电极172-1的宽度可以与第二栅电极172-2的宽度相同。然而，在一些实施方式中，在第一方向(x方向)上，第一栅电极172-1的宽度可以不同于第二栅电极172-2的宽度。例如，第一栅电极172-1和第二栅电极172-2可以形成为使得第一栅电极172-1在第一方向上的宽度小于第二栅电极172-2在第一方向上的宽度。第一栅电极172-1和第二栅电极172-2的每个在第一方向上的宽度可对应于第一FinFETFET1和第二FinFETFET2的每个的栅长度GI。栅长度GI可对应于沟道长度。供参考，沟道宽度可以被定义为鳍的接触栅电极的表面在垂直于沟道长度的方向上的长度。例如，在第一FinFETFET1中，沟道宽度可以是大约2*H1+W1。在第二FinFETFET2中，由于顶表面不用来形成沟道，所以沟道宽度可以是大约2*H2。第一FinFETFET1的栅长度GI可以小于或等于第二FinFETFET2的栅长度GI。
第一栅电极172-1和第二栅电极172-2的每个均可以由多晶硅形成，或可以由通过用金属材料诸如铝(Al)、镍(Ni)、钨(W)、钛(Ti)或钽(Ta)掺杂多晶硅获得的导电材料形成。在一些实施方式中，第一栅电极172-1和第二栅电极172-2的每个可以由金属形成。例如，第一栅电极172-1和第二栅电极172-2的每个可以由氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)或碳化钽(TaC)形成。第一栅电极172-1和第二栅电极172-2的每个均可以形成为具有单层或多层结构。
根据本示例实施方式的半导体器件100，由于具有三栅结构的FinFET形成于逻辑器件形成在其中的第一区A1中并且具有双栅结构的FinFET形成于I/O器件形成在其中的第二区A2中，所以逻辑器件的性能可以提高，I/O器件的可靠性可以提高，并且可以减小或防止漏电流。此外，可以根据逻辑器件的功能形成具有不同尺寸的FinFET。因此，根据本示例实施方式的半导体器件100，由于具有三栅结构和双栅结构的FinFET组合并形成为适合于第一区A1中的逻辑器件，所以可以提高所有逻辑器件的性能。
供参考，形成在第一区A1中的逻辑器件可以应用于低功率芯片，诸如图形卡芯片或移动应用处理器。逻辑器件，其是用于实际执行操作的器件(例如，中央处理器(CPU))，可执行各种运算和逻辑操作，有效电流值与漏电流值的比率对逻辑器件会是重要的。例如，CPU尽管有高漏电流值仍然需要高有效电流值，图形卡芯片可需要比CPU低的漏电流值，但是有效电流值对图形卡芯片会是重要的。同样，移动应用处理器可需要低漏电流值，因为功耗以及有效电流值可以对移动应用处理器是重要的。
相反，I/O器件，其形成在第二区A2中并且是用于与执行不同功能的器件(例如，存储器件)连接的器件，可用于接收外电压并传输外电压到逻辑器件，和/或从逻辑器件接收输入并输出该输入到外部。由于I/O器件接收外部信号，所以除非外电压改变，I/O器件的操作电压不会改变，由此I/O器件的栅长度不会改变。例如，当I/O器件的操作电压减小且栅长度减小时，不会获得期望的输出。因此，I/O器件的栅长度和操作电压不会改变，不同于逻辑器件。
然而，由于执行有关适合于逻辑器件的鳍结构的工艺，所以I/O器件的可靠性特征诸如热载流子注入(HCI)、偏压温度不稳定性(BTI)、与时间有关的电介质击穿(TDDB)和漏电流特性退化。例如，随着用于逻辑器件的鳍的宽度减小并且用于I/O器件的鳍的宽度减小，产生热载流子的横向场、产生栅诱导的漏极泄漏(GIDL)的带-带隧穿(BTBT)、和增大BTI和TDDB的氧化物膜可以在鳍的顶部处增加或最大化。换句话说，随着鳍的宽度减小并由此其高宽比增大，栅可控制性可以提高并且可以在鳍的顶部最大化。因此，在鳍的顶部的横向场、BTBT和氧化物场(oxidefield)可以最大化。关于逻辑器件，由于因缩小尺寸导致鳍的宽度减小并因而其高宽比增大，所以逻辑器件的操作电压也可减小，并因此不会成为难题。然而，关于I/O器件，由于I/O器件的操作电压如上所述没有改变，所以在鳍的顶部处BTBT和场的增大可以增大漏电流并降低可靠性特征，诸如HCI、BTI和TDDB。
根据本示例实施方式的半导体器件100，由于具有三栅结构的FinFET形成于逻辑器件形成在其中的第一区A1中并且具有双栅结构的FinFET形成于I/O器件形成在其中的第二区A2中，所以I/O器件的一个问题，即，大漏电流和降低的可靠性可以被处理或解决。即，由于应用于I/O器件的FinFET形成为具有双栅结构，在该双栅结构中沟道没有形成在鳍的顶表面上，所以即使鳍的高宽比因缩小尺寸而增大，在鳍的顶部处高BTBT和高场的问题也可以减轻或解决。由于应用于逻辑器件的FinFET还具有三栅结构，所以逻辑器件的性能可以由于缩小尺寸而提高。此外，具有各种尺寸和结构的FinFET可以用于逻辑器件，并且预定电压或更高电压必须施加到其上的FinFET可以存在用于逻辑器件的功能，像在I/O器件中一样。因此，由于双栅结构也被应用于具有所述功能的逻辑器件的FinFET，所以性能可以由于缩小尺寸而提高并且与漏电流有关的问题和/或降低的可靠性可以被处理或解决。
图3至5是截面图，对应于根据一些实施方式的沿图1的半导体器件100的线I-I'截取的截面图。为了方便描述，已经参考图1作出的描述将被简要地重复或省略。
参考图3，本示例实施方式的半导体器件100a与图1的半导体器件100之间的差别为第二栅结构170-2a。详细地，第二栅结构170-2a可以形成在第二区A2中，并可以包括第二电介质膜174-2a、盖绝缘膜176和第二栅电极172-2。第二鳍130-2和第二栅电极172-2与图1的半导体器件100的那些相同。
第二电介质膜174-2a可以形成为始终具有均匀厚度，类似于第一电介质膜174-1。例如，第二电介质膜174-2a在第二鳍130-2的两个侧表面及顶表面上的厚度可以相同。然而，第二电介质膜174-2a可以形成为覆盖第二鳍130-2和盖绝缘膜176，不同于第一电介质膜174-1。即，第二电介质膜174-2a可覆盖第二鳍130-2的两个侧表面以及盖绝缘膜176的两个侧表面和顶表面。第二电介质膜174-2a的材料可以与图1的半导体器件100中的那些相同。
本示例实施方式的半导体器件100a中的第二栅结构170-2a可还包括盖绝缘膜176，不同于图1的半导体器件100的第二栅结构170-2。盖绝缘膜176可以形成在第二鳍130-2的顶表面上，并可以由绝缘材料形成，类似于第二电介质膜174-2a。例如，盖绝缘膜176可以由氧化物诸如硅氧化物(SiO2)、氮化物诸如硅氮化物(SiNx)、或绝缘材料诸如氮氧化物形成。此外，盖绝缘膜176可以由高k介电材料形成。盖绝缘膜176的材料可以与第二电介质膜174-2a的材料相同或不同。
盖绝缘膜176可以形成为具有第三厚度D3。第三厚度D3可以大于第二电介质膜174-2a的厚度。第三厚度D3可以足够大以允许第二FinFETFET2具有双栅结构，尽管第二电介质膜174-2a具有所述厚度。更详细地，盖绝缘膜176的第三厚度D3和第二电介质膜174-2a的厚度的总厚度可以足以在操作电压施加到第二栅电极172-2时防止在第二鳍130-2的顶表面上形成沟道(即，足够大以不形成沟道)。
因此，本示例实施方式的半导体器件100a与图1的半导体器件100的相同之处在于：具有双栅结构的FinFET形成于在其中形成I/O器件的第二区A2中，虽然半导体器件100a与半导体器件100之间的差别在于第二栅结构170-2a的结构。因此，本示例实施方式的半导体器件100a的效应或功能可以与图1的半导体器件100的效应或功能相同。同样，在一些实施方式中，第二栅结构170-2a可以形成在第一区A1中以及第二区A2中。
参考图4，本示例实施方式的半导体器件100b与图1的半导体器件100之间的差别为第二鳍130-2a和第二栅结构170-2b。
第二鳍130-2a的竖直截面可具有在其中上端(在此也被称为上侧)窄且下端(在此也被称为下侧)宽的梯形形状或渐缩形状。即，当图1的半导体器件100中的第二鳍130-2的竖直截面具有其中上侧和下侧具有相同长度的矩形形状时，本示例实施方式的半导体器件100b中的第二鳍130-2a的竖直截面具有其中在第二方向(y方向)上的宽度朝上减小的渐缩形状。例如，第二鳍130-2a在顶部可具有第二宽度W2且在底部可具有第三宽度W3，第三宽度W3可以大于第二宽度W2。这样，当第二鳍130-2a形成为具有渐缩形状时，在顶部的高BTBT和高场的问题可以由于第二鳍130-2a的结构特性而减小。
当第二鳍130-2a形成在基板110上时，具有渐缩形状的第二鳍130-2a可以通过适当地调节蚀刻气体和蚀刻工艺条件来调节各向异性蚀刻速率而形成。此外，通过分别蚀刻第一鳍130-1和第二鳍130-2a，第一鳍130-1可以形成为具有矩形形状并且第二鳍130-2a可以形成为具有渐缩形状。在一些实施方式中，通过同时蚀刻第一鳍130-1和第二鳍130-2a，第一鳍130-1和第二鳍130-2a两者都可以形成为具有渐缩形状。
第二电介质膜174-2b可以形成为围绕第二鳍130-2a的两个侧表面和顶表面，或以别的方式形成在第二鳍130-2a的两个侧表面和顶表面上，类似于图1的半导体器件100的第二电介质膜174-2。然而，由于第二鳍130-2a的侧表面形成为倾斜的，所以第二电介质膜174-2b可以形成为沿着第二鳍130-2a的侧表面倾斜。第二电介质膜174-2b也可以在第二鳍130-2a的两个侧表面上形成为具有较小的厚度并且可以在第二鳍130-2a的顶表面上形成为具有较大的厚度。第二电介质膜174-2b在第二鳍130-2a的顶表面上的厚度可足够大而不在第二鳍130-2a的顶表面上形成沟道或足以防止形成该沟道。因此，本示例实施方式的第二FinFETFET2也可具有双栅结构。
参考图5，本示例实施方式的半导体器件100c与图3的半导体器件100a之间的差别为第二栅结构170-2c。详细地，第二栅结构170-2c可以形成在第二区A2中，并可包括第二电介质膜174-2c、盖绝缘膜176和第二栅电极172-2。第二鳍130-2a的结构可以与图4的半导体器件100b中的第二鳍130-2a相同。
第二电介质膜174-2c可形成为全部具有均匀厚度，类似于图3的半导体器件100a的第二电介质膜174-2a，并且可形成为覆盖第二鳍130-2a和盖绝缘膜176。然而，由于第二鳍130-2a的侧表面形成为倾斜的，所以第二电介质膜174-2c可以形成为沿着第二鳍130-2a的侧表面倾斜。
盖绝缘膜176可以在第二鳍130-2a的顶表面上形成为具有第三厚度D3(见图3)。盖绝缘膜176的材料或厚度可以与图3的半导体器件100a中的盖绝缘膜的相同。
即使在本示例实施方式的半导体器件100c中，由于第二电介质膜174-2c和盖绝缘膜176，第二FinFETFET2也可形成为在第二区A2中具有双栅结构。
图6是透视图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件100d。图7是根据一些实施方式的沿图6的半导体器件100d的线II-II'截取的截面图。为了方便描述，已经参考图1作出的描述将被简要地重复或省略。
参考图6和7，本示例实施方式的半导体器件100d与图1的半导体器件100之间的差别在于：基板110-S是基于SOI基板。
更详细地，基板110-S可包括基底基板112和形成在基底基板112上的掩埋氧化物(BOX)层114。第一鳍130-1a和第二鳍130-2b可形成在BOX层114上。BOX层114可执行与图1的半导体器件100的器件隔离膜120相同的功能。在一些实施方式中，额外的器件隔离膜可形成在第一鳍130-1a之间的BOX层114上以及第二鳍130-2b之间的BOX层114上。
第二栅结构170-2d可具有与图1的第二栅结构170-2相同的结构，除了第二电介质膜174-2形成在BOX层114上而不是器件隔离膜120上之外。如上所述，当额外的器件隔离膜形成在BOX层114上时，第二电介质膜174-2可形成在额外的器件隔离膜上。
第一电介质膜174-1可围绕第一鳍130-1a并可形成为全部具有均匀厚度，第二电介质膜174-2可围绕第二鳍130-2b并可形成为使得第二电介质膜174-2在第二鳍130-2b的顶表面上的厚度大于第二电介质膜174-2在第二鳍130-2b的两个侧表面上的厚度。第一电介质膜174-1和第二电介质膜174-2可通过从第一鳍130-1a和第二鳍130-2b的侧表面延伸而形成在BOX层114上。在一些实施方式中，第一电介质膜174-1和第二电介质膜174-2可以不在BOX层114上延伸或可以不形成在BOX层114上。
即使在本示例实施方式的半导体器件100d中，由于形成了包括第二电介质膜174-2的第二栅结构170-2d，形成在第二区A2中的第二FinFETFET2也可具有双栅结构。
图8至10是截面图，对应于根据一些实施方式的沿图6的半导体器件100d的线II-II'截取的截面图。为了方便描述，已经参考图1至6作出的描述将被简要地重复或省略。
参考图8，本示例实施方式的半导体器件100e与图6的半导体器件100d之间的差别为第二栅结构170-2e。详细地，在本示例实施方式的半导体器件100e中的基板110-S可基于SOI基板，类似于图6的半导体器件100d。第一鳍130-1a和第二鳍130-2b可形成在BOX层114上。
第二栅结构170-2e可具有与图3的半导体器件100a的第二栅结构170-2a相似的结构。即，第二栅结构170-2e可形成在第二区A2中，并可包括第二电介质膜174-2a、盖绝缘膜176和第二栅电极172-2。第二电介质膜174-2a可形成为全部具有均匀的厚度，并可覆盖第二鳍130-2b和盖绝缘膜176。然而，第二电介质膜174-2a可形成为在BOX层114上而不是在器件隔离膜120上延伸。
参考图9，本示例实施方式的半导体器件100f与图6的半导体器件100d之间的一些差别为第二鳍130-2c和第二栅结构170-2f。
第二鳍130-2c可具有与图4的半导体器件100b的第二鳍130-2a相似的结构。例如，第二鳍130-2c的竖直截面可具有在其中上侧窄且下侧宽的梯形形状或渐缩形状，如图9所示。然而，虽然图4的半导体器件100b的第二鳍130-2a的底表面一体连接到基板110并且器件隔离膜120接触第二鳍130-2a的两个侧表面，但是由于第二鳍130-2c形成在BOX层114上，所以第二鳍130-2c的底表面不会连接到基底基板112且第二鳍130-2c的两个侧表面不会接触BOX层114。
第二电介质膜174-2b可形成为沿着第二鳍130-2c的侧表面倾斜，类似于图4的半导体器件100b的第二电介质膜174-2b。同样，第二电介质膜174-2b可形成在BOX层114上以从第二鳍130-2c的侧表面延伸。在一些实施方式中，第二电介质膜174-2b可以不在BOX层114上延伸或不形成在BOX层114上。
参考图10，本示例实施方式的半导体器件100g与图8的半导体器件100e之间的差别为第二栅结构170-2g。详细地，第二栅结构170-2g可形成在第二区A2中，并可包括第二电介质膜174-2c、盖绝缘膜176和第二栅电极172-2。
第二鳍130-2c的结构可与图9的半导体器件100f中的第二鳍130-2c的结构相同。即，第二鳍130-2c的竖直截面可具有在其中上侧窄且下侧宽的梯形形状或渐缩形状。第二鳍130-2c可形成在BOX层114上，第二鳍130-2c的底表面可以不连接到基底基板112。
第二电介质膜174-2c可形成为全部具有均匀厚度并且可覆盖第二鳍130-2c和盖绝缘膜176，类似于图8的半导体器件100e的第二电介质膜174-2a。然而，由于第二鳍130-2c的侧表面形成为倾斜的，所以第二电介质膜174-2c可以形成为沿着第二鳍130-2c的侧表面倾斜。
图11是透视图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件100h。图12是根据一些实施方式的沿图11的半导体器件100h的线III-III'截取的截面图。为了方便描述，已经参考图1作出的描述将被简要地重复或省略。
参考图11和12，本示例实施方式的半导体器件100h与图1的半导体器件100之间的一些差别为第二鳍130-2d和第二栅结构170-2h。
在本示例实施方式的半导体器件100h中，第二鳍130-2d可具有在第二方向(y方向)上的第二宽度W2，并可具有在第三方向(z方向)上从器件隔离膜120的顶表面起的第三高度H3。第二鳍130-2d的第二宽度W2可等于或大于第一鳍130-1的第一宽度W1。同样，第二鳍130-2d的第三高度H3可等于第一鳍130-1的第一高度H1。同样，在一些实施方式中，第三高度H3可小于或大于第一鳍130-1的第一高度H1。
第二栅结构170-2h可包括第二电介质膜174-2d和第二栅电极172-2a。第二电介质膜174-2d可具有与图1的半导体器件100的第二电介质膜174-2相似的结构。例如，第二电介质膜174-2d可以覆盖第二鳍130-2d的两个侧表面和顶表面，第二电介质膜174-2d在第二鳍130-2d的顶表面上的厚度可大于第二电介质膜174-2d在第二鳍130-2d的两个侧表面上的厚度。然而，随着第二鳍130-2d的高度增加，第二电介质膜174-2d在第二鳍130-2d的两个侧表面上的长度可大于图1的半导体器件100的第二电介质膜174-2的长度。同样，从器件隔离膜120的顶表面到第二电介质膜174-2d的顶表面的高度可大于图1的半导体器件100的第二电介质膜174-2的高度。
第二电介质膜174-2d的顶表面和第二栅电极172-2a的顶表面可共面或在基本上相同的平面上，如图11和12所示。因此，第二电介质膜174-2d的顶表面可从第二栅电极172-2a的顶表面暴露。
第二栅电极172-2a可形成在第二电介质膜174-2d的两个侧表面上并可以不在第二电介质膜174-2d的顶表面上延伸或不形成在第二电介质膜174-2d的顶表面上。由于第二栅电极172-2a没有形成在第二电介质膜174-2d的顶表面上，所以在第二鳍130-2d的顶表面上的高BTBT或高场的问题可被处理或解决。同样，由于第二栅电极172-2a没有形成在第二电介质膜174-2d的顶表面上，所以沟道不会形成在第二鳍130-2d的顶表面上。即，本示例实施方式的第二栅电极172-2a的结构可适合于具有典型的双栅结构的FinFET。
虽然在本示例实施方式的半导体器件100h中，第二电介质膜174-2d形成为使得在第二鳍130-2d的顶表面上的第二电介质膜174-2d具有更大的厚度，但是由于第二栅电极172-2a没有形成在第二电介质膜174-2d的顶表面上，所以第二电介质膜174-2d可以不需要在第二鳍130-2d的顶表面上形成为具有更大的厚度。然而，在制造工艺期间，为了不在第二电介质膜174-2d的顶表面上形成第二栅电极172-2a，第二电介质膜174-2d可形成为在第二鳍130-2d的顶表面上具有较大的厚度。
如果第二鳍130-2d的高度大于第一鳍130-1的高度或如果另一材料层形成在第二鳍130-2d上，第二电介质膜174-2d可以不形成为在第二鳍130-2d的顶表面上具有较大的厚度，而是可以像其他部分一样地形成为具有较小的厚度。
图13至16是截面图，对应于根据一些实施方式的沿图11的半导体器件100h的线III-III'截取的截面图。为了方便描述，已经参考图1至5和图11作出的描述将被简要地重复或省略。
参考图13，本示例实施方式的半导体器件100i与图11的半导体器件100h之间的差别为第二栅结构170-2i。详细地，第二栅结构170-2i可以形成在第二区A2中，并可包括第二电介质膜174-2e、盖绝缘膜176和第二栅电极172-2a。第二鳍130-2d和第二栅电极172-2a与图11的半导体器件100h的第二鳍和第二栅电极相同。
第二电介质膜174-2e可形成在第二鳍130-2d和盖绝缘膜176的两个侧表面上，并可形成为具有均匀厚度。第二电介质膜174-2e可以不在盖绝缘膜176的顶表面上延伸或不形成在盖绝缘膜176的顶表面上。因此，盖绝缘膜176的顶表面可从第二栅电极172-2a的顶表面暴露，盖绝缘膜176的顶表面和第二栅电极172-2a的顶表面可共面或在基本上相同的平面上。第二电介质膜174-2e的材料可以与图1的半导体器件100的第二电介质膜相同，盖绝缘膜176的结构或材料可以与图3的半导体器件100a中的盖绝缘膜的相同。
关于盖绝缘膜176的厚度，由于第二栅电极172-2a没有形成在盖绝缘膜176的顶表面上，所以盖绝缘膜176可以不需要保持较大的厚度。然而，为了在制造工艺期间不在盖绝缘膜176的顶表面上形成第二栅电极172-2a，盖绝缘膜176可形成为具有预定的较大厚度，类似于图11的半导体器件100h的第二电介质膜174-2d。
参考图14，本示例实施方式的半导体器件100'i与图13的半导体器件100i之间的差别为第二栅结构170-2'i。例如，第二栅结构170-2'i的第二电介质膜174-2f可形成为覆盖第二鳍130-2d和盖绝缘膜176的两个侧表面以及盖绝缘膜176的顶表面，并可形成为全部具有均匀的厚度。因此，第二电介质膜174-2f的顶表面可从第二栅电极172-2a的顶表面暴露，第二电介质膜174-2f的顶表面和第二栅电极172-2a的顶表面可以共面或在基本上相同的平面上。
供参考，在制造工艺期间，可以确定是否保持或去除在盖绝缘膜176的顶表面上的第二电介质膜174-2f。例如，根据在平坦化第二栅电极172-2a的工艺期间是利用在盖绝缘膜176上的第二电介质膜174-2f作为蚀刻停止膜还是利用盖绝缘膜176作为蚀刻停止膜，可以保持或去除在盖绝缘膜176上的第二电介质膜174-2f。
参考图15，本示例实施方式的半导体器件100j与图11的半导体器件100h之间的一些差别为第二鳍130-2e和第二栅结构170-2j。
第二鳍130-2e的结构可以与图4的半导体器件100b的第二鳍130-2a的结构相似。例如，第二鳍130-2e的竖直截面可具有在其中上侧窄且下侧宽的梯形形状或渐缩形状。然而，第二鳍130-2e的高度可大于图4的半导体器件100b的第二鳍130-2a的高度。
第二电介质膜174-2g可以形成为围绕第二鳍130-2e的两个侧表面和顶表面，或以别的方式形成在第二鳍130-2e的两个侧表面和顶表面上，类似于图4的半导体器件100b的第二电介质膜174-2b。同样，由于第二鳍130-2e的侧表面形成为倾斜的，所以第二电介质膜174-2g可以形成为沿着第二鳍130-2e的侧表面倾斜。然而，随着第二鳍130-2e的两个侧表面增大，第二电介质膜174-2g的与第二鳍130-2e的两个侧表面对应的部分可以增大。第二电介质膜174-2g的顶表面和第二栅电极172-2a的顶表面可以共面或在基本上相同的平面上，第二电介质膜174-2g的顶表面可以从第二栅电极172-2a的顶表面暴露，类似于图11的半导体器件100h的第二电介质膜174-2d。
第二电介质膜174-2g可以形成为在第二鳍130-2e的两个侧表面上具有较小厚度并且可以形成为在第二鳍130-2e的顶表面上具有较大的厚度。然而，如对于图11的半导体器件100h所描述的，由于第二栅电极172-2a没有形成在第二电介质膜174-2g的顶表面上，所以在第二鳍130-2e的顶表面上的第二电介质膜174-2g可以不形成为具有较大的厚度。
参考图16，本示例实施方式的半导体器件100k与图13的半导体器件100i之间的一些差别为第二鳍130-2e和第二栅结构170-2k。
第二鳍130-2e的结构可以与图15的半导体器件100j的第二鳍130-2e的结构相同。例如，第二鳍130-2e的竖直截面可具有在其中上侧窄且下侧宽的梯形形状或渐缩形状。然而，第二鳍130-2e的高度可大于图4的半导体器件100b的第二鳍130-2a的高度。
第二电介质膜174-2h可以形成为全部具有均匀厚度，并可覆盖第二鳍130-2e和盖绝缘膜176的两个侧表面，类似于图13的半导体器件100i的第二电介质膜174-2e。同样，第二电介质膜174-2h可以不在盖绝缘膜176的顶表面上延伸或不形成在盖绝缘膜176的顶表面上，并因此，盖绝缘膜176的顶表面可以从第二栅电极172-2a的顶表面暴露。然而，由于第二鳍130-2e的侧表面形成为倾斜的，所以第二电介质膜174-2h可以形成为沿着第二鳍130-2e的侧表面倾斜。
虽然在本示例实施方式的半导体器件100k中，第二电介质膜174-2h没有形成在盖绝缘膜176的顶表面上，但是第二电介质膜174-2h可以形成在盖绝缘膜176的顶表面上，类似于在图14的半导体器件100'i中那样。
图17是透视图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件100l。图18是根据一些实施方式的沿图17的半导体器件的线IV-IV'截取的截面图。为了方便描述，已经参考图1作出的描述将被简要地重复或省略。
参考图17和18，本示例实施方式的半导体器件100l与图1的半导体器件100之间的一些差别为第一栅结构170-1a和第二栅结构170-2l。
第一栅结构170-1a可包括第一电介质膜174-1和第一栅电极172-1a，第二栅结构170-2l可包括第二电介质膜174-2和第二栅电极172-2b。第一电介质膜174-1和第二电介质膜174-2的结构可以与图1的半导体器件100的第一电介质膜174-1和第二电介质膜174-2的结构相同。
第一栅电极172-1a和第二栅电极172-2b的结构可以不同于图1的半导体器件100的第一栅电极172-1和第二栅电极172-2的结构。例如，第一栅电极172-1a和第二栅电极172-2b可分别覆盖第一鳍130-1和第二鳍130-2，并且可具有均匀厚度，其中第一电介质膜174-1和第二电介质膜174-2设置在第一和第二栅电极172-1a和172-2b与第一和第二鳍130-1和130-2之间。换句话说，第一栅电极172-1a可以在第一鳍130-1的两个侧表面和顶表面上保持相同的厚度。例如，第一栅电极172-1a和第二栅电极172-2b可一直保持第四厚度D4。
第一栅电极172-1a和第二栅电极172-2b可以在第二方向(y方向)上延伸，类似于图1的半导体器件100的第一栅电极172-1和第二栅电极172-2。因此，第一栅电极172-1a和第二栅电极172-2b也可形成在器件隔离膜120上的第一电介质膜174-1和第二电介质膜174-2上。同样，在器件隔离膜120上的第一栅电极172-1a和第二栅电极172-2b也可具有第四厚度D4。
图19至22是截面图，对应于根据一些实施方式的沿图17的半导体器件100l的线IV-IV'截取的截面图。为了方便描述，已经参考图1至5和图17作出的描述将被简要地重复或省略。
参考图19，本示例实施方式的半导体器件100m与图17的半导体器件100l之间的差别为第二栅结构170-2m。详细地，第二栅结构170-2m可形成在第二区A2中，并可包括第二电介质膜174-2a、盖绝缘膜176和第二栅电极172-2b。第二鳍130-2和第二栅电极172-2b与图17的半导体器件100l的第二鳍和第二栅电极相同。
第二电介质膜174-2a可具有与图3的半导体器件100a的第二电介质膜174-2a相同的结构。例如，第二电介质膜174-2a可以既形成在第二鳍130-2和盖绝缘膜176的两个侧表面上又形成在盖绝缘膜176的顶表面上，并且可以形成为具有均匀的厚度。第二电介质膜174-2a的材料可以与对于图1的半导体器件100描述的那些相同，盖绝缘膜176的结构、厚度或材料可以与对于图3的半导体器件100a描述的那些相同。
参考图20，本示例实施方式的半导体器件100n与图17的半导体器件100l之间的一些差别为第二鳍130-2a和第二栅结构170-2n。
第二鳍130-2a的结构可与图4的半导体器件100b的第二鳍130-2a的结构相似。例如，第二鳍130-2a的竖直截面可具有在其中上侧窄且下侧宽的梯形形状或渐缩形状。
第二电介质膜174-2b可以形成为围绕第二鳍130-2a的两个侧表面和顶表面，或以别的方式形成在第二鳍130-2a的两个侧表面和顶表面上，类似于图4的半导体器件100b的第二电介质膜174-2b。由于第二鳍130-2a的侧表面形成为倾斜的，所以第二电介质膜174-2b也可以形成为沿着第二鳍130-2a的侧表面倾斜。同样，第二电介质膜174-2b可以形成为在第二鳍130-2a的两个侧表面上具有较小的厚度，并且在第二鳍130-2a的顶表面上具有较大的厚度。
第二栅电极172-2c可全部具有均匀的厚度，类似于图17的半导体器件100l的第二栅电极172-2b。然而，由于第二电介质膜174-2b形成为沿着第二鳍130-2a的倾斜侧表面倾斜，所以形成在第二电介质膜174-2b上的第二栅电极172-2c也可形成为沿着第二鳍130-2a的倾斜侧表面倾斜。
参考图21，本示例实施方式的半导体器件100o与图19的半导体器件100m之间的一些差别为第二鳍130-2a和第二栅结构170-2o。
第二鳍130-2a的结构可以与图4的半导体器件100b的第二鳍130-2a的结构相同。例如，第二鳍130-2a的竖直截面可具有在其中上侧窄且下侧宽的梯形形状或渐缩形状。
第二电介质膜174-2c可以形成为全部具有均匀的厚度，类似于图19的半导体器件100m的第二电介质膜174-2a，并且可以覆盖第二鳍130-2a和盖绝缘膜176的两个侧表面以及盖绝缘膜176的顶表面。然而，由于第二鳍130-2a的侧表面形成为倾斜的，所以第二电介质膜174-2c的与第二鳍130-2a的侧表面对应的部分可以形成为沿着第二鳍130-2a的侧表面倾斜。
第二栅电极172-2c可全部具有均匀的厚度，类似于图20的半导体器件100n的第二栅电极172-2c。同样，由于第二电介质膜174-2c形成为沿着第二鳍130-2a的倾斜侧表面倾斜，所以形成在第二电介质膜174-2c上的第二栅电极172-2c也可形成为沿着第二鳍130-2a的倾斜侧表面倾斜。
参考图22，本示例实施方式的半导体器件100p可具有图11的半导体器件100h和图17的半导体器件100l的复合结构。详细地，第一栅结构170-1a的第一栅电极172-1a和第二栅结构170-2p的第二栅电极172-2d可具有均匀的厚度，与图17的半导体器件100l中的类似。
第二鳍130-2d可具有与第一鳍130-1基本上相同的高度，与图11的半导体器件100h中的类似。同样，第二电介质膜174-2d可以形成为覆盖第二鳍130-2d的两个侧表面和顶表面，并可以形成为使得在第二鳍130-2d的顶表面上的第二电介质膜174-2d比在第二鳍130-2d的两个侧表面上的第二电介质膜174-2d厚。此外，第二电介质膜174-2d的顶表面可以从第二栅电极172-2d的顶表面暴露，第二电介质膜174-2d的顶表面和第二栅电极172-2d的顶表面可以共面或在基本上相同的平面上。因此，第二栅电极172-2d可以不在第二电介质膜174-2d的顶表面上延伸或不形成在第二电介质膜174-2d的顶表面上。
第二栅电极172-2d可以仅形成在第二电介质膜174-2d的侧表面上，并且可全部具有均匀的厚度。第二栅电极172-2d也可形成在器件隔离膜120上的第二电介质膜174-2d上。在一些实施方式中，第二栅电极172-2d可以不在器件隔离膜120上延伸或不形成在器件隔离膜120上。
图23是透视图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件100q。图24是根据一些实施方式的沿图23的半导体器件100q的线V-V'和VI-VI'截取的截面图。为了方便描述，已经参考图1作出的描述将被简要地重复或省略。
参考图23和24，本示例实施方式的半导体器件100q与图1的半导体器件100之间的一些差别为第一鳍130-1b、第二鳍130-2f、第一栅结构170-1b和第二栅结构170-2q。详细地，第一鳍130-1b可包括第一源/漏区130-1sd和第一沟道区130-1ch，第二鳍130-2f可包括第二源/漏区130-2sd和第二沟道区130-2ch。在此描述的示例实施方式的第一鳍和第二鳍也可包括源/漏区和沟道区。然而，在第一鳍和第二鳍中的源/漏区的结构可以与在先示例实施方式中的第一鳍和第二鳍中的沟道区的结构相同，而在第一鳍130-1b和第二鳍130-2f中的源/漏区的结构可以不同于第一鳍130-1b和第二鳍130-2f中的沟道区的结构。
在第一鳍130-1b和第二鳍130-2f的第一和第二源/漏区130-1sd和130-2sd中，源/漏区130-1sd和130-2sd在器件隔离膜120上方的部分的截面可具有六边形形状。然而，第一和第二源/漏区130-1sd和130-2sd的结构不限于此。更详细地，在形成第一栅结构170-1b和第二栅结构170-2q之后，第一和第二源/漏区130-1sd和130-2sd可以通过外延生长再次形成。因此，第一和第二源/漏区130-1sd和130-2sd在器件隔离膜120上方的部分的截面可基于外延生长条件而具有各种形状诸如多边形、椭圆形形状或圆形形状中的任意一种。同样，由于第一源/漏区130-1sd和第二源/漏区130-2sd通过外延生长再次形成，所以源/漏高度Hsd可以大于第一沟道区130-1ch和第二沟道区130-2ch每个的沟道高度Hch。在一些实施方式中，第一源/漏区130-1sd和第二源/漏区130-2sd在器件隔离膜120之间沿第二方向(y方向)的宽度也可以比其他实施方式中的大。以下将参考图37详细说明第一源/漏区130-1sd和第二源/漏区130-2sd的结构。
第一栅结构170-1b可包括第一电介质膜174-1、第一栅电极172-1和第一栅间隔物178-1，第二栅结构170-2q可包括第二电介质膜174-2、第二栅电极172-2和第二栅间隔物178-2。第一电介质膜174-1、第二电介质膜174-2、第一栅电极172-1和第二栅电极172-2与图1的半导体器件100中的那些相同。因此，与图1的半导体器件100的沿线I-I'截取的截面图对应的本示例实施方式的半导体器件100q的截面图可以与图2的截面图相同。
第一栅间隔物178-1和第二栅间隔物178-2可以形成为分别覆盖第一栅电极172-1和第二栅电极172-2的两个侧表面。第一栅间隔物178-1和第二栅间隔物178-2可以形成为在第一鳍130-1b和第二鳍130-2f通过外延生长而生长时防止第一栅电极172-1和第二栅电极172-2接触第一鳍130-1b和第二鳍130-2f。同样，当随后形成连接到第一鳍130-1b和第二鳍130-2f的接触电极时，第一栅间隔物178-1和第二栅间隔物178-2也可防止接触电极接触第一栅电极172-1和第二栅电极172-2。
图25是截面图，示出根据另一些实施方式的包括具有不同栅结构的FET的半导体器件100r。为了方便描述，已经参考图1作出的描述将被简要地重复或省略。
参考图25，本示例实施方式的半导体器件100r可以与图1的半导体器件100相似，除了半导体器件100r还包括设置在第一区A1中的第三FinFETFET3之外。第三FinFETFET3可具有与第二FinFETFET2相同的结构。例如，第三FinFETFET3可包括第三鳍130-3和第三栅结构170-3。第三鳍130-3可具有与第二鳍130-2相同的结构，第三栅结构170-3可具有与第二栅结构170-2相同的结构。
更详细地，第三鳍130-3的高度可以小于第一鳍130-1的高度。同样，第三栅结构170-3可包括第三电介质膜174-3和第三栅电极172-3，第三电介质膜174-3可以形成为在第三鳍130-3的两个侧表面上具有较小厚度并且在第三鳍130-3的顶表面上具有较大厚度。因此，第三FinFETFET3可具有双栅结构。
具有各种尺寸和功能的FinFET可以设置在其中形成逻辑器件的第一区A1中。尽管缩小尺寸，但是至少一个FinFET会需要等于或大于预定电压的操作电压，在此情况下，由于高BTBT或高场，可能产生漏电流并且会降低可靠性。在本示例实施方式的半导体器件100r中，由于具有双栅结构的FinFET应用于第一区A1中，其中逻辑器件根据逻辑器件的功能而设置在该第一区A1中，所以可以提高第一区A1中的所有逻辑器件的性能并且I/O器件和逻辑器件的问题，即，漏电流和降低的可靠性，可以被处理或解决。
在本示例实施方式的半导体器件100r中，与图1的半导体器件100的第二FinFETFET2具有相同结构的第三FinFETFET3设置在第一区A1中。然而，本示例实施方式的半导体器件100r的结构不限于此。例如，设置在第一区A1中的第三FinFETFET3可具有图3至24的第二FinFETFET2的任何不同结构。
图26A至32B为透视图和截面图，用于说明根据一些实施方式的制造图3的半导体器件100a的方法。图26B、27B、……、和图32B是分别沿图26A、27A、……、和图32A的线VII-VII'截取的截面图。为了方便描述，已经参考图1和3作出的描述将被简要地重复或省略。
参考图26A和26B，准备了在其中限定第一区A1和第二区A2的体基板。体基板可以是体硅基板。接着，抗蚀剂膜形成在第一区A1中基板的顶表面上，第二区A2中基板的上部分可以通过利用抗蚀剂膜作为掩模来各向异性蚀刻而被选择性地去除，以减小基板的高度。第二区A2中基板的降低的高度可以考虑到随后形成在鳍的顶表面上的电介质膜或盖绝缘膜的厚度而确定。例如，可以确定基板的降低的高度，使得随后形成在鳍的顶表面上的电介质膜或盖绝缘膜的厚度足够大而不形成沟道或足以防止在鳍的顶表面上形成沟道。
在第二区A2中的基板的上部分被蚀刻之后，去除抗蚀剂膜。图26A和26B为抗蚀剂膜被去除之后的视图。发现第一区A1中基板110a的高度大于第二区A2中基板110b的高度。
参考图27A和27B，在基板110a和110b的顶表面上沉积绝缘材料，然后执行平坦化以暴露在第一区A1中的基板110a的顶表面。因此，绝缘膜176a可以形成在第二区A2中的基板110b上。绝缘膜176a可以由用于形成图3的半导体器件100a的盖绝缘膜176的任何材料形成。
在形成绝缘膜176a之后，在第一区A1中基板110a的顶表面上以及在第二区A2中绝缘膜176a的顶表面上形成在第一方向(x方向)上延伸的掩模图案210。掩模图案210可包括顺序地形成的第一掩模图案212和第二掩模图案214。第一掩模图案212和第二掩模图案214可具有相对于基板110a和110b以及绝缘膜176a的蚀刻选择性。
例如，第一掩模图案212可以由硬掩模膜诸如氧化物膜或氮化物膜形成，第二掩模图案214可以由光致抗蚀剂形成。在一些实施方式中，第一掩模图案212和第二掩模图案214两者均可以由硬掩模膜形成，并可具有相对于彼此的蚀刻选择性。第一掩模图案212也可具有相对于用于随后形成器件隔离膜的材料膜的蚀刻选择性。
参考图28A和28B，通过利用掩模图案210作为掩模，蚀刻第一区A1中的基板110a的上部分并且蚀刻第二区A2中的绝缘膜176a和基板110b的上部分。通过该蚀刻，第一鳍130-1可以形成在第一区A1中的基板110上，第二鳍130-2可以形成在第二区A2中的基板110上，盖绝缘膜176可以形成在第二鳍130-2上。然后，第二掩模图案214被去除并且仅保留第一掩模图案212。
参考图29A和29B，在基板110的所得结构上完全地沉积用于形成器件隔离膜的绝缘材料，并且执行平坦化。通过利用蚀刻工艺诸如化学机械抛光(CMP)和/或回蚀，可以执行平坦化。第一掩模图案212可以用作蚀刻停止膜。通过平坦化，中间绝缘膜120a可以填充在第一鳍130-1之间以及第二鳍130-2之间，中间绝缘膜120a的顶表面和第一掩模图案212的顶表面可以共面或在基本上相同的平面上。
参考图30A以及30B，通过利用第一掩模图案212作为掩模将中间绝缘膜120a去除预定深度，形成器件隔离膜120。考虑到器件隔离功能以及第一鳍130-1和第二鳍130-2的功能，器件隔离膜120可具有预定厚度。
一般地，在一些实施方式中，由于用于在第一鳍130-1之间以及第二鳍130-2之间形成器件隔离膜的绝缘材料的蚀刻速率小于用于在第一掩模图案212上方形成器件隔离膜的绝缘材料的蚀刻速率，所以可以省略平坦化工艺并且可以直接执行蚀刻工艺。然而，为了保持器件隔离膜120的均匀厚度，可以首先执行平坦化工艺，然后可以执行蚀刻工艺。
参考图31A和31B，在形成器件隔离膜120之后，形成覆盖多达基板110的整个所得结构的电介质膜174至具有预定厚度。例如，电介质膜174可覆盖器件隔离膜120、第一鳍130-1的两个侧表面和顶表面、第二鳍130-2的两个侧表面、以及盖绝缘膜176的两个侧表面和顶表面。
参考图32A和32B，在形成电介质膜174之后，形成覆盖多达基板110的整个所得结构的导电膜并执行平坦化。导电膜的材料可以与关于图1的半导体器件100的第一栅电极172-1和第二栅电极172-2描述的那些相同。接着，在平坦化的导电膜172p上形成相对于导电膜具有蚀刻选择性的掩模图案220。掩模图案220可在第二方向(y方向)上延伸。
接着，通过利用掩模图案220作为掩模来蚀刻平坦化的导电膜172p，在第一区A1中形成第一栅电极172-1并且在第二区A2中形成第二栅电极172-2。通过在平坦化的导电膜172p被蚀刻时还蚀刻设置在平坦化的导电膜172p下面的电介质膜174来形成第一电介质膜174-1和第二电介质膜174-2，可以在第一区A1形成第一栅结构170-1中并且可以在第二区A2中形成第二栅结构170-2a。因此，可以形成图3的半导体器件100a。在一些实施方式中，电介质膜174可以不被蚀刻，而是可以保留以形成第一栅结构170-1和第二栅结构170-2a。
图33A至33F是用于说明根据一些实施方式的图1的半导体器件100的制造方法的截面图。为了方便描述，已经参考图1和图26A至32B作出的描述将被简要地重复或省略。
参考图33A，第二区A2中的基板的上部分被去除预定厚度，类似于图26A。因此，第一区A1中的基板110a的高度可以大于第二区A2中的基板110b的高度。
参考图33B，接着，在第一区A1中基板110a的顶表面上以及第二区A2中基板110b的顶表面上形成在第一方向上延伸的掩模图案210(见图27A)。掩模图案210可包括第一掩模图案212(见图27A)和第二掩模图案214(见图27A)。通过借助利用掩模图案210作为掩模的蚀刻而将第一区A1中基板110a的上部分和第二区A2中基板110b的上部分去除预定深度，在第一区A1中的基板110上形成第一鳍130-1并且在第二区A2中的基板110上形成第二鳍130-2。在形成第一鳍130-1和第二鳍130-2之后，去除第二掩模图案214并且保留第一掩模图案212。
参考图33C，在整个基板所得结构上沉积用于形成器件隔离膜的绝缘材料，执行平坦化，然后通过利用第一掩模图案212作为掩模来蚀刻中间绝缘膜120a(见图29A)而形成器件隔离膜120。在形成器件隔离膜120之后，去除第一掩模图案212。
参考图33D，在形成器件隔离膜120之后，在多达整个基板所得结构上形成电介质膜174至具有预定厚度。例如，电介质膜174可覆盖器件隔离膜120、第一鳍130-1的两个侧表面和顶表面、以及第二鳍130-2的两个侧表面和顶表面。
参考图33E，在形成电介质膜174之后，形成掩模层230，该掩模层230覆盖多达第一区A1中的整个基板所得结构。在形成掩模层230之后，在第二区A2中多达整个基板所得结构上沉积用于形成鳍间隔物的绝缘膜，并且通过执行回蚀和/或各向异性蚀刻工艺，形成鳍间隔物240，该鳍间隔物240暴露在第二鳍130-2的顶表面上的电介质膜174。鳍间隔物240可覆盖第二鳍130-2的两个侧表面。鳍间隔物240可存在于器件隔离膜120上以具有小的厚度。这是因为当用于形成鳍间隔物的绝缘膜被蚀刻时，在第二鳍130-2之间的蚀刻速率小于在第二鳍130-2的顶表面上的蚀刻速率。即，当由于多个位置之间的蚀刻速率差异导致用于形成鳍间隔物的绝缘膜被蚀刻并且在第二鳍130-2的顶表面上的电介质膜174被暴露时，用于在器件隔离膜120上形成鳍间隔物的绝缘膜可保留具有小的厚度。因此，在器件隔离膜120上的电介质膜174不会被暴露。
然而，在一些实施方式中，当用于形成鳍间隔物的绝缘膜被蚀刻时，用于在器件隔离膜120上形成鳍间隔物的绝缘膜也可被去除，并因此，可以暴露在器件隔离膜120上的电介质膜174。
参考图33F，接着，通过利用等离子体/离子氧化和/或热氧化，在第二鳍130-2的顶表面暴露的电介质膜174生长为具有更大的厚度。由于电介质膜174的生长，第二电介质膜174-2可以形成在第二鳍130-2上。在形成第二电介质膜174-2之后，去除鳍间隔物240并且还去除在第一区A1中的掩模层230。
接着，通过沉积导电膜并利用掩模图案执行图案化，可以形成第一栅结构170-1和第二栅结构170-2，类似于图32A和32B。当以此方式形成第一栅结构170-1和第二栅结构170-2时，可以形成图1的半导体器件100。
当在器件隔离膜120上的电介质膜174暴露时，在器件隔离膜120上的电介质膜174也可在生长电介质膜174的工艺期间生长为具有更大的厚度。在此情况下，第二鳍130-2突出的高度可以减小了电介质膜174所生长的厚度。
图34A至34D是用于说明根据一些实施方式的图8的半导体器件100e的制造方法的截面图。为了方便描述，已经参考图1、6、8和图26A至32B作出的描述将被简要地重复或省略。
参考图34A，准备了基于SOI基板的基板110-S。基板110-S可包括基底基板112和设置在基底基板112上的BOX层114。在基板110-S上形成半导体层130a。例如，半导体层130a可以通过利用硅形成在基板110-S上。半导体层130a可以通过利用沉积或外延生长形成。半导体层130a的厚度可以根据形成在第一区A1和/或第二区A2中的多个FinFET，特别是需要最高的鳍的FinFET，来确定。半导体层130a可包括杂质离子。半导体层130a的杂质离子可以在外延生长期间被包括或可以在生长之后的离子掺杂期间被包括。
参考图34B，第二区A2中的半导体层130a的上部分被去除预定厚度，类似于图26A。因此，第一区A1中的半导体层130a的高度可以大于第二区A2中的半导体层130b的高度。
参考图34C，在第二区A2中的半导体层130b上形成绝缘膜176a，在第二区A2中的绝缘膜176a上以及在第一区A1中的半导体层130a的顶表面上形成在第一方向(x方向)上延伸的掩模图案210，类似于图27A。掩模图案210可包括第一掩模图案212和第二掩模图案214。
参考图34D，通过利用掩模图案210作为掩模，蚀刻第一区A1中半导体层130a的上部分并且蚀刻第二区A2中半导体层130b和绝缘膜176a的上部分。通过该蚀刻，第一鳍130-1可以形成在第一区A1中的基板110-S上，第二鳍130-2可以形成在第二区A2中的基板110-S上，盖绝缘膜176可以形成在第二区A2中的第二鳍130-2上。接着，可以去除第二掩模图案214，图8的半导体器件100e可以通过执行图31A至32B的工艺而形成。
供参考，当使用SOI基板时，由于BOX层114可用作器件隔离膜，所以可以不执行形成器件隔离膜的工艺。例如，可以省略图29A至30B的工艺。在一些实施方式中，额外的器件隔离膜可以进一步形成在BOX层114上，在此情况下，可以另外执行图29A至30B的工艺。
另外，在制造本示例实施方式的半导体器件100e的方法中，图6的半导体器件100d可以通过利用SOI基板执行图33A至33F的工艺而形成。然而，由于存在BOX层114，可以省略类似于图33C的形成器件隔离膜的工艺。
图35A至35D是用于说明根据一些实施方式的图13的半导体器件100i的制造方法的截面图。为了方便描述，已经参考图1、11、13和图26A至32B作出的描述将被简要地重复或省略。
参考图35A，在第二区A2中的基板110a上形成绝缘膜176a至具有预定厚度。绝缘膜176a的材料可以与图3的半导体器件100a的盖绝缘膜176的材料相同。绝缘膜176a的厚度可以与图13的盖绝缘膜176的厚度相同。
参考图35B，在第一区A1中基板110a的顶表面上以及在第二区A2中绝缘膜176a的顶表面上形成掩模图案210(见图27A)。掩模图案210可包括第一掩模图案212和第二掩模图案214。通过利用掩模图案210作为掩模，蚀刻第一区A1中基板110a的上部分并且蚀刻第二区A2中绝缘膜176a和基板110a的上部分。通过该蚀刻，可以在第一区A1中的基板110上形成第一鳍130-1，可以在第二区A2中的基板110上形成第二鳍130-2d，可以在第二区A2中的第二鳍130-2d上形成盖绝缘膜176。如图35B所示，第一鳍130-1的高度可以基本上与第二鳍130-2d的高度相同。然后，去除第二掩模图案214并且仅保留第一掩模图案212。
参考图35C，通过执行图29A至30B的工艺，在第一鳍130-1和第二鳍130-2d之间的基板110上形成器件隔离膜120。在形成器件隔离膜120之后，去除第一掩模图案212。
参考图35D，在整个基板所得结构上形成电介质膜174(见图31A)，类似于图31A。例如，电介质膜174可覆盖器件隔离膜120、第一鳍130-1的两个侧表面和顶表面、第二鳍130-2d的两个侧表面、以及盖绝缘膜176的两个侧表面和顶表面。
然后，在整个基板所得结构上沉积导电膜并且执行平坦化。第二区A2中盖绝缘膜176的顶表面可以由于该平坦化而暴露。例如，盖绝缘膜176的顶表面和平坦化的导电膜172q的顶表面可以共面或在基本上相同的平面上，盖绝缘膜176的顶表面可以从平坦化的导电膜172q的顶表面暴露。通过调节导电膜的蚀刻厚度，电介质膜174的顶表面而不是盖绝缘膜176的顶表面可以被暴露。
在平坦化导电膜之后，图13的半导体器件100i可以通过利用掩模图案220(见图32A-32B)形成第一栅结构170-1和第二栅结构170-2i而形成。
图36A和36B是用于说明根据一些实施方式的图19的半导体器件100m的制造方法的截面图。为了方便描述，已经参考图1、17、19和图26A至32B作出的描述将被简要地重复或省略。
参考图36A，在整个基板所得结构上形成电介质膜174，类似于图31A，然后，在电介质膜174上形成导电膜172b至具有均匀的厚度。例如，导电膜172b可以在第一鳍130-1和第二鳍130-2的侧表面和顶表面上具有相同的厚度。同样，导电膜172b在器件隔离膜120上的厚度也可与导电膜172b在第一鳍130-1和第二鳍130-2上的厚度基本上相同。
参考图36B，在形成导电膜172b之后，在多达整个基板所得结构上形成牺牲膜250，并执行平坦化。牺牲膜250可以是绝缘膜，诸如氧化物膜或氮化物膜。可以形成牺牲膜250以便图案化导电膜172b。接着，在牺牲膜250上形成在第二方向(y方向)上延伸的掩模图案220，如同图32A，并且通过利用掩模图案220图案化牺牲膜250和导电膜172b。然后，通过去除牺牲膜250，可以形成图19的半导体器件100m。
图37是用于说明根据一些实施方式的图23的半导体器件100q的制造方法的截面图。为了方便描述，已经参考图1、23和图33A至33F作出的描述将被简要地重复或省略。
参考图37，通过利用图33A至33F的工艺形成诸如图1的半导体器件100的结构，然后通过在栅电极172的两个侧表面上形成栅间隔物178而形成栅结构170。栅结构170可包括第一栅结构170-1b和第二栅结构170-2q，如在图23的半导体器件100q中的那样。
接着，通过在栅间隔物178的两个侧表面上外延生长第一鳍130-1和第二鳍130-2，形成如图23中那样的第一鳍130-1b和第二鳍130-2f。通过外延生长第一鳍130-1和第二鳍130-2，或通过利用栅结构170作为掩模去除第一鳍130-1和第二鳍130-2的上部分并且使得第一鳍130-1和第二鳍130-2的保留在器件隔离膜120之间的下部分外延生长，可以执行第一鳍130-1和第二鳍130-2的外延生长。在一些实施方式中，第一鳍130-1和第二鳍130-2在器件隔离膜120之间的部分以及部分的器件隔离膜120可以被去除并且可以基于基板110执行外延生长。在此情况下，可以增大第一鳍130-1和第二鳍130-2在器件隔离膜120之间沿第二方向(y方向)的宽度。
图38是示出根据一些实施方式的半导体器件1000的器件区域的框图。
参考图38，本示例实施方式的半导体器件1000可包括逻辑芯区1100、存储区1200、I/O区1300、模拟区1400和虚设区1500。逻辑芯区1100可对应于在图1的半导体器件100中逻辑器件形成在其中的第一区A1。I/O区1300可对应于在图1的半导体器件100中I/O器件形成在其中的第二区A2。I/O区1300可以被称为外围器件区。存储器件诸如静态随机存取存储器(SRAM)可以设置在存储区1200中。虚设图案可以形成在虚设区1500中。
在本示例实施方式的半导体器件1000中，具有三栅结构的FinFET可以设置在逻辑芯区1100或存储区1200中，具有双栅结构的FinFET可以设置在I/O区1300或模拟区1400中。同样，具有双栅结构的FinFET(以及具有三栅结构的FinFET)可以设置在逻辑芯区1100或存储区1200中。由于具有双栅结构的FinFET和具有三栅结构可以FinFET被适当地组合和设置，所以半导体器件1000的性能可以提高且漏电流和降低的可靠性的问题可以被有效地处理或解决。
图39是电路图，示出根据一些实施方式的包括具有不同栅结构的FinFET的SRAM1200。
参考图39，SRAM1200可包括6个FinFET。6个FinFET中的其中两个可以是p型FinFET160以及6个FinFET中的其中四个可以是n型FinFET260。在SRAM1200中，每个p型FinFET160可以是上拉晶体管，每个n型FinFET260可以是下拉晶体管。在本示例实施方式的SRAM1200中，p型FinFET160可以形成为具有三栅结构，n型FinFET260可以形成为具有双栅结构。由于p型FinFET160形成为具有三栅结构并且n型FinFET260形成为具有双栅结构，所以与n型FinFET260的高电子迁移率相比，p型FinFET160的低空穴迁移率可以被补偿。因此，p型FinFET160的性能和n型FinFET260的性能可以平衡。
图40是示出根据一些实施方式的包括具有不同栅结构的FET的电子系统2000的框图。
参考图40，电子系统2000可包括控制器2100、I/O器件2200、存储器件2300、接口2400和总线2500。控制器2100、I/O器件2200、存储器件2300和/或接口2400可以经由总线2500彼此连接。总线2500可以是数据通过其在元件之间传输的路径。
控制器2100可包括微处理器、数字信号处理器、微控制器和/或用于执行与其相似的功能的逻辑器件。控制器2100可包括逻辑器件，该逻辑器件形成于在此描述的示例实施方式的任何半导体器件100、100a、……、和100r的第一区A1中。I/O器件2200可包括键区、键盘和/或显示装置。I/O器件2200可包括I/O器件，该I/O器件形成于在此描述的示例实施方式的任何半导体器件100、100a、……、和100r的第二区A2中。存储器件2300可以储存数据和/或命令。同样，存储器件2300可进一步包括另一种半导体存储器件，例如，非易失存储器件和/或SRAM。根据在此描述的示例实施方式的任何半导体器件100、100a、……、和100r的具有不同栅结构的FinFET也可应用于存储器件2300。接口2400可传输数据到通信网络或从通信网络接收数据。接口2400可以是有线接口或无线接口。例如，接口2400可包括天线或有线/无线收发器。接口2400可包括具有形成于在此描述的示例实施方式的任何半导体器件100、100a、……、和100r的第二区A2中的双栅结构的FinFET。
电子系统2000可以应用于个人数字助理(PDA)、便携式计算机、上网平板、无线电话、移动电话、数字音乐播放器、存储卡和/或用于无线发射和/或接收信息的任何电子产品。
如上所述，在根据一个或多个实施方式的包括具有不同栅结构的FinFET的半导体器件中，由于具有三栅结构的FinFET形成于逻辑器件形成在其中的第一区中并且具有双栅结构的FinFET形成于I/O器件形成在其中的第二区中，所以可以提高逻辑器件的性能，可以提高I/O器件的可靠性，并且可以减小或防止漏电流。
同样，在根据一个或多个实施方式的包括具有不同栅结构的FinFET的半导体器件中，具有三栅结构和双栅结构的FinFET被组合并形成在第一区中以适合于第一区中的逻辑器件的功能，可以提高所有逻辑器件的性能。
虽然已经参考其示例实施方式具体显示并描述了本发明构思，但是将理解，在不脱离由权利要求的精神和范围的情况下，可以作出形式和细节上的不同变化。因此，本发明构思的范围由权利要求限定。
本申请要求于2014年10月13日向韩国专利局提交的韩国专利申请No.10-2014-0137857的权益，其公开通过全部引用结合在此。

Claims (25)

1.一种半导体器件，包括：
基板；
在所述基板上具有三栅结构的第一鳍型场效应晶体管；以及
在所述基板上具有双栅结构的第二鳍型场效应晶体管。
2.如权利要求1所述的半导体器件，其中所述第一鳍型场效应晶体管设置在所述基板的包括逻辑器件的第一区中，所述第二鳍型场效应晶体管设置在所述基板的包括输入/输出器件的第二区中。
3.如权利要求1所述的半导体器件，其中所述第一鳍型场效应晶体管和所述第二鳍型场效应晶体管设置在所述基板的包括逻辑器件的第一区中。
4.如权利要求1所述的半导体器件，其中所述第一鳍型场效应晶体管和所述第二鳍型场效应晶体管设置在所述基板的包括逻辑器件的第一区中，并且还包括设置在所述基板的包括输入/输出器件的第二区中的具有双栅结构的第三鳍型场效应晶体管。
5.如权利要求1所述的半导体器件，其中所述第一鳍型场效应晶体管的第一鳍具有从所述基板起的第一高度，在第一方向上延伸，并且具有在垂直于所述第一方向的第二方向上的第一宽度，以及
所述第二鳍型场效应晶体管的第二鳍具有从所述基板起的第二高度，在所述第一方向上延伸，并且具有在所述第二方向上的第二宽度，
其中所述第二高度小于或等于所述第一高度。
6.如权利要求5所述的半导体器件，其中所述第二宽度大于或等于所述第一宽度。
7.如权利要求5所述的半导体器件，其中：
所述第一鳍型场效应晶体管包括围绕所述第一鳍的沟道区的至少一个第一栅电极，所述第一鳍型场效应晶体管具有与所述至少一个第一栅电极在所述第一方向上的宽度对应的第一栅长度；以及
所述第二鳍型场效应晶体管包括围绕所述第二鳍的沟道区的至少一个第二栅电极，所述第二鳍型场效应晶体管具有与所述至少一个第二栅电极在所述第一方向上的宽度对应的第二栅长度，
其中所述第一栅长度小于或等于所述第二栅长度。
8.如权利要求5所述的半导体器件，其中所述第二鳍的垂直于所述第一方向的截面具有矩形形状。
9.如权利要求5所述的半导体器件，其中所述第二鳍的垂直于所述第一方向的截面具有在其中下侧比上侧宽的梯形形状。
10.如权利要求5所述的半导体器件，其中在所述第一鳍型场效应晶体管中，沟道形成在所述第一鳍的相对侧表面和顶表面上，在所述第二鳍型场效应晶体管中，沟道形成在所述第二鳍的相对侧表面上而不在其顶表面上。
11.如权利要求10所述的半导体器件，其中所述第二鳍型场效应晶体管包括在所述第二鳍的相对侧表面和顶表面上的栅电极，
其中电介质膜设置在所述栅电极和所述第二鳍之间，在所述第二鳍的顶表面上的第二电介质膜比在所述第二鳍的相对侧表面上的所述电介质膜厚。
12.如权利要求11所述的半导体器件，其中在所述第二鳍的顶表面上的所述电介质膜包括在所述第二鳍的顶表面上的盖绝缘膜以及外部电介质膜，该外部电介质膜在所述第二鳍的相对侧表面上从所述电介质膜延伸并覆盖所述盖绝缘膜。
13.如权利要求10所述的半导体器件，其中所述第二鳍型场效应晶体管包括在所述第二鳍的相对侧表面上的栅电极和在所述第二鳍的顶表面上的盖绝缘膜。
14.如权利要求1所述的半导体器件，其中所述基板包括从由硅、锗、IV-IV族化合物半导体、和III-V族化合物半导体构成的组中选出的其中之一。
15.如权利要求1所述的半导体器件，其中所述基板是体硅基板或绝缘体上硅基板。
16.一种半导体器件，包括：
基板；
在所述基板上的第一区中具有三栅结构的第一鳍型场效应晶体管；和
在所述基板上的第二区中具有双栅结构的第二鳍型场效应晶体管，
其中逻辑器件设置在所述第一区中并且输入/输出器件设置在所述第二区中，
其中所述第一鳍型场效应晶体管的第一鳍相对于所述基板的高度大于或等于第二鳍型场效应晶体管的第二鳍相对于所述基板的高度。
17.如权利要求16所述的半导体器件，其中在所述第一鳍的顶表面上的第一电介质膜比在所述第二鳍的顶表面上的第二电介质膜薄。
18.如权利要求17所述的半导体器件，其中：
所述第一鳍型场效应晶体管包括围绕所述第一鳍的沟道区的第一栅电极，所述第一电介质膜设置在所述第一栅电极和所述第一鳍之间；以及
所述第二鳍型场效应晶体管包括围绕所述第二鳍的沟道区的第二栅电极，所述第二电介质膜设置在所述第二栅电极和所述第二鳍之间，
其中，相对于所述基板，所述第一栅电极的顶表面的高度与所述第二栅电极的顶表面的高度基本上相同。
19.如权利要求17所述的半导体器件，其中所述第二鳍在第一方向上延伸，
其中所述第二鳍的垂直于所述第一方向的竖直截面具有矩形形状或具有其中下侧比上侧宽的梯形形状。
20.如权利要求16所述的半导体器件，其中：
所述第一鳍型场效应晶体管包括在所述第一鳍的相对侧表面和顶表面上的第一栅电极，电介质膜设置在所述第一栅电极和所述第一鳍之间，以及
所述第二鳍型场效应晶体管包括在所述第二鳍的相对侧表面上的第二栅电极和在所述第二鳍的顶表面上的盖绝缘膜，并且电介质膜设置在所述第二栅电极和所述第二鳍之间。
21.一种制造半导体器件的方法，该方法包括：
提供包括第一区和第二区的基板；
在所述第一区和所述第二区的每个中形成鳍；以及
通过在所述鳍上形成栅电极，形成鳍型场效应晶体管，
其中形成所述鳍包括在所述第一区中形成在第一方向上延伸并具有第一高度的第一鳍以及在所述第二区中形成在所述第一方向上延伸并具有第二高度的第二鳍，以及
形成所述鳍型场效应晶体管包括通过在所述第一鳍的相对侧表面和顶表面上形成具有三栅结构的第一栅电极而在所述第一区中形成第一鳍型场效应晶体管以及通过在所述第二鳍的相对侧表面上形成具有双栅结构的第二栅电极而在所述第二区中形成第二鳍型场效应晶体管。
22.一种制造半导体器件的方法，该方法包括：
准备基板；
在所述基板上形成在第一方向上延伸并具有第一高度的第一鳍以及在所述第一方向上延伸并具有第二高度的第二鳍；以及
通过在所述第一鳍的相对侧表面和顶表面上形成具有三栅结构的第一栅电极而形成第一鳍型场效应晶体管，以及通过在所述第二鳍的相对侧表面上形成具有双栅结构的第二栅电极而形成第二鳍型场效应晶体管。
23.一种半导体器件，包括：
基板，包括逻辑器件区域和邻近所述逻辑器件区域的输入/输出器件区域，该逻辑器件区域上包括逻辑器件，该输入/输出器件区域上包括输入/输出器件；
在所述逻辑器件区域上的第一鳍型场效应晶体管，所述第一鳍型场效应晶体管包括从所述基板突出的第一半导体鳍以及三栅结构，该三栅结构包括第一栅介电层和在所述第一栅介电层上的第一栅电极；以及
在所述输入/输出器件区域上的第二鳍型场效应晶体管，所述第二鳍型场效应晶体管包括从所述基板突出的第二半导体鳍以及双栅结构，该双栅结构包括第二栅介电层和在第二栅介电层上的第二栅电极，
其中所述第一和第二栅介电层具有不同的厚度。
24.如权利要求23所述的半导体器件，其中：
所述第二栅介电层在所述第二半导体鳍的顶部处的厚度足以防止在所述第二鳍型场效应晶体管的操作期间在其顶部处形成沟道区；以及
所述第一栅介电层在所述第一半导体鳍的顶部处的厚度足以允许在所述第一鳍型场效应晶体管的操作期间在其顶部处形成沟道区。
25.如权利要求23所述的半导体器件，还包括：
在所述逻辑器件区域上的第三鳍型场效应晶体管，该第三鳍型场效应晶体管包括从所述基板突出的第三半导体鳍以及双栅结构，该双栅结构包括第三栅介电层和在该第三栅介电层上的第三栅电极，其中所述第三栅介电层的厚度大于所述第一栅介电层的厚度。
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