KR101823105B1 - 전계 효과 트랜지스터의 형성 방법 - Google Patents

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Abstract

전계 효과 트랜지스터의 형성 방법이 제공된다. 제 1 영역 및 제 2 영역을 포함하는 기판을 준비하고, 기판으로부터 돌출되고 제 1 폭을 갖는 핀 부분들을 제 1 영역 및 상기 제 2 영역 상에 형성한다. 제 1 영역 상의 상기 핀 부분들을 노출하고 제 2 영역 상의 핀 부분들을 덮는 제 1 마스크 패턴을 형성하고, 제 1 영역 상의 핀 부분의 폭을 증가 또는 감소시킨다.

Description

전계 효과 트랜지스터의 형성 방법{METHOD FOR FABRICATING FIELD EFFECT TRANSISTOR}
본 발명은 전계 효과 트랜지스터에 관한 것으로, 보다 상세히는 핀 전계 효과 트랜지스터의 형성 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 폭을 갖는 핀 부분들을 포함하는 전계 효과 트랜지스터의 형성 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 형성 방법은 제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 것; 상기 기판으로부터 돌출되고 제 1 폭을 갖는 핀 부분들을 상기 제 1 영역 및 상기 제 2 영역 상에 형성하는 것; 상기 제 1 영역 상의 상기 핀 부분들을 노출하고 상기 제 2 영역 상의 상기 핀 부분들을 덮는 제 1 마스크 패턴을 형성하는 것; 및 상기 제 1 영역 상의 상기 핀 부분의 폭을 증가 또는 감소시키는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 핀 부분의 폭을 증가 또는 감소시키는 것은 상기 핀 부분들로부터 반도체층을 성장시키는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 핀 부분들의 하부 측벽 상에 소자 분리막들을 형성하는 것을 더 포함하고, 상기 반도체층은 상기 소자 분리막들의 형성 전에 형성될 수 있다.
일 실시예에 있어서, 상기 핀 부분들을 형성하는 것은 상기 기판 상에 제 2 마스크 패턴들을 형성하는 것; 및 상기 제 2 마스크 패턴들을 식각 마스크로 상기 기판을 식각하는 것을 포함하고, 상기 반도체층은 상기 제 1 마스크 패턴 및 제 2 마스크 패턴들에 의하여 노출된 상기 제 1 핀 부분의 측벽 및 상기 기판 상에 형성될 수 있다.
일 실시예에 있어서, 상기 핀 부분들의 하부 측벽 상에 소자 분리막들을 형성하는 것을 더 포함하고, 상기 제 1 마스크 패턴 및 상기 반도체층은 상기 소자 분리막들의 형성 이후에 형성될 수 있다.
일 실시예에 있어서, 상기 반도체층은 상기 소자 분리막들 및 상기 제 1 마스크 패턴에 의하여 노출된 상기 핀 부분들의 상부 측벽 및 상면 상에 형성될 수 있다.
일 실시예에 있어서, 상기 반도체층은 상기 핀 부분들과 격자 상수가 다르거나 밴드갭이 다른 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 핀 부분들의 폭을 증가 또는 감소시키는 것은 상기 제 1 영역 상의 상기 핀 부분들을 식각하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 핀 부분들의 하부 측벽 상에 소자 분리막들을 형성하는 것을 더 포함하고, 상기 소자 분리막들은 상기 핀 부분들을 식각한 이후에 형성될 수 있다.
일 실시예에 있어서, 상기 핀 부분들을 형성하는 것은 상기 기판 상에 제 2 마스크 패턴들을 형성하는 것; 및 상기 제 2 마스크 패턴들을 식각 마스크로 상기 기판을 식각하는 것을 포함하고, 상기 핀 부분들을 식각하는 것은 상기 제 1 및 제 2 마스크 패턴들에 의하여 노출된 상기 핀 부분들의 측벽 및 상기 기판의 상면을 식각하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 핀 부분들의 하부 측벽 상에 소자 분리막들을 형성하는 것을 더 포함하고, 상기 소자 분리막들은 상기 핀 부분들을 식각하기 이전에 형성되고, 상기 핀 부분들을 식각하는 것은 상기 제 1 마스크 패턴 및 상기 소자 분리막들에 의하여 노출된 상기 핀 부분들의 상면 및 상부 측벽을 식각하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 핀 부분들을 형성하는 것은 상기 기판 상에 제 2 마스크 패턴들을 형성하는 것; 및 상기 제 2 마스크 패턴들을 식각 마스크로 상기 기판을 식각하는 것을 포함하고, 상기 제 2 마스크 패턴들을 형성하는 것은 상기 기판 상에 제 3 마스크 패턴들을 형성하는 것; 상기 제 3 마스크 패턴들의 측벽들 상에 스페이서 공정을 수행하는 것; 및 상기 제 3 마스크 패턴들을 제거하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 스페이서 마스크 패턴들의 폭은 실질적으로 동일할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터의 형성 방법은 제 1 영역 및 제 2 영역을 갖는 기판을 준비하는 것; 기판 상에, 제 2 폭만큼 상호 이격되고 상기 제 2 폭과는 다른 제 1 폭을 갖는 제 1 마스크 패턴들을 형성하는 것; 상기 제 1 마스크 패턴들 사이를 채우고 상기 제 2 폭을 갖는 제 2 마스크 패턴들을 형성하는 것; 상기 제 2 영역에서 상기 제 1 마스크 패턴들을 제거하는 것; 상기 제 1 영역에서 상기 제 2 마스크 패턴들을 제거하는 것; 및 상기 제 1 영역 상의 상기 제 1 마스크 패턴들 및 상기 제 2 영역 상의 제 2 마스크 패턴들을 식각 마스크로 상기 기판을 식각하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 마스크 패턴들을 형성하는 것은 상기 기판 상에 제 3 마스크 패턴들을 형성하는 것; 상기 제 3 마스크 패턴들의 측벽들 상에 스페이서 공정을 수행하는 것; 및 상기 제 3 마스크 패턴들을 제거하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 폭을 갖는 핀 부분들을 포함하는 전계 효과 트랜지스터를 용이하게 형성할 수 있다.
도 1, 3, 5, 7, 9, 및 11은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 2, 4, 6, 8, 10, 및 12는 각각 도 1, 3, 5, 7, 9, 및 11의 A-A'선에 따른 단면도들이다.
도 13, 15, 17, 및 19은 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 14, 16, 18, 및 20는 각각 도 13, 15, 17, 및 19의 A-A'선에 따른 단면도들이다.
도 21 및 23은 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 22 및 24는 각각 도 21 및 23의 A-A'선에 따른 단면도들이다.
도 25 및 27은 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 26 및 28은 각각 도 25 및 27의 A-A'선에 따른 단면도들이다.
도 29, 31, 33, 35, 37, 39, 및 41은 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 30, 32, 34, 36, 38, 40 및 42는 각각 도 29, 31, 33, 35, 37, 39, 및 41의 A-A'선에 따른 단면도들이다.
도 43은 본 발명의 실시예들에 따른 전계 효과 트랜지스터를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
도 1 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 전계 효과 트랜지스트의 제조 방법이 설명된다. 도 1, 3, 5, 7, 9, 및 11은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이고, 도 2, 4, 6, 8, 10, 및 12는 각각 도 1, 3, 5, 7, 9, 및 11의 A-A'선에 따른 단면도들이다.
도 1 및 도 2를 참조하여, 제 1 영역(RG1) 및 제 2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판이거나 SOI(Silicon On Insulator) 기판일 수 있다. 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)은 상기 기판(100)의 서로 다른 영역들을 지칭하는 것으로, 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 일 예로, 상기 제 1 영역(RG1)과 상기 제 2 영역(RG2)은 각각 엔모스(NMOS) 트랜지스터 영역 및 피모스(PMOS) 트랜지스터 영역일 수 있다.
상기 기판(100) 상에 제 1 마스크 패턴들(201)이 형성될 수 있다. 상기 제 1 마스크 패턴들(201)이 형성된 상기 기판(100) 상에 제 2 마스크층(205)이 형성될 수 있다. 상기 제 2 마스크층(205)은 상기 제 1 마스크 패턴들(201)이 형성된 상기 기판(100)의 상면을 따라 실질적으로 콘포멀하게(conformally) 형성될 수 있다. 상기 제 1 마스크 패턴들(201)과 상기 제 2 마스크층(205)은 상호 식각 선택성 있는 물질로 형성될 수 있다. 일 예로, 상기 제 2 마스크층(205)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중에서 선택된 적어도 하나를 포함할 수 있고, 상기 제 1 마스크 패턴들(201)은 상기 물질들 중 상기 제 2 마스크층(205)과 다른 물질로 형성될 수 있다. 상기 제 1 마스크 패턴들(201) 및 상기 제 2 마스크층(205)은 물리 기상 증착 공정(Physical Vapor Deposition Process:PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process:CVD), 원자층 증착(Atomic Layer Deposition) 또는 스핀 코팅 방법 중에서 선택된 적어도 하나에 의해 형성될 수 있다.
도 3 및 도 4를 참조하여, 스페이서 공정에 의하여 상기 제 2 마스크층(205)으로부터 제 2 마스크 패턴들(206)이 형성될 수 있다. 상기 제 2 마스크 패턴들(206)은 상기 제 1 마스크 패턴들(201)을 노출하는 스페이서 형태일 수 있다. 일 예로, 상기 스페이서 공정은 직진성이 강한 플라즈마 식각 공정을 포함할 수 있다. 상기 제 2 마스크 패턴들(206)은 실질적으로 동일한 폭을 가질 수 있다. 이하 본 명세서에서 핀 부분들의 폭 또는 마스크 패턴들의 폭은 X 방향으로의 폭을 지칭할 수 있다. 상기 제 2 마스크 패턴들(206)에 의하여 노출된 상기 제 1 마스크 패턴들(201)이 제거되어 상기 제 2 마스크 패턴들(206) 사이에 제 1 트렌치들(101)이 형성될 수 있다. 상기 제 1 마스크 패턴들(201)의 제거는 상기 제 2 마스크 패턴들(206)의 식각을 최소화하며 상기 제 1 마스크 패턴들(201)을 제거할 수 있는 선택적 식각 공정을 포함할 수 있다.
도 5 및 도 6을 참조하여, 상기 제 2 마스크 패턴들(206)을 식각 마스크로 상기 기판(100)이 식각되어 제 1 폭(T1)을 갖는 제 1 핀 부분들(fin portions)(F1)이 형성될 수 있다. 이하, 본 명세서에서, 핀 부분들의 폭은 상기 핀 부분들의 상부 폭을 지칭할 수 있다. 상기 식각 공정에 의하여 상기 제 1 핀 부분들(F1) 사이에 제 2 트렌치들(102)이 형성될 수 있다. 상기 식각 공정에 의하여 상기 제 2 마스크 패턴들(206)의 상부가 함께 식각되어 라운드된 표면을 가질 수 있다. 제 1 상기 핀 부분들(F1)은 Y 방향으로의 폭이 X 방향으로의 폭보다 큰 라인 형상일 수 있다. 다른 실시예에 있어서, 상기 기판(100)이 제 1 및 제 2 반도체층과 상기 제 1 및 제 2 반도체층 사이에 유전층을 포함하는 SOI 기판인 경우, 상기 유전층 상의 제 2 반도체층을 패터닝하여 상기 제 1 핀 부분들(F1)이 형성될 수 있다. 상기 제 1 핀 부분들(F1)은 문턱 전압 조절용 도핑이 수행된 영역일 수 있다. 일 예로, 상기 도핑 공정은 도 1 및 도 2를 참조하여 설명된 상기 제 1 마스크 패턴들(201)의 형성 이전에 상기 기판(100)의 상부에 수행될 수 있다. 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2) 상에 각각 복수의 핀 부분들이 도시되었으나, 이와는 달리 각각 하나의 핀 부분들이 제공될 수 있다. 상기 제 2 영역(RG2) 상의 복수의 상기 제 1 핀 부분들(F1)은 각각 별개의 트랜지스터를 구성하거나, 복수의 상기 제 1 핀 부분들(F1)이 하나의 트랜지스터를 구성할 수 있다. 상기 제 1 영역(RG1) 상의 복수의 상기 제 2 핀 부분들(F2)도 각각 별개의 트랜지스터를 구성하거나, 복수의 상기 제 2 핀 부분들(F2)이 하나의 트랜지스터를 구성할 수 있다.
도 7 및 도 8을 참조하여, 상기 제 2 영역(RG2)을 덮고 상기 제 1 영역(RG1)을 노출하는 에피택시얼 방지 마스크 패턴(211)이 형성될 수 있다. 상기 에피택시얼 방지 마스크 패턴(211)은 상기 제 1 및 제 2 영역들(RG1, RG2)을 덮는 에피택시얼 방지막(미도시) 및 상기 제 3 마스크 패턴(213)을 차례로 형성한 후, 상기 제 3 마스크 패턴(213)을 식각 마스크로하여 상기 제 1 영역(RG1)에 형성된 상기 에피택시얼 방지막을 제거하여 형성될 수 있다. 일 예로, 상기 에피택시얼 방지 마스크 패턴(211)은 상기 제 2 마스크 패턴들(206)과 식각 선택성 있는 물질로 형성될 수 있다. 일 예로, 상기 제 2 마스크 패턴들(206)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중에서 선택된 적어도 하나를 포함할 수 있고, 상기 에피택시얼 방지 마스크 패턴(211)은 상기 물질들 중 상기 제 2 마스크 패턴들(206)과 다른 물질을 포함할 수 있다. 상기 제 3 마스크 패턴(213)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트 중 적어도 하나를 포함할 수 있다.
상기 에피택시얼 방지 마스크 패턴(211)에 의하여 노출된 상기 제 1 영역(RG1) 상의 제 1 핀 부분들(F1)의 폭을 증가 또는 감소시킬 수 있다. 본 실시예에 있어서, 상기 제 1 영역(RG1) 상의 상기 제 1 핀 부분들(F1)을 씨드로 하는 에피택시얼 공정에 의하여 제 1 반도체층들(SP1)이 형성될 수 있다. 일 예로, 상기 제 1 반도체층들(SP1)은 분자빔 에피택시(Molecular Beam Epitaxy: MBE), 액상 에피택시(Liquid Phase Epitaxy:LPE), 기상 에피택시(Vapor Phase Epitaxy:VPE) 또는 유기금속화학증착법(MOCVD) 등의 방법으로 형성될 수 있다. 상기 제 1 반도체층들(SP1)은 상기 제 2 트렌치들(102)을 따라 실질적으로 콘포멀하게 형성될 수 있다. 일 예로, 상기 제 1 반도체층들(SP1)은 상기 에피택시얼 방지 마스크 패턴(211) 및 상기 제 2 마스크 패턴들(206)에 의하여 노출된 상기 제 1 핀 부분들(F1)의 측벽 및 상기 기판(100)의 상면 상에 형성될 수 있다. 이하, 본 명세서에서, 상기 기판(100)의 상면은 별도로 지칭하는 경우를 제외하고 상기 제 1 핀 부분들(F1) 사이에 형성된 제 2 트렌치들(102)의 하면을 지칭한다. 그 결과, 상기 제 2 영역(RG2) 상의 제 1 핀 부분들(F1)의 제 1 폭(T1)보다 두꺼운 제 2 폭(T2)을 가지는 제 2 핀 부분들(F2)이 형성될 수 있다. 이하, 본 명세서에서 핀 부분들의 폭은 기판으로부터 형성된 핀 부분들의 폭과 그 표면에 형성된 반도체층의 두께를 포함하는 것으로 기술된다. 일 실시예에 있어서, 상기 제 1 핀 부분들(F1)의 상면은 상기 제 2 마스크 패턴들(206)에 의하여 덮여 있으므로 상기 제 1 반도체층들(SP1)의 성장이 방지될 수 있다. 따라서, 상기 제 1 및 제 2 핀 부분들(F1, F2)의 상면은 상기 기판(100)의 상면으로부터 실질적으로 동일한 제 1 높이(H1)를 가질 수 있다.
핀 전계 효과 트랜지스터는 기판으로부터 돌출된 핀 부분들을 바디(body)로 사용하여 평면(planar) 트랜지스터에 비하여 상대적으로 단채널 효과(short channel effect)가 개선될 수 있다. 그러나 핀 전계 효과 트랜지스터는 평면 트랜지스터에 비하여 상대적으로 좁은 바디를 갖기 때문에 이온 주입 공정을 통한 문턱 전압 조절이 상대적으로 용이하지 않을 수 있다. 핀 전계 효과 트랜지스터들의 핀 부분들의 폭을 다르게 형성하는 경우, 트랜지스터들의 바디가 서로 다른 부피를 가질 수 있고, 이온 주입 공정을 통하여 서로 다른 문턱 전압을 갖도록 설계될 수 있다. 본 발명의 일 실시예에 따르면, 서로 다른 폭을 갖는 핀 부분들을 용이하게 형성하여 서로 다른 문턱 전압을 갖는 트랜지스터들을 동시에 형성할 수 있다.
상기 제 1 반도체층들(SP1)은 상기 제 1 핀 부분들(F1) 과 동일한 물질 또는 상기 제 1 핀 부분들(F1)과 격자 상수 및/또는 밴드갭이 다른 물질로 형성될 수 있다. 일 예로, 상기 제 1 핀 부분들(F1)은 단결정 실리콘 기판의 일부이고 상기 제 1 반도체층들(SP1)은 InSb, InAs, GaSb, InP, GaAs, Ge, SiGe, 및 SiC 중 적어도 하나를 포함할 수 있다. 상기 제 1 반도체층들(SP1)은 상기 제 1 핀 부분들(F1)과 다른 밴드갭을 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 1 핀 부분들(F1)은 GaAs를 포함하고, 상기 제 1 반도체층들(SP1)은 AlGaAs를 포함할 수 있다. 상기 제 1 반도체층들(SP1)은 상기 제 1 핀 부분들(F1)과 동일한 도전형으로 도핑될 수 있다. 일 예로, 상기 제 1 반도체층들(SP1)은 상기 에피택시얼 공정과 동시에 인-시츄(in-situ)로 도핑될 수 있다. 이 경우, 상기 제 1 반도체층들(SP1)의 도핑 농도는 상기 제 1 핀 부분들(F1)의 도핑 농도와 다를 수 있다. 일 예로, 상기 제 1 반도체층들(SP1)의 도핑 농도는 상기 제 1 핀 부분들(F1)의 도핑 농도보다 낮을 수 있다.
도 9 및 도 10을 참조하여, 상기 제 2 마스크 패턴들(206), 상기 에피택시얼 방지 마스크 패턴(211), 및 상기 제 3 마스크 패턴(213)이 제거될 수 있다. 상기 제 2 마스크 패턴들(206), 상기 에피택시얼 방지 마스크 패턴(211), 및 상기 제 3 마스크 패턴(213)의 제거 공정은 복수의 선택적 식각 공정들을 포함할 수 있다. 상기 제 2 마스크 패턴들(206), 상기 에피택시얼 방지 마스크 패턴(211), 및 상기 제 3 마스크 패턴(213)이 제거된 결과물 상에 상기 제 1 및 제 2 핀 부분들(F1, F2) 사이의 상기 제 2 트렌치들(102)을 채우는 소자 분리막들(110)이 형성될 수 있다. 상기 소자 분리막들(110)은 상기 제 1 및 제 2 영역들(RG1, RG2)을 덮도록 유전막을 형성된 후, 상기 제 1 및 제 2 핀 부분들(F1, F2)의 상부가 노출되도록 상기 유전막을 식각하여 형성될 수 있다. 상기 소자 분리막들(110)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass Layer) 및/또는 CVD 산화막일 수 있다.
도 11 및 도 12를 참조하여, 상기 제 1 및 제 2 핀 부분들(F1, F2) 상에 게이트 유전 패턴(141) 및 게이트 전극 패턴(143)이 차례로 형성될 수 있다. 상기 게이트 유전 패턴(141) 및 상기 게이트 전극 패턴(143)은 상기 소자 분리막들(110)이 형성된 결과물 상에 게이트 유전막(미도시) 및 게이트 전극막(미도시)을 차례로 형성하고, 마스크를 이용하여 상기 게이트 유전막 및 상기 게이트 전극막을 차례로 식각하여 형성될 수 있다. 상기 게이트 유전 패턴(141)은 산화막 또는 산화질화막을 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(141)은 실리콘산화막일 수 있다. 상기 게이트 유전 패턴(141)은 상기 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 갖는 고유전막을 포함할 수 있다. 상기 게이트 전극 패턴(143)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(141) 및 상기 게이트 전극 패턴(143)은 각각 화학 기상 증착(Chemical Vapor Deposition), 스퍼터링, 및/또는 원자층 증착(Atomic Layer Deposition)으로 형성될 수 있다. 이후, 상기 게이트 전극 패턴(143)에 의하여 노출된 상기 제 1 및 제 2 핀 부분들(F1, F2)의 상부에 소스/드레인 영역들(미도시)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 서로 다른 폭을 갖는 핀 부분들을 용이하게 형성할 수 있다. 그 결과, 서로 다른 문턱 전압을 갖는 핀 부분들을 동시에 형성할 수 있다.
도 13 내지 도 20을 참조하여, 본 발명의 다른 실시예에 따른 전계 효과 트랜지스트의 제조 방법이 설명된다. 도 13, 15, 17, 및 19은 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이고, 도 14, 16, 18, 및 20는 각각 도 13, 15, 17, 및 19의 A-A'선에 따른 단면도들이다. 설명의 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 13 및 도 14를 참조하여, 기판(100)으로부터 돌출된 제 1 핀 부분들(F1)이 형성될 수 있다. 상기 제 1 핀 부분들(F1)은 상기 기판(100) 상에 형성된 마스크 패턴(미도시)을 식각 마스크로하는 식각 공정에 의하여 형성될 수 있다. 일 예로, 상기 제 1 핀 부분들(F1)은 도 1 내지 도 6을 참조하여 설명된 방법에 의하여 상호 동일한 폭을 갖도록 형성될 수 있다. 상기 제 1 핀 부분들(F1)의 하부 측벽을 덮는 소자 분리막들(110)이 형성될 수 있다. 상기 소자 분리막들(110)은 상기 제 1 및 제 2 영역들(RG1, RG2)을 덮도록 유전막을 형성한 후, 상기 제 1 핀 부분들(F1)의 상부가 노출되도록 상기 유전막을 식각하여 형성될 수 있다. 상기 소자 분리막들(110)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass Layer) 및/또는 CVD 산화막일 수 있다. 다른 실시예에 있어서, 상기 제 1 핀 부분들(F1)은 상기 기판(100)의 상면 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴에 의하여 노출된 상기 기판(100)의 상면을 씨드로하는 에피택시얼 공정에 의하여 형성될 수 있다. 이 경우, 상기 제 1 핀 부분들(F1)은 상기 기판(100)과 동일한 물질 또는 상기 기판(100)과 격자 상수 및/또는 밴드갭이 다른 물질로 형성될 수 있다. 일 예로, 상기 기판(100)은 단결정 실리콘 기판이고 상기 제 1 핀 부분들(F1)은 Ge, SiGe, 또는 SiC를 포함할 수 있다.
도 15 및 도 16을 참조하여, 상기 소자 분리막들(110)들이 형성된 결과물 상에, 상기 제 2 영역(RG2)를 덮고 상기 제 1 영역(RG1)을 노출하는 에피택시얼 방지 마스크 패턴(211)이 형성될 수 있다. 상기 에피택시얼 방지 마스크 패턴(211)은 상기 제 1 및 제 2 영역들(RG1, RG2)을 덮는 에피택시얼 방지막(미도시) 및 제 3 마스크 패턴(213)을 형성한 후, 상기 제 3 마스크 패턴(213)을 식각 마스크로하여 상기 제 1 영역(RG1)에 형성된 상기 에피택시얼 방지막을 제거하여 형성될 수 있다. 일 예로, 상기 에피택시얼 방지 마스크 패턴(211)은 상기 소자 분리막들(110)과 식각 선택성 있는 물질로 형성될 수 있다. 일 예로, 상기 소자 분리막들(110)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중에서 선택된 적어도 하나를 포함할 수 있고, 상기 에피택시얼 방지 마스크 패턴(211)은 상기 물질들 중 상기 소자 분리막들(110)과 다른 물질을 포함할 수 있다. 상기 제 3 마스크 패턴(213)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트 중 적어도 하나를 포함할 수 있다.
도 17 및 도 18을 참조하여, 상기 에피택시얼 방지 마스크 패턴(211) 및 상기 소자 분리막들(110)에 의하여 노출된 상기 제 1 영역(RG1) 상의 제 1 핀 부분들(F1)의 상부 폭을 증가 또는 감소시킬 수 있다. 본 실시예에 있어서, 상기 제 1 영역(RG1) 상에서 상기 소자 분리막들(110)에 의하여 노출된 상기 제 1 핀 부분들(F1)의 상부를 씨드로 하는 에피택시얼 공정에 의하여 제 2 반도체층들(SP2)이 형성될 수 있다. 일 예로, 상기 제 2 반도체층들(SP2)은 분자빔 에피택시(Molecular Beam Epitaxy: MBE), 액상 에피택시(Liquid Phase Epitaxy:LPE), 기상 에피택시(Vapor Phase Epitaxy:VPE) 또는 유기금속화학증착법(MOCVD) 등의 방법으로 형성될 수 있다. 상기 제 2 반도체층들(SP2)의 형성 결과, 상기 제 1 영역(RG1) 상에 상기 제 2 영역(RG2) 상의 제 1 핀 부분들(F1)의 제 1 폭(T1)보다 두꺼운 제 2 폭(T2)의 상부를 갖는 제 2 핀 부분들(F2)이 형성될 수 있다. 상기 제 2 반도체층들(SP2)의 형성 결과, 상기 기판(100)의 상면으로부터 상기 제 2 핀 부분들(F2)의 높이(H2)는 상기 제 1 핀 부분들(F1)의 높이(H1)보다 높아질 수 있다.
상기 제 2 반도체층들(SP2)은 상기 제 1 핀 부분들(F1) 과 동일한 물질 또는 상기 제 1 핀 부분들(F1)과 격자 상수 및/또는 밴드갭이 다른 물질로 형성될 수 있다. 일 예로, 상기 제 1 핀 부분들(F1)은 단결정 실리콘 기판이고 상기 제 2 반도체층들(SP2)은 InSb, InAs, GaSb, InP, GaAs, Ge, SiGe, 및 SiC 중 적어도 하나를 포함할 수 있다. 상기 제 2 반도체층들(SP2)은 상기 제 1 핀 부분들(F1)과 다른 밴드갭을 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 1 핀 부분들(F1)은 GaAs를 포함하고, 상기 제 2 반도체층들(SP2)은 AlGaAs를 포함할 수 있다. 상기 제 2 반도체층들(SP2)은 상기 제 1 핀 부분들(F1)과 동일한 도전형으로 도핑될 수 있다. 일 예로, 상기 제 2 반도체층들(SP2)은 상기 에피택시얼 공정과 동시에 인-시츄(in-situ)로 도핑될 수 있다. 이 경우, 상기 제 2 반도체층들(SP2)의 도핑 농도는 상기 제 1 핀 부분들(F1)의 도핑 농도와 다를 수 있다. 일 예로, 상기 제 2 반도체층들(SP2)의 도핑 농도는 상기 제 1 핀 부분들(F1)의 도핑 농도보다 낮을 수 있다.
도 19 및 도 20을 참조하여, 상기 에피택시얼 방지 마스크 패턴(211), 및 상기 제 3 마스크 패턴(213)이 제거될 수 있다. 상기 에피택시얼 방지 마스크 패턴(211) 및 상기 제 3 마스크 패턴(213)의 제거 후, 상기 제 1 및 제 2 핀 부분들(F1, F2) 상에 게이트 유전 패턴(141) 및 게이트 전극 패턴(143)이 차례로 형성될 수 있다. 상기 게이트 유전 패턴(141) 및 상기 게이트 전극 패턴(143)은 도 11 및 도 12를 참조하여 설명된 공정과 동일한 방법으로 형성될 수 있다.
도 21 내지 도 24를 참조하여, 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스트의 제조 방법이 설명된다. 도 21 및 23은 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이고, 도 22 및 24는 각각 도 21 및 23의 A-A'선에 따른 단면도들이다. 설명의 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 21 및 도 22를 참조하여, 도 5 및 도 6을 참조하여 설명된 결과물 상에 식각 마스크 패턴(214)이 형성될 수 있다. 상기 식각 마스크 패턴(214)은 제 2 영역(RG2)을 덮고 제 1 영역(RG1)을 노출할 수 있다. 상기 식각 마스크 패턴(214)은 상기 제 1 핀 부분들(F1)이 형성된 결과물 상에 식각 마스크층 및 제 4 마스크 패턴(216)을 차례로 형성하고, 상기 제 4 마스크 패턴(216)을 마스크로하여 상기 제 1 영역(RG1)에 형성된 상기 식각 마스크층을 제거하여 형성될 수 있다. 상기 식각 마스크 패턴(214)은 상기 제 2 마스크 패턴들(206)과 식각 선택성 있는 물질로 형성될 수 있다. 일 예로, 상기 제 2 마스크 패턴들(206)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중에서 선택된 적어도 하나를 포함할 수 있고, 상기 식각 마스크 패턴(214)은 상기 물질들 중 상기 제 2 마스크 패턴들(206)과 다른 물질로 형성될 수 있다. 상기 제 4 마스크 패턴(216)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트 중 적어도 하나를 포함할 수 있다.
상기 식각 마스크 패턴(214) 및 상기 제 2 마스크 패턴들(206)에 의하여 노출된 상기 제 1 영역(RG1) 상의 상기 제 1 핀 부분들(F1)의 폭을 증가 또는 감소시킬 수 있다. 본 실시예에 있어서, 제 1 폭(T1)을 갖는 상기 제 1 핀 부분들(F1)의 측벽이 식각되어 제 3 폭(T3)을 갖는 제 3 핀 부분들(F3)이 형성될 수 있다. 상기 식각 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 제 3 폭(T3)은 상기 제 1 폭(T1)보다 작을 수 있다. 상기 제 3 핀 부분들(F3)의 형성 시, 상기 제 1 영역(RG1)에서 상기 제 2 트렌치들(102)의 하면을 이루는 상기 기판(100)의 상면이 함께 식각될 수 있다. 그 결과, 상기 제 1 영역(RG1)에서 상기 기판(100)의 상면과 상기 제 2 영역(RG2)에서 상기 기판(100)의 상면 사이에는 단차(H3)가 생길 수 있다.
도 23 및 도 24를 참조하여, 상기 제 2 마스크 패턴들(206), 상기 식각 마스크 패턴(214), 및 상기 제 4 마스크 패턴(216)이 제거될 수 있다. 상기 제거 공정 이후, 상기 제 1 및 제 3 핀 부분들(F1, F3)의 하부 측벽을 덮는 소자 분리막들(110)이 형성될 수 있다. 상기 제 1 및 제 3 핀 부분들(F1, F3) 상에 게이트 유전 패턴(141) 및 게이트 전극 패턴(143)이 차례로 형성될 수 있다. 상기 게이트 유전 패턴(141) 및 상기 게이트 전극 패턴(143)은 도 11 및 도 12를 참조하여 설명된 공정과 동일한 방법으로 형성될 수 있다.
도 25 내지 도 28을 참조하여, 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스트의 제조 방법이 설명된다. 도 25 및 27은 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이고, 도 26 및 28은 각각 도 25 및 27의 A-A'선에 따른 단면도들이다. 설명의 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 25 및 도 26을 참조하여, 도 13 및 도 14를 참조하여 설명된 결과물 상에 식각 마스크 패턴(214)이 형성될 수 있다. 상기 식각 마스크 패턴(214)은 제 2 영역(RG2)을 덮고 제 1 영역(RG1)을 노출할 수 있다. 상기 식각 마스크 패턴(214)은 상기 제 1 핀 부분들(F1)이 형성된 결과물 상에 식각 마스크층 및 제 4 마스크 패턴(216)을 차례로 형성하고, 상기 제 4 마스크 패턴(216)을 마스크로하여 상기 제 1 영역(RG1)에 형성된 상기 식각 마스크층을 제거하여 형성될 수 있다.
상기 식각 마스크 패턴(214) 및 상기 소자 분리막들(110)에 의하여 노출된 상기 제 1 영역(RG1) 상의 상기 제 1 핀 부분들(F1)의 상부 폭을 증가 또는 감소시킬 수 있다. 본 실시예에 있어서, 제 1 폭(T1)을 갖는 상기 제 1 핀 부분들(F1)의 상부 측벽이 식각되어 제 3 폭(T3)의 상부를 갖는 제 3 핀 부분들(F3)이 형성될 수 있다. 상기 식각 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 제 3 폭(T3)은 상기 제 1 폭(T1)보다 작을 수 있다. 상기 식각 공정에 의하여 상기 제 3 핀 부분들(F3)은 상기 제 1 핀 부분들(F1)의 제 1 높이(H1) 보다 낮은 제 4 높이(H4)를 가질 수 있다.
도 27 및 도 28을 참조하여, 상기 식각 마스크 패턴(214) 및 상기 제 4 마스크 패턴(216)이 제거될 수 있다. 상기 제거 공정 이후, 상기 제 1 및 제 3 핀 부분들(F1, F3) 상에 게이트 유전 패턴(141) 및 게이트 전극 패턴(143)이 차례로 형성될 수 있다. 상기 게이트 유전 패턴(141) 및 상기 게이트 전극 패턴(143)은 도 11 및 도 12를 참조하여 설명된 공정과 동일한 방법으로 형성될 수 있다.
도 29 내지 도 42를 참조하여, 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 형성 방법이 설명된다. 도 29, 31, 33, 35, 37, 39, 및 41은 본 발명의 또 다른 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들이고, 도 30, 32, 34, 36, 38, 40 및 42는 각각 도 29, 31, 33, 35, 37, 39, 및 41의 A-A'선에 따른 단면도들이다. 설명의 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 29 및 도 30을 참조하여, 기판(100) 상에 제 2 마스크 패턴들(206)이 형성될 수 있다. 상기 제 2 마스크 패턴들(206)은 도 1 내지 도 4를 참조하여 설명된 공정에 의하여 스페이서 형태로 형성될 수 있다. 상기 제 2 마스크 패턴들(206)은 상호 제 1 트렌치들(101)에 의하여 이격될 수 있다. 상기 제 2 마스크 패턴들(206)의 제 4 폭(T4)는 상기 제 1 트렌치들(101)의 하부 폭(T5)과 다를 수 있다. 이하, 본 명세서에서 트렌치들의 폭은 트렌치들의 하부 폭을 지칭할 수 있고, 마스크 패턴들의 폭은 마스크 패턴들의 하부 폭을 지칭할 수 있다. 일 예로, 상기 제 1 트렌치들(101)의 폭(T5)은 상기 제 2 마스크 패턴들(206)의 제 4 폭(T4)보다 클 수 있다.
도 31 및 도 32를 참조하여, 상기 제 1 트렌치들(101)을 채우는 제 5 마스크 패턴들(221)이 형성될 수 있다. 상기 제 5 마스크 패턴들(221)은 상기 제 2 마스크 패턴들(206)을 덮는 유전막을 형성한 후, 상기 제 2 마스크 패턴들(206)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 평탄화 공정에 의하여 상기 제 2 마스크 패턴들(206)의 상부가 식각될 수 있다.
도 33 및 도 34를 참조하여, 상기 제 1 영역(RG1)을 덮고 상기 제 2 영역(RG2)을 노출하는 제 6 마스크 패턴(217)이 형성될 수 있다. 상기 제 6 마스크 패턴(217)은 상기 제 5 마스크 패턴들(221)과 식각 선택성 있는 물질로 형성될 수 있다. 상기 제 6 마스크 패턴(217)에 의하여 노출된 상기 제 2 영역(RG2) 상의 상기 제 2 마스크 패턴들(206)이 선택적으로 제거될 수 있다. 그 결과, 상기 제 2 영역(RG2) 상에 제 5 마스크 패턴들(221)이 잔류되고, 상기 제 5 마스크 패턴들(221)은 제 3 트렌치들(104)에 의하여 상호 이격될 수 있다. 상기 제 5 마스크 패턴들(221)의 제 5 폭(T5)은 상기 제 1 트렌치들(101)의 폭과 동일할 수 있다. 상기 제 2 마스크 패턴들(206)의 제 4 폭(T4)은 상기 제 3 트렌치들(104)의 폭과 동일할 수 있다.
도 35 및 도 36을 참조하여, 상기 제 2 영역(RG2)을 덮고 상기 제 1 영역(RG1)을 노출하는 제 7 마스크 패턴(219)이 형성될 수 있다. 상기 제 7 마스크 패턴(219)은 상기 제 3 트렌치들(104)을 채울 수 있다. 상기 제 7 마스크 패턴(219)에 의하여 노출된 상기 제 1 영역(RG1) 상의 상기 제 6 마스크 패턴(217) 및 상기 제 5 마스크 패턴들(221)이 선택적으로 제거되고 상기 제 2 마스크 패턴들(206)은 상기 제 1 영역(RG1) 상에 잔류할 수 있다. 상기 제거 공정에 의하여 상기 제 2 마스크 패턴들(206)은 상기 제 1 트렌치들(101)에 의하여 상호 이격되고, 상기 제 1 트렌치들(101)은 상기 기판(100)을 노출할 수 있다.
도 37 및 도 38을 참조하여, 상기 제 2 영역(RG2)에서 상기 제 7 마스크 패턴(219)이 제거되어 상기 제 5 마스크 패턴들(221)이 노출될 수 있다. 상기 제 5 마스크 패턴들(221) 사이의 상기 제 3 트렌치들(104)은 상기 기판(100)을 노출할 수 있다. 상기 제 7 마스크 패턴(219)의 제거는 선택적 식각 공정을 포함할 수 있다. 상기 제 7 마스크 패턴(219)의 제거에 의하여 상기 제 2 영역(RG2)에는 상기 제 5 마스크 패턴들(221)이 잔류하고, 상기 제 1 영역(RG1) 상에는 제 2 마스크 패턴들(206)이 잔류할 수 있다. 상기 제 2 마스크 패턴들(206)의 제 4 폭(T4)은 상기 제 5 마스크 패턴들(221)의 제 5 폭(T5)과 다를 수 있다. 상기 제 2 마스크 패턴들(206)의 제 4 폭(T4)은 상기 제 3 트렌치들(104)의 폭과 동일하고, 상기 제 5 마스크 패턴들(221)의 제 5 폭(T5)은 상기 제 1 트렌치들(101)의 폭과 동일할 수 있다.
도 39 및 도 40을 참조하여, 상기 제 2 마스크 패턴들(206) 및 상기 제 5 마스크 패턴들(221)을 식각 마스크로 상기 기판(100)이 식각될 수 있다. 상기 식각 공정의 결과, 상기 제 1 영역(RG1)에는 제 4 폭(T4)을 갖는 제 1 핀 부분들(F1)이 형성되고, 상기 제 2 영역(RG2)에는 제 5 폭(T5)을 갖는 제 2 핀 부분들(F2)이 형성될 수 있다. 상기 제 1 핀 부분들(F1) 제 4 트렌치들(107)에 의하여 상호 이격될 수 있고, 상기 제 2 핀 부분들(F2)은 제 5 트렌치들(108)에 의하여 상호 이격될 수 있다. 상기 제 2 마스크 패턴들(206)의 상부 및 상기 제 5 마스크 패턴들(221)의 상부는 상기 식각 공정에 의하여 라운드지게 식각될 수 있다.
도 41 및 도 42를 참조하여, 상기 제 2 마스크 패턴들(206) 및 상기 제 5 마스크 패턴들(221)이 제거될 수 있다. 상기 제거 공정 이후, 상기 제 4 및 제 5 트렌치들(107, 108)을 채우고 상기 제 1 및 제 2 핀 부분들(F1, F2)의 상부를 노출하는 소자 분리막들(110)이 형성될 수 있다. 상기 제 1 및 제 2 핀 부분들(F1, F2) 상에 게이트 유전 패턴(141) 및 게이트 전극 패턴(143)이 차례로 형성될 수 있다. 상기 게이트 유전 패턴(141) 및 상기 게이트 전극 패턴(143)은 도 11 및 도 12를 참조하여 설명된 공정과 동일한 방법으로 형성될 수 있다.
도 43는 본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터를 포함하는 전자 시스템의 블록도이다.
도 43을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 소자분리막들
F1, F2: 핀 부분들
SP1, SP2: 반도체층들
141: 게이트 유전 패턴
143: 게이트 전극 패턴

Claims (61)

  1. 제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 것;
    상기 기판으로부터 돌출되고 서로 동일한 제 1 폭을 갖는 복수개의 핀 부분들을 상기 제 1 영역 및 상기 제 2 영역 상에 각각 형성하는 것;
    상기 제 1 영역 상의 상기 복수개의 핀 부분들을 노출하고 상기 제 2 영역 상의 상기 복수개의 핀 부분들을 덮는 제 1 마스크 패턴을 형성하는 것; 및
    상기 제 1 영역 상의 상기 복수개의 핀 부분들의 상기 제 1 폭을 증가 또는 감소시켜, 상기 제 1 영역 상의 상기 복수개의 핀 부분들의 폭이 상기 제 1 폭과 다른 제 2 폭을 갖도록 하는 것을 포함하고,
    상기 제 1 영역 상의 상기 복수개의 핀 부분들의 상기 제 1 폭을 증가 또는 감소시킬 때 상기 제 2 영역 상의 상기 복수개의 핀 부분들은 상기 제 1 마스크 패턴에 의해 보호되고,
    상기 제 1 영역 상의 상기 제 2 폭을 갖는 상기 복수개의 핀 부분들은 상기 제 2 영역 상의 상기 제 1 폭을 갖는 상기 복수개의 핀 부분들과는 다른 트랜지스터 문턱 전압을 정의하는 전계 효과 트랜지스터의 형성 방법.
  2. 제 1 항에 있어서,
    상기 핀 부분들의 폭을 증가 또는 감소시키는 것은 상기 핀 부분들로부터 반도체층을 성장시키는 것을 포함하는 전계 효과 트랜지스터의 형성 방법.
  3. 제 2 항에 있어서,
    상기 핀 부분들의 하부 측벽 상에 소자 분리막들을 형성하는 것을 더 포함하고,
    상기 반도체층은 상기 소자 분리막들의 형성 전에 형성되는 전계 효과 트랜지스터의 형성 방법.
  4. 제 3 항에 있어서,
    상기 핀 부분들을 형성하는 것은:
    상기 기판 상에 제 2 마스크 패턴들을 형성하는 것; 및
    상기 제 2 마스크 패턴들을 식각 마스크로 상기 기판을 식각하는 것을 포함하고,
    상기 반도체층은 상기 제 1 마스크 패턴 및 제 2 마스크 패턴들에 의하여 노출된 상기 핀 부분들의 측벽 및 상기 기판 상에 형성되는 전계 효과 트랜지스터의 형성 방법.
  5. 제 2 항에 있어서,
    상기 핀 부분들의 하부 측벽 상에 소자 분리막들을 형성하는 것을 더 포함하고,
    상기 제 1 마스크 패턴 및 상기 반도체층은 상기 소자 분리막들의 형성 이후에 형성되는 전계 효과 트랜지스터의 형성 방법.
  6. 제 1 항에 있어서,
    상기 핀 부분들의 폭을 증가 또는 감소시키는 것은 상기 제 1 영역 상의 상기 핀 부분들을 식각하는 것을 포함하는 전계 효과 트랜지스터의 형성 방법.
  7. 제 6 항에 있어서,
    상기 핀 부분들의 하부 측벽 상에 소자 분리막들을 형성하는 것을 더 포함하고,
    상기 소자 분리막들은 상기 핀 부분들을 식각한 이후에 형성되는 전계 효과 트랜지스터의 형성 방법.
  8. 제 7 항에 있어서,
    상기 핀 부분들을 형성하는 것은:
    상기 기판 상에 제 2 마스크 패턴들을 형성하는 것; 및
    상기 제 2 마스크 패턴들을 식각 마스크로 상기 기판을 식각하는 것을 포함하고,
    상기 핀 부분들을 식각하는 것은 상기 제 1 및 제 2 마스크 패턴들에 의하여 노출된 상기 핀 부분들의 측벽 및 상기 기판의 상면을 식각하는 것을 포함하는 전계 효과 트랜지스터의 형성 방법.
  9. 제 6 항에 있어서,
    상기 핀 부분들의 하부 측벽 상에 소자 분리막들을 형성하는 것을 더 포함하고,
    상기 소자 분리막들은 상기 핀 부분들을 식각하기 이전에 형성되고,
    상기 핀 부분들을 식각하는 것은 상기 제 1 마스크 패턴 및 상기 소자 분리막들에 의하여 노출된 상기 핀 부분들의 상면 및 상부 측벽을 식각하는 것을 포함하는 전계 효과 트랜지스터의 형성 방법.
  10. 제 1 항에 있어서,
    상기 핀 부분들을 형성하는 것은:
    상기 기판 상에 제 2 마스크 패턴들을 형성하는 것; 및
    상기 제 2 마스크 패턴들을 식각 마스크로 상기 기판을 식각하는 것을 포함하고,
    상기 제 2 마스크 패턴들을 형성하는 것은:
    상기 기판 상에 제 3 마스크 패턴들을 형성하는 것;
    상기 제 3 마스크 패턴들의 측벽들 상에 스페이서 공정을 수행하는 것; 및
    상기 제 3 마스크 패턴들을 제거하는 것을 포함하는 전계 효과 트랜지스터의 형성 방법.
  11. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 위치하고 상기 기판의 상면으로부터 돌출된 제1 핀;
    상기 제2 영역 상에 위치하고 상기 기판의 상면으로부터 돌출된 제2 핀;
    상기 제1 핀과 접촉하는 제1 소자 분리막; 및
    상기 제2 핀과 접촉하는 제2 소자 분리막을 포함하되,
    상기 제1 핀의 상부는 상기 제1 소자 분리막으로부터 돌출되고,
    상기 제2 핀의 상부는 상기 제2 소자 분리막으로부터 돌출되며,
    N 형의 트랜지스터가 상기 제1 영역 내에 있고,
    P 형의 트랜지스터가 상기 제2 영역 내에 있으며,
    제1 레벨에서 측정된 상기 제1 핀의 상기 상부의 폭은 상기 제1 레벨에서 측정된 상기 제2 핀의 상기 상부의 폭과 다른 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 영역은 NMOS 트랜지스터 영역이고, 상기 제2 영역은 PMOS 트랜지스터 영역인 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 영역의 상면과 동일한 레벨에서 측정된 상기 제1 핀의 상기 상부의 폭은 상기 제2 영역의 상면과 동일한 레벨에서 측정된 상기 제2 핀의 상기 상부의 폭과 다른 반도체 소자.
  14. 삭제
  15. 제11항에 있어서,
    상기 제1 핀의 측벽들은 오목하게 휘어지고, 상기 제2 핀의 측벽들은 오목하게 휘어진 반도체 소자.
  16. 제11항에 있어서,
    상기 제1 핀의 상기 상부의 상면과 상기 제1 핀의 상기 상부의 최저 레벨 사이의 중간 레벨에서 측정된 상기 제1 핀의 상기 상부의 폭은 상기 제2 핀의 상기 상부의 상면과 상기 제2 핀의 상기 상부의 최저 레벨 사이의 중간 레벨에서 측정된 상기 제2 핀의 상기 상부의 폭과 다른 반도체 소자.
  17. 제11항에 있어서,
    상기 제1 핀의 상기 상부의 폭은 상기 제2 핀의 상기 상부의 폭보다 큰 반도체 소자.
  18. 제11항에 있어서,
    상기 제1 핀의 상면은 상기 제2 핀의 상면과 공면을 이루는 반도체 소자.
  19. 제11항에 있어서,
    상기 제1 핀의 상면은 상기 제2 핀의 상면과 공면을 이루지 않는 반도체 소자.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 위치하고 상기 기판의 상면으로부터 돌출된 제1 핀;
    상기 제2 영역 상에 위치하고 상기 기판의 상면으로부터 돌출된 제2 핀;
    상기 제1 핀과 접촉하는 제1 소자 분리막; 및
    상기 제2 핀과 접촉하는 제2 소자 분리막을 포함하되,
    상기 제1 핀의 상부는 상기 제1 소자 분리막으로부터 돌출되고 제1 채널 영역을 포함하고,
    상기 제2 핀의 상부는 상기 제2 소자 분리막으로부터 돌출되고 제2 채널 영역을 포함하며,
    N 형의 트랜지스터가 상기 제1 영역 내에 있고,
    P 형의 트랜지스터가 상기 제2 영역 내에 있으며,
    제1 레벨에서 측정된 상기 제1 핀의 상기 상부의 폭은 상기 제1 레벨에서 측정된 상기 제2 핀의 상기 상부의 폭과 다르고,
    상기 기판의 상기 상면으로부터 상기 제1 핀의 상면까지의 높이는 상기 기판의 상기 상면으로부터 상기 제2 핀의 상면까지의 높이와 다른 반도체 소자.
  31. 제30항에 있어서,
    상기 제1 핀의 하부는 상기 제1 소자 분리막과 접촉하고,
    상기 제2 핀의 하부는 상기 제2 소자 분리막과 접촉하는 반도체 소자.
  32. 제30항에 있어서,
    상기 N 형의 트랜지스터의 문턱 전압은 상기 P 형의 트랜지스터의 문턱 전압과 다른 반도체 소자.
  33. 제30항에 있어서,
    상기 제1 채널 영역은 NMOS 트랜지스터의 채널이고,
    상기 제2 채널 영역은 PMOS 트랜지스터의 채널인 반도체 소자.
  34. 제30항에 있어서,
    상기 제1 소자 분리막의 상면과 동일한 레벨에서 측정된 상기 제1 핀의 상기 상부의 폭은 상기 제2 소자 분리막의 상면과 동일한 레벨에서 측정된 상기 제2 핀의 상기 상부의 폭과 다른 반도체 소자.
  35. 삭제
  36. 제30항에 있어서,
    상기 제1 소자 분리막의 바닥면은 상기 제2 소자 분리막의 바닥면과 공면을 이루지 않는 반도체 소자.
  37. 제30항에 있어서,
    상기 제1 핀의 상기 상면은 상기 제2 핀의 상기 상면과 공면을 이루는 반도체 소자.
  38. 제30항에 있어서,
    상기 제1 핀 및 상기 제2 핀 상에서 상기 제1 핀 및 상기 제2 핀을 가로지르는 게이트 구조체를 더 포함하는 반도체 소자.
  39. 제30항에 있어서,
    상기 제1 핀의 측벽은 오목하게 휘어지는 지점을 갖고,
    상기 제2 핀의 측벽은 오목하게 휘어지는 지점을 갖는 반도체 소자.
  40. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 위치하고 상기 기판의 상면으로부터 돌출된 제1 핀, 상기 제1 핀은 제1 상부 및 제1 하부를 포함하고;
    상기 제2 영역 상에 위치하고 상기 기판의 상면으로부터 돌출된 제2 핀, 상기 제2 핀은 제2 상부 및 제2 하부를 포함하고;
    상기 제1 핀의 상기 제1 하부와 접촉하는 제1 소자 분리막; 및
    상기 제2 핀의 상기 제2 하부와 접촉하는 제2 소자 분리막을 포함하되,
    상기 제1 핀의 상기 제1 상부는 상기 제1 소자 분리막으로부터 돌출되고,
    상기 제2 핀의 상기 제2 상부는 상기 제2 소자 분리막으로부터 돌출되며,
    N 형의 트랜지스터가 상기 제1 영역 내에 있고,
    P 형의 트랜지스터가 상기 제2 영역 내에 있으며,
    상기 제1 핀의 상기 제1 하부의 폭은 상기 제1 핀의 상기 제1 상부의 폭보다 크고,
    상기 제2 핀의 상기 제2 하부의 폭은 상기 제2 핀의 상기 제2 상부의 폭보다 크며,
    상기 제1 핀의 상기 제1 상부의 폭은 상기 제2 핀의 상기 제2 상부의 폭과 다르고,
    상기 제1 핀의 높이는 상기 제2 핀의 높이와 다른 반도체 소자.
  41. 제40항에 있어서,
    상기 제1 핀의 측벽은 상기 제1 핀이 오목하게 휘어지는 휜 지점을 갖고,
    상기 제2 핀의 측벽은 상기 제2 핀이 오목하게 휘어지는 휜 지점을 갖는 반도체 소자.
  42. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상면으로부터 돌출된 복수개의 핀들, 상기 복수개의 핀들은 상기 제1 영역 내에 위치하는 제1 핀, 제2 핀 및 제3 핀 및 상기 제2 영역 내에 위치하는 제4 핀, 제5 핀 및 제6 핀을 포함하고, 상기 제2 핀은 상기 제1 핀 및 상기 제3 핀 사이에 위치하고, 상기 제5 핀은 상기 제4 핀 및 상기 제6 핀 사이에 위치하며;
    상기 제1 핀 및 상기 제2 핀 사이에 위치하는 제1 소자 분리막
    상기 제2 핀 및 상기 제3 핀 사이에 위치하는 제2 소자 분리막;
    상기 제4 핀 및 상기 제5 핀 사이에 위치하는 제3 소자 분리막; 및
    상기 제5 핀 및 상기 제6 핀 사이에 위치하는 제4 소자 분리막을 포함하되,
    트랜지스터의 서로 다른 도전형에 의해 상기 제2 핀의 상부의 폭은 상기 제4 핀의 상부의 폭과 다른 반도체 소자.
  43. 제42항에 있어서,
    상기 제2 핀의 상기 상부는 상기 제1 소자 분리막의 상면보다 더 높게 위치하고 및 상기 제2 소자 분리막의 상면보다 더 높게 위치하며,
    상기 제4 핀의 상기 상부는 상기 제3 소자 분리막의 상면보다 더 높게 위치하는 반도체 소자.
  44. 제42항에 있어서,
    N 형의 트랜지스터가 상기 제1 영역 내에 형성되어 있고,
    P 형의 트랜지스터가 상기 제2 영역 내에 형성되어 있는 반도체 소자.
  45. 제44항에 있어서,
    상기 제2 핀의 상기 상부의 폭은 상기 제4 핀의 상기 상부의 폭보다 큰 반도체 소자.
  46. 제44항에 있어서,
    상기 제2 핀의 상기 상부의 폭은 상기 제4 핀의 상기 상부의 폭보다 작은 반도체 소자.
  47. 제42항에 있어서,
    상기 제2 핀의 높이는 상기 제4 핀의 높이와 다른 반도체 소자.
  48. 제44항에 있어서,
    상기 제2 핀의 높이는 상기 제4 핀의 높이보다 높은 반도체 소자.
  49. 제44항에 있어서,
    상기 제2 핀의 높이는 상기 제4 핀의 높이보다 낮은 반도체 소자.
  50. 제42항에 있어서,
    동일한 높이 레벨에서 상기 제2 핀의 상기 상부의 폭은 상기 제4 핀의 상기 상부의 폭과 다른 반도체 소자.
  51. 제42항에 있어서,
    상기 제1, 제2, 제3 및 제4 소자 분리막들 상에 형성되고, 상기 복수개의 핀들을 가로지르는 게이트 전극을 더 포함하는 반도체 소자.
  52. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 제1 핀, 제2 핀, 제3 핀, 제4 핀, 제5 핀 및 제6 핀을 포함하는 복수개의 핀들;
    상기 기판 상에 배치된 복수개의 소자 분리막들, 각각의 상기 복수개의 소자 분리막들은 상기 복수개의 핀들 중 두 개의 핀들 사이에 위치하고; 및
    상기 복수개의 소자 분리막들 상에 형성되고 상기 복수개의 핀들을 가로지르는 게이트 전극을 포함하되,
    상기 제1 핀, 상기 제2 핀 및 상기 제3 핀은 상기 제1 영역 상에 위치하고,
    상기 제4 핀, 상기 제5 핀 및 상기 제6 핀은 상기 제2 영역 상에 위치하며,
    상기 제2 핀은 상기 제1 핀 및 상기 제3 핀 사이에 위치하고,
    상기 제5 핀은 상기 제4 핀 및 상기 제6 핀 사이에 위치하며,
    상기 복수개의 소자 분리막들은 상기 복수개의 핀들의 하부들을 덮고,
    트랜지스터의 서로 다른 도전형에 의해 동일한 높이 레벨에서 상기 제2 핀의 상부의 폭과 상기 제4 핀의 상부의 폭은 서로 다른 반도체 소자.
  53. 제52항에 있어서,
    상기 복수개의 소자 분리막들은 상기 제2 핀과 접촉하는 제1 소자 분리막 및 상기 제4 핀과 접촉하는 제2 소자 분리막을 포함하고,
    상기 제1 소자 분리막의 상면과 동일한 레벨에서 측정된 상기 제2 핀의 폭은 상기 제2 소자 분리막의 상면과 동일한 레벨에서 측정된 상기 제4 핀의 폭과 다른 반도체 소자.
  54. 제52항에 있어서,
    N 형의 트랜지스터가 상기 제1 영역 내에 형성되어 있고,
    P 형의 트랜지스터가 상기 제2 영역 내에 형성되어 있는 반도체 소자.
  55. 제52항에 있어서,
    상기 제2 핀의 측벽은 상기 제2 핀이 오목하게 휘어지는 휜 지점을 갖고,
    상기 제4 핀의 측벽은 상기 제4 핀이 오목하게 휘어지는 휜 지점을 갖는 반도체 소자.
  56. 삭제
  57. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상면으로부터 돌출된 복수개의 핀들, 상기 복수개의 핀들은 제1 핀, 제2 핀, 제3 핀, 제4 핀, 제5 핀 및 제6 핀을 포함하고, 각각의 상기 복수개의 핀들의 하부의 폭은 각각의 상기 복수개의 핀들의 상부의 폭보다 크며; 및
    상기 기판 상에 배치된 복수개의 소자 분리막들을 포함하되,
    상기 복수개의 소자 분리막들은 상기 제2 핀과 접촉하는 제1 소자 분리막 및 상기 제4 핀과 접촉하는 제2 소자 분리막을 포함하고,
    각각의 상기 복수개의 소자 분리막들은 상기 복수개의 핀들 중 두 개의 핀들 사이에 위치하며,
    N 형의 트랜지스터가 상기 제1 영역 내에 형성되어 있고,
    P 형의 트랜지스터가 상기 제2 영역 내에 형성되어 있으며,
    상기 제1 핀, 상기 제2 핀 및 상기 제3 핀은 상기 제1 영역 상에 위치하고,
    상기 제4 핀, 상기 제5 핀 및 상기 제6 핀은 상기 제2 영역 상에 위치하며,
    상기 제2 핀은 상기 제1 핀 및 상기 제3 핀 사이에 위치하고,
    상기 제5 핀은 상기 제4 핀 및 상기 제6 핀 사이에 위치하며,
    트랜지스터의 서로 다른 도전형에 의해 상기 제1 소자 분리막의 상면과 동일한 레벨에서 측정된 상기 제2 핀의 폭은 상기 제2 소자 분리막의 상면과 동일한 레벨에서 측정된 상기 제4 핀의 폭과 다른 반도체 소자.
  58. 제57항에 있어서,
    상기 제2 핀의 상기 상부의 폭은 상기 제4 핀의 상기 상부의 폭과 다른 반도체 소자.
  59. 제57항에 있어서,
    상기 제1 소자 분리막의 깊이는 상기 제2 소자 분리막의 깊이와 다른 반도체 소자.
  60. 제57항에 있어서,
    상기 제1 소자 분리막의 폭은 상기 제2 소자 분리막의 폭과 다른 반도체 소자.
  61. 제57항에 있어서,
    상기 N 형의 트랜지스터의 문턱 전압은 상기 P 형의 트랜지스터의 문턱 전압과 다른 반도체 소자.
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