KR102392695B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 활성영역을 정의하는 소자 분리막을 포함하는 기판, 상기 소자 분리막으로부터 돌출되고 제 1 방향으로 연장되는 핀, 상기 깊은 게이트 핀 영역 및 소오스/드레인 핀 영역을 포함하고, 상기 게이트 핀 영역 상에 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 연장된 게이트 패턴, 및 상기 소오스/드레인 핀 영역의 측벽 상에 배치된 소오스/드레인 부를 포함하되, 상기 제 2 방향으로의 상기 소오스/드레인 핀 영역의 폭과 상기 제 2 방향으로의 상기 게이트 핀 영역의 폭은 서로 다를 수 있다.

Description

반도체 소자 및 이의 제조 방법{A semiconductor device and a method of fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 핀 전계 효과 트랜지스터(Fin-Field Effect Transistor; 이하 핀펫)를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명의 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 활성영역을 정의하는 소자 분리막을 포함하는 기판, 상기 소자 분리막으로부터 돌출되고 제 1 방향으로 연장되는 핀, 상기 깊은 게이트 핀 영역 및 소오스/드레인 핀 영역을 포함하고, 상기 게이트 핀 영역 상에 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 연장된 게이트 패턴, 및 상기 소오스/드레인 핀 영역의 측벽 상에 배치된 소오스/드레인 부를 포함하되, 상기 제 2 방향으로의 상기 소오스/드레인 핀 영역의 폭과 상기 제 2 방향으로의 상기 게이트 핀 영역의 폭은 서로 다를 수 있다.
상기 소오스/드레인 핀 영역은 상기 게이트 핀 영역보다 작은 폭을 가질 수 있다.
상기 소오스/드레인 핀 영역의 상부 폭은 상기 소오스/드레인 핀 영역의 하부 폭보다 작을 수 있다.
상기 게이트 핀 영역의 상부면은 상기 소오스/드레인 핀 영역의 상부면과 동일한 레벨 상에 위치할 수 있다.
상기 게이트 핀 영역의 상부면은 상기 소오스/드레인 핀 영역의 상부면과 다른 레벨 상에 위치할 수 있다.
상기 소오스/드레인 핀 영역의 상기 상부면은 상기 게이트 핀 영역의 상기 상부면보다 낮은 레벨 상에 위치할 수 있다.
상기 소오스/드레인 핀 영역은 불순물 영역을 포함할 수 있다.
상기 불순물 영역은 상기 소오스/드레인 핀 영역 내를 완전히 채울 수 있다.
상기 불순물 영역이 포함된 상기 소오스/드레인 핀 영역 및 상기 소오스/드레인 부는 소오스/드레인 전극을 구성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 활성영역을 정의하는 소자 분리막을 포함하는 기판, 상기 활성영역 상의 핀, 상기 핀은 게이트 핀 영역 및 소오스/드레인 핀 영역을 포함하고, 상기 게이트 핀 영역 상에 배치되는 게이트 패턴, 및 상기 소오스/드레인 핀 영역의 측벽 상에 배치된 소오스/드레인 부를 포함하되, 상기 소오스/드레인 핀 영역 아래에 위치하는 상기 활성 영역의 상부면의 일부는 상기 소오스/드레인 핀 영역에 의해 노출될 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 소오스/드레인 핀 영역의 폭을 축소시키는 트리밍 공정을 포함할 수 있다. 소오스/드레인 핀 영역의 폭이 작아지면, 후속 공정에서 소오스/드레인 핀 영역 내에 불순물들을 확산시키는 확산 공정 시, 불순물들이 소오스/드레인 핀 영역 내에 균일하게 확산될 수 있다. 따라서, 소오스/드레인 간의 채널 특성이 보다 향상되어, 반도체 소자의 전기적 특성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선 방향들로 자른 단면도들이다.
도 2b는 도 2a의 A 부분의 확대도이다.
도 3a는 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선 방향들로 자른 단면도들이다.
도 3b는 도 3a의 B 부분의 확대도이다.
도 4a는 본 발명의 제 3 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선 방향들로 자른 단면도들이다.
도 4b는 도 4a의 C 부분의 확대도이다.
도 5 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선 방향들로 자른 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다. 도 2a는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선 방향들로 자른 단면도들이다. 도 2b는 도 2a의 A 부분의 확대도이다.
도 1 및 도 2a를 참조하면, 활성 영역(AR)을 정의하는 소자 분리막(101)이 기판(100) 내에 제공될 수 있다. 기판(100)는 실리콘 기판, 실리콘 저머늄 기판 또는 저머늄 기판일 수 있다. 활성 영역(AR) 상에 핀들(AF)이 배치될 수 있다. 핀들(AF)은 소자 분리막(101)의 상부면 보다 높은 레벨에 위치하여, 소자 분리막(101)로부터 돌출될 수 있다. 핀들(AF)은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)에 교차하는 제 2 방향(D2)으로 배열될 수 있다. 핀들(AF)은 게이트 핀 영역(GAF) 및 소오스/드레인 핀 영역(SDF)을 포함할 수 있다. 게이트 핀 영역(GAF)의 측벽 및 소오스/드레인 핀 영역(SDF)의 측벽(SW)은 기판(100)으로부터 수직할 수 있다.
도 2b를 동시에 참조하면, 제 2 방향(D2)으로의 게이트 핀 영역(GAF)의 폭(W1)은 제 2 방향(D2)으로의 소오스/드레인 핀 영역(SDF)의 폭(W2)과 다를 수 있다. 일 실시예에 따르면, 게이트 핀 영역(GAF)의 폭(W1)은 소오스/드레인 핀 영역(SDF)의 폭(W2) 보다 클 수 있다(W1>W2). 소오스/드레인 핀 영역(SDF) 및 게이트 핀 영역(GAF)의 아래에 배치된 제 2 방향(D2)으로의 기판(100)의 활성 영역(AR)의 폭(W3)은 소오스/드레인 핀 영역(SDF)의 폭(W2) 보다 클 수 있고, 게이트 핀 영역(GAF)의 폭(W1)과는 실질적으로 동일할 수 있다(W3=W1>W2). 이에 따라, 소오스/드레인 핀 영역(SDF) 아래에 위치하는 활성 영역(AR)의 일부 상부면(P; 도 2b 참조)은 소오스/드레인 핀 영역(SDF)에 의해 노출될 수 있다.
게이트 핀 영역(GAF)의 높이(H1)는 소오스/드레인 핀 영역(SDF)의 높이(H2)와 실질적으로 동일할 수 있다. 즉, 게이트 핀 영역(GAF)의 상부면은 소오스/드레인 핀 영역(SDF)의 상부면과 동일한 레벨 상에 위치할 수 있다.
게이트 패턴(117)이 핀들(AF) 및 소자 분리막(101)을 가로지를 수 있다. 게이트 패턴(117)은 게이트 핀 영역(GAF) 상에 배치될 수 있다. 게이트 패턴(117)은 제 2 방향(D2)으로 연장될 수 있다. 게이트 패턴(117)은 금속 질화물(예를 들어, TiN, TaN, AlN, WN, MoN), 금속 물질(예를 들어, W, Al, Cu), 실리사이드 물질 및 반도체 물질(예를 들어, Si) 중 적어도 하나를 포함할 수 있다.
기판(100)과 게이트 패턴(117) 사이에 게이트 절연패턴(116)이 제공될 수 있다. 게이트 절연패턴(116)은 게이트 핀 영역(GAF)의 표면, 스페이서(SP)의 내측벽들, 및 소자 분리막(101)의 상부면들을 컨포말하게 덮을 수 있다. 게이트 절연패턴(116)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2)을 포함할 수 있다.
게이트 패턴(117) 상에 캐핑 패턴(119)이 배치될 수 있다. 캐핑 패턴(119)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
게이트 패턴(117)의 양 측벽 상에 스페이서들(SP)이 배치될 수 있다. 상세하게, 스페이서들(SP)은 게이트 절연패턴(116)의 측벽, 게이트 패턴(117)의 측벽 및 캐핑 패턴(119)의 측벽을 덮을 수 있다. 스페이서들(SP)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
핀들(AF)의 소오스/드레인 핀 영역(SDF) 상에 소오스/드레인 부(110)가 제공될 수 있다. 상세하게, 소오스/드레인 부(110)는 소오스/드레인 핀 영역(SDF)의 표면을 덮을 수 있다. 즉, 소오스/드레인 부(110)는 소오스/드레인 핀 영역(SDF)의 표면과 접촉할 수 있다. 소오스/드레인 부(110)는 소자 분리막(101) 보다 위에 위치할 수 있다. 소오스/드레인 부(110)의 단면은 오각형 형태일 수 있다. 상세하게, 소오스/드레인 부(110)의 측부들 각각은 돌출될 수 있다. 소오스/드레인 부(110)의 측부들은 소자 분리막(101)과 이격될 수 있다. 다시 말해, 소오스/드레인 부(110)의 측부들은 소자 분리막(101)과 접촉하지 않을 수 있다. 소오스/드레인 부(110)의 상부는 뽀족할 수 있다. 소오스/드레인 부(110)의 하부면은 소자 분리막(101)의 상부면과 실질적으로 동일한 레벨에 위치하는 활성 영역(AR)의 기판(100)의 일부 상부면(P; 도 2b 참조)과 접촉할 수 있다.
소오스/드레인 부(110)는 소오스/드레인 핀 영역(SDF)의 표면을 씨드로 이용하여 에피택시얼 성장 방법을 통해 성장된 구조체일 수 있다. 즉, 소오스/드레인 부(110)는 기판(100)으로부터 성장된 에피택시얼 막일 수 있다. 전계 효과 트랜지스터가 PMOS 트랜지스터일 경우, 소오스/드레인 구조체(SDS)는 압축력을 제공할 수 있다. 이에 따라, 채널 영역에 형성된 채널 내에 정공들의 이동도가 증가될 수 있다. 소오스/드레인 구조체(SDS)에 압축력을 제공하기 위해서는, 기판(100)이 실리콘 기판인 경우, 소오스/드레인 구조체(SDS)는 실리콘-저머늄 또는 저머늄으로 형성될 수 있다. 전계 효과 트랜지스터가 NMOS 트랜지스터일 경우, 소오스/드레인 구조체(SDS)는 인장력를 제공할 수 있다. 이에 따라, 채널 영역에 형성된 채널 내에 전자들의 이동도가 증가될 수 있다. 소오스/드레인 구조체(SDS)에 인장력을 제공하기 위해서는, 기판(100)이 실리콘 기판인 경우, 소오스/드레인 구조체(SDS)는 실리콘-카바이드로 형성될 수 있다.
소오스/드레인 부(110) 내에는 불순물들이 포함될 수 있다. 불순물들은 예를 들어, 인(P), 탄소(C), 붕소(B) 및 주석(Sn) 중 적어도 어느 하나일 수 있다.
소오스/드레인 핀 영역(SDF) 내에 불순물 영역(IR)이 포함될 수 있다. 불순물 영역(IR)은 소오스/드레인 핀 영역(SDF) 내를 완전히 채울 수 있다. 일 실시예에 따르면, 불순물 영역(IR)에는 소오스/드레인 부(110)에 포함된 불순물과 동일한 불순물을 포함할 수 있다. 예를 들어, 불순물 영역(IR)에는 인(P), 탄소(C), 붕소(B) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 소오스/드레인 구조체(SDS)는 소오스/드레인 부(110) 및 소오스/드레인 핀 영역(SDF)을 포함할 수 있다.
전계 효과 트랜지스터가 PMOS 트랜지스터일 경우, 소오스/드레인 구조체(SDS)에는 n형 불순물이 도핑될 수 있고, 전계 효과 트랜지스터가 NMOS 트랜지스터일 경우 소오스/드레인 구조체(SDS)에는 p형 불순물이 도핑될 수 있다.
기판(100) 상에 층간 절연막(115)이 배치될 수 있다. 층간 절연막(115)은 소오스/드레인 부(110)를 덮을 수 있다. 층간 절연막(115)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 3a는 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선 방향들로 자른 단면도들이다. 도 3b는 도 3a의 B 부분의 확대도이다. 설명의 간결함을 위해, 도 3a 및 도 3b에 도시된 실시예 2에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3a 및 도 3b를 참조하면, 제 2 방향(D2)으로의 게이트 핀 영역(GAF)의 폭(W1)은 제 2 방향(D2)으로의 소오스/드레인 핀 영역(SDF)의 폭(W2)과 다를 수 있다. 일 예로, 게이트 핀 영역(GAF)의 폭(W1)은 소오스/드레인 핀 영역(SDF)의 폭(W2) 보다 클 수 있다(W1>W2). 소오스/드레인 핀 영역(SDF) 및 게이트 핀 영역(GAF)의 아래에 배치된 제 2 방향(D2)으로의 기판(100)의 활성 영역(AR)의 폭(W3)은 소오스/드레인 핀 영역(SDF)의 폭(W2) 보다 클 수 있고, 게이트 핀 영역(GAF)의 폭(W1)과 실질적으로 동일할 수 있다(W3=W1>W2).
게이트 핀 영역(GAF)의 높이(H1)는 소오스/드레인 핀 영역(SDF)의 높이(H2) 보다 클 수 있다. 즉, 게이트 핀 영역(GAF)의 상부면은 소오스/드레인 핀 영역(SDF)의 상부면보다 높은 레벨 상에 위치할 수 있다.
도 4a는 본 발명의 제 3 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선 방향들로 자른 단면도들이다. 도 4b는 도 4a의 C 부분의 확대도이다. 설명의 간결함을 위해, 도 4a 및 도 4b에 도시된 실시예 3에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 핀들(GAF)은 게이트 핀 영역(GAF) 및 소오스/드레인 핀 영역(SDF)을 포함할 수 있다. 게이트 핀 영역(GAF)의 측벽은 기판(100)에 수직할 수 있다.
도 1을 같이 참조하면, 제 2 방향(D2)으로의 게이트 핀 영역(GAF)의 폭(W1)은 제 2 방향(D2)으로의 소오스/드레인 핀 영역(SDF)의 폭들(W2, W4)과 다를 수 있다. 일 실시예에 따르면, 게이트 핀 영역(GAF)의 폭(W1)은 소오스/드레인 핀 영역(SDF)의 폭들(W2, W4) 보다 클 수 있다(W1>W2, W4). 소오스/드레인 핀 영역(SDF) 및 게이트 핀 영역(GAF)의 아래에 배치된 제 2 방향(D2)으로의 기판(100)의 활성 영역(AR)의 폭(W3)은 소오스/드레인 핀 영역(SDF)의 폭들(W2, W4) 보다 클 수 있고, 게이트 핀 영역(GAF)의 폭(W1)과 실질적으로 동일할 수 있다(W3=W1>W2, W4).
소오스/드레인 핀 영역(SDF)의 측벽(SW)은 소오스/드레인 핀 영역(SDF)의 내부방향으로 오목할 수 있다. 이에 따라, 제 2 방향(D2)으로의 소오스/드레인 핀 영역(SDF)의 상부의 폭(W2) 과 제 2 방향(D2)으로의 소오스/드레인 핀 영역(SDF)의 하부의 폭(W4)이 서로 다를 수 있다. 일 예로, 소오스/드레인 핀 영역(SDF)의 하부의 폭(W4)은 소오스/드레인 핀 영역(SDF)의 상부의 폭(W2) 보다 실질적으로 클 수 있다. 도면 상과 같이, 게이트 핀 영역(GAF)의 높이(H1)는 소오스/드레인 핀 영역(SDF)의 높이(H2)와 실질적으로 동일할 수 있다. 다시 말해, 게이트 핀 영역(GAF)의 상부면은 상기 소오스/드레인 핀 영역(SDF)의 상부면과 동일한 레벨 상에 위치할 수 있다. 반면에, 도면 상에 도시하지 않았지만, 게이트 핀 영역(GAF)의 높이(H1)는 소오스/드레인 핀 영역(SDF)의 높이(H2)보다 더 클 수 있다. 다시 말해, 게이트 핀 영역(GAF)의 상부면은 상기 소오스/드레인 핀 영역(SDF)의 상부면 보다 높은 레벨 상에 위치할 수 있다.
도 5 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선 방향들로 자른 단면도들이다.
도 5를 참조하면, 기판(100) 내에 소자 분리막(101)을 형성할 수 있다. 소자 분리막(101)은 기판(100)에 트렌치들(11)을 형성하고, 트렌치들(11) 내에 절연막(미도시)을 형성한 후에, 절연막의 상부를 식각 공정으로 리세스 하여 형성될 수 있다. 소자 분리막(101)은 기판(100)의 활성 영역(AR)을 정의할 수 있다. 활성 영역(AR)은 핀들(AF)을 포함할 수 있다. 핀들(AF)은 활성 영역(AR)의 기판(100)의 상부일 수 있다. 핀들(AF)은 소자 분리막(101)의 상부면으로부터 돌출될 수 있다.
도 1을 같이 참조하면, 핀들(AF)은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)에 대해 교차하는 제 2 방향(D2)으로 배열될 수 있다. 핀들(AF)은 이후 그 위에 게이트 패턴이 형성되는 게이트 핀 영역(GAF) 및 이후 그 위에 소오스/드레인 부(110)가 형성되는 소오스/드레인 핀 영역(SDF)을 포함할 수 있다. 제 2 방향(D2)으로의 게이트 핀 영역(GAF)의 제 1 폭(W1)과 제 2 방향(D2)으로의 소오스/드레인 핀 영역(SDF)의 제 1 폭(W1)은 실질적으로 동일할 수 있다. 또한, 게이트 핀 영역(GAF)의 제 1 높이(H1)와 소오스/드레인 핀 영역(SDF)의 제 1 높이(H1)는 실질적으로 동일할 수 있다. 기판(100)는 실리콘 기판, 실리콘 저머늄 기판 또는 저머늄 기판일 수 있다. 소자 분리막(101)은 실리콘 산화막을 포함할 수 있다.
도 6을 참조하면, 기판(100) 상에 식각 정지막(103)이 형성될 수 있다. 식각 정지막(103)은 활성 영역(AR) 상의 핀들(AF)의 표면 및 소자 분리막(101)의 상부면들을 컨포말하게 덮도록 형성될 수 있다. 식각 정지막(103)은 산화막 및 고유전막 중 적어도 하나일 수 있다. 예를 들어, 식각 정지막(103)은 산화막 또는 질화막을 포함할 수 있다.
식각 정지막(103) 상에 희생막(105)이 형성될 수 있다. 희생막(105)은 식각 정지막(103)에 대해 식각 선택성을 갖는 적어도 하나의 막을 포함할 수 있다. 희생막(105)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
도 7을 참조하면, 희생막(105) 및 식각 정지막(103)을 차례로 패터닝하여 기판(100) 상에 차례로 적층된 식각 정지패턴(102) 및 희생 패턴(104)을 형성할 수 있다. 상세하게, 식각 정지패턴(102) 및 희생 패턴(104)은 희생막(105) 상에 형성된 하드 마스크 패턴(미도시)에 의해 노출된 식각 정지막(103) 및 희생막(105)을 식각하여 형성될 수 있다. 희생 패턴(104)은 제 2 방향(D2)으로 연장될 수 있으며, 핀들(AF)을 가로지를 수 있다.
게이트 핀 영역(GAF)의 상부에는 희생 패턴(104)이 배치될 수 있다. 반면에, 식각 공정으로 소오스/드레인 핀 영역(SDF) 상에 형성된 희생막(105) 및 식각 정지막(103)이 제거될 수 있다. 이에 따라, 소오스/드레인 핀 영역(SDF)의 표면이 희생 패턴(104)에 노출될 수 있다.
도 8을 참조하면, 희생 패턴(104)의 양 측벽들 상에 스페이서들(SP)이 형성될 수 있다. 기판(100) 및 희생 패턴(104)의 상부면을 컨포말하게 덮는 절연막(미도시)을 형성할 수 있다. 그리고, 에치백 공정으로, 기판(100)의 상부면이 노출되도록 절연막을 식각하여 스페이서들(SP)을 형성할 수 있다. 스페이서들(SP)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 9를 참조하면, 소오스/드레인 핀 영역(SDF)에 트리밍 공정(trimming process)을 수행할 수 있다. 트리밍 공정은 소오스/드레인 핀 영역(SDF)의 폭을 얇게 하는 공정일 수 있다. 트리밍 공정 전의 소오스/드레인 핀 영역(SDF)의 제 1 폭(W1)은 제 2 폭(W2)으로 바뀔 수 있다. 소오스/드레인 핀 영역(SDF)의 제 2 폭(W2)은 트리밍 공정 전의 소오스/드레인 핀 영역(SDF)의 제 1 폭(W1) 보다 작을 수 있다(W2<W1). 또한, 소오스/드레인 핀 영역(SDF)의 제 2 폭(W2)은 트리밍 되지 않은 게이트 핀 영역(GAF)의 제 1 폭(W1) 보다 작을 수 있다(W2<W1). 트리밍 공정 전의 소오스/드레인 핀 영역(SDF)의 제 1 높이(H1; 도 5 참조)와 트리밍 공정 후의 소오스/드레인 핀 영역(SDF)의 제 2 높이(H2)는 실질적으로 동일할 수 있다(H1=H2). 즉, 소오스/드레인 핀 영역(SDF)의 제 2 높이(H2)는 게이트 핀 영역(GAF)이 제 1 높이(H1)와 실질적으로 동일할 수 있다. 게이트 핀 영역(GAF)의 상부는 희생 패턴(104)이 둘러싸고 있기 때문에, 트리밍 공정에 의해 게이트 핀 영역(GAF)의 폭에는 변화가 없을 수 있다.
다른 실시예에 있어서, 트리밍 공정으로, 소오스/드레인 핀 영역(SDF)의 폭과 소오스/드레인 핀 영역(SDF)의 높이가 같이 줄어들 수 있다. 도 3a 및 도 3b를 참조하면, 트리밍 공정 후의 소오스/드레인 핀 영역(SDF)의 제 2 높이(H2)는 트리밍 공정 전의 소오스/드레인 핀 영역(SDF)의 제 1 높이(H1) 보다 더 작을 수 있다(H2<H1) 즉, 트리밍 공정 후의 소오스/드레인 핀 영역(SDF)의 제 2 높이(H2)는 게이트 핀 영역(GAF)의 제 1 높이(H1) 보다 더 작을 수 있다.
트리밍 공정은 식각 공정(습식식각 또는 건식식각) 또는 클리닝 공정일 수 있다. 습식식각 또는 클리닝 공정으로 소오스/드레인 핀 영역(SDF)에 트리밍 공정을 진행할 경우, 도 4b와 같이, 소오스/드레인 핀 영역(SDF)의 측벽(SW)은 오목하게 형성될 수 있다. 일 예로, 소오스/드레인 핀 영역(SDF)의 상부의 폭(W2; 도 4b 참조)은 소오스/드레인 핀 영역(SDF)의 하부의 폭(W4; 도 4b 참조) 보다 작을 수 있다.
도 10을 참조하면, 소오스/드레인 핀 영역(SDF) 상에 소오스/드레인 부(110)를 형성할 수 있다. 상세하게, 소오스/드레인 핀 영역(SDF)을 에피택시얼 성장 방법에서 씨드층으로 사용하여, 소오스/드레인 부(110)를 형성할 수 있다. 즉, 소오스/드레인 부(110)는 에피택시얼 성장 방법으로 소오스/드레인 핀 영역(SDF)으로부터 성장된 에피택시얼 막일 수 있다.
소오스/드레인 부(110)는 인시츄(In-situ) 공정으로 형성될 수 있다. 상세하게, 에피택시얼 막이 성장되는 동안에 불순물들이 에피택시얼 막 내에 도핑되면서 소오스/드레인 부(110)가 형성될 수 있다. 이에 따라, 소오스/드레인 부(110)은 에피택시얼 막 내에 포함된 실리콘 이온과 불순물 이온들이 서로 자연스럽게 결합되면서 형성될 수 있다. 다시 말해, 불순물 이온들은 실리콘 이온들 간의 결합을 끊지 않고 소오스/드레인 부(110) 내에 도핑될 수 있다. 불순물들은 예를 들어, 인(P), 탄소(C), 붕소(B) 및 주석(Sn) 중 적어도 어느 하나일 수 있다. 소오스/드레인 부(110)는 오각형 형태일 수 있다.
도 11을 참조하면, 소오스/드레인 부(110)이 형성된 기판(100)에 열처리 공정이 수행될 수 있다. 열처리 공정에 의하여, 소오스/드레인 부(110) 내에 포함된 불순물들이 소오스/드레인 핀 영역(SDF) 내로 확산될 수 있다. 이에 따라, 소오스/드레인 핀 영역(SDF) 내에 불순물 영역(IR)이 형성될 수 있다. 불순물 영역(IR)은 소오스/드레인 핀 영역(SDF) 내에 국부적으로 형성될 수 있다. 또한, 불순물 영역(IR)은 소오스/드레인 핀 영역(SDF) 내를 완전히 채우도록 형성될 수 있다. 소오스/드레인 핀 영역(SDF)은 트리밍 공정으로 얇은 폭을 갖기 때문에, 불순물들이 소오스/드레인 핀 영역(SDF) 내에 균일하게 확산될 수 있다. 열처리 공정은 약 700°C 내지 약 1200°C에서 수행될 수 있다. 소오스/드레인 부(110) 및 불순물 영역(IR)이 포함된 소오스/드레인 핀 영역(SDF)은 소오스/드레인 구조체(SDS)를 구성할 수 있다. 소오스/드레인 구조체(SDS)는 트랜지스터를 구성하는 소오스/드레인 전극일 수 있다.
핀펫에서의 소오스/드레인은 핀의 일부분을 리세스한 후에, 리세스된 영역들에 노출된 기판을 씨드막으로 사용하여 에피택시얼 성장 방법을 진행하여 형성되었다. 그러나, 리세스 영역들의 폭들 및 깊이가 서로 같지 않을 경우, 에피택시얼 막의 부피가 서로 상이할 수 있다. 즉, 균일한 부피를 갖지 못하는 소오스/드레인 구조체들이 형성될 수 있다. 그 결과, 작은 부피의 소오스/드레인 구조체는 큰 부피의 소오스/드레인 구조체에 보다 소오스/드레인의 저항이 크고, 또한 소오스/드레인 및 소오스/드레인과 접촉하는 메탈 콘택 간의 저항이 증가하게 된다. 이에 따라, 반도체 소자의 전기적인 특성이 열화될 수 있다.
본 발명의 실시예에서는 핀의 일부에 리세스 공정을 진행하지 않고, 소오스/드레인 전극이 형성되는 일부의 핀에만 국한적으로 트리밍 공정을 진행할 수 있다. 그리고, 트리밍 공정이 수행된 핀 상에 에피택시얼 막을 형성하고, 에피택시얼 막 내에 열처리 공정을 수행하여, 불순물들을 핀 내로 확산시킬 수 있다. 열처리 공정을 수행하면서, 소오스/드레인 핀 영역(SDF) 내에도 불순물 영역(IR)이 형성되기 때문에 소오스 드레인 간의 채널 특성이 보다 향상될 수 있다. 결국에, 반도체 소자의 전기적 특성이 보다 향상될 수 있다.
도 12를 참조하면, 기판(100) 상에 소오스/드레인 부(110)를 덮는 층간 절연막(115)이 형성될 수 있다. 층간 절연막(115)은 소오스/드레인 부(110)와 소자 분리막(101)을 덮고, 희생패턴(104)을 노출할 수 있다. 층간 절연막(115)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
희생 패턴(104) 및 식각 정지패턴(102)을 선택적으로 제거하여, 갭 영역(RR)을 형성할 수 있다. 갭 영역(RR)에 의해 게이트 핀 영역(GAF)의 상부면 및 스페이서들(SP)이 노출될 수 있다. 희생 패턴(104) 및 식각 정지패턴(102)은 스페이서들(SP) 및 기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 선택적으로 제거될 수 있다.
다시 도 2a를 참조하면, 갭 영역(RR) 내에 게이트 절연패턴(116) 및 게이트 패턴(117)을 형성할 수 있다. 상세하게, 게이트 절연패턴(116)은 갭 영역(RR) 내에 게이트 핀 영역(GAF)의 표면, 소자 분리막(101)의 상부면 및 스페이서들(SP)의 내측벽을 컨포말하게 덮도록 형성될 수 있다. 게이트 절연패턴(116)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2)을 포함할 수 있다. 게이트 절연패턴(116)이 형성된 갭 영역(RR)을 채우고, 층간 절연막(115)의 상부면을 덮는 도전막(미도시)를 형성할 수 있다. 그리고, 층간 절연막(115)의 상부면이 노출될 때까지 도전막을 연마하여, 갭 영역(RR) 내에 국부적으로 게이트 패턴(117)을 형성할 수 있다. 게이트 패턴(117)은 트랜지스터를 구성하는 게이트 전극일 수 있다. 게이트 패턴(117)은 금속 질화물(예를 들어, TiN, TaN, AlN, WN, MoN), 금속 물질(예를 들어, W, Al, Cu), 실리사이드 물질 및 반도체 물질(예를 들어, Si) 중 적어도 하나를 포함할 수 있다.
게이트 패턴(117)의 상부를 식각할 수 있다. 이에 따라, 게이트 패턴(117)의 상부면이 층간 절연막(115)의 상부면 보다 아래에 위치할 수 있다. 게이트 패턴(117) 상에 갭 영역(RR)을 채우는 캐핑 패턴(119)을 형성할 수 있다. 캐핑 패턴(119)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 저항 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다.
도 14는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
도 14를 참조하면, 전자 시스템(도 13의 1100)이 모바일 폰(1200)에 적용되는 예를 도시하고 있다. 그 밖에, 전자 시스템(도 13의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 소오스/드레인 부
117: 게이트 패턴
AR: 활성 영역
GAF: 게이트 핀 영역
IR: 불순물 영역
SDF: 소오스/드레인 핀 영역
SDS: 소오스/드레인 구조체

Claims (10)

  1. 활성영역을 정의하는 소자 분리막을 포함하는 기판;
    상기 소자 분리막으로부터 돌출되고 제 1 방향으로 연장되는 핀, 상기 핀은 게이트 핀 영역 및 소오스/드레인 핀 영역을 포함하고;
    상기 게이트 핀 영역 상에 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 연장된 게이트 패턴; 및
    상기 소오스/드레인 핀 영역의 측벽 상에 배치된 소오스/드레인 부를 포함하되,
    상기 제 2 방향으로의 상기 소오스/드레인 핀 영역의 폭은 상기 제 2 방향으로의 상기 게이트 핀 영역의 폭보다 작은 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 소오스/드레인 핀 영역의 상부 폭은 상기 소오스/드레인 핀 영역의 하부 폭보다 작은 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 핀 영역의 상부면은 상기 소오스/드레인 핀 영역의 상부면과 동일한 레벨 상에 위치하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 핀 영역의 상부면은 상기 소오스/드레인 핀 영역의 상부면과 다른 레벨 상에 위치하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 소오스/드레인 핀 영역의 상기 상부면은 상기 게이트 핀 영역의 상기 상부면보다 낮은 레벨 상에 위치하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 소오스/드레인 핀 영역은 불순물 영역을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 불순물 영역은 상기 소오스/드레인 핀 영역 내를 완전히 채우는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 불순물 영역이 포함된 상기 소오스/드레인 핀 영역 및 상기 소오스/드레인 부는 소오스/드레인 전극을 구성하는 반도체 소자.
  10. 활성영역을 정의하는 소자 분리막을 포함하는 기판;
    상기 활성영역 상의 핀, 상기 핀은 게이트 핀 영역 및 소오스/드레인 핀 영역을 포함하고;
    상기 게이트 핀 영역 상에 배치되는 게이트 패턴; 및
    상기 소오스/드레인 핀 영역의 측벽 상에 배치된 소오스/드레인 부를 포함하되,
    상기 소오스/드레인 핀 영역 아래에 위치하는 상기 활성 영역의 상부면의 일부는 상기 소오스/드레인 핀 영역에 의해 노출되고,
    상기 소오스/드레인 핀 영역의 폭은 상기 게이트 핀 영역의 폭보다 작은 반도체 소자.
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