KR102241974B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 액티브 층, 게이트 구조물, 스페이서 및 소스/드레인 층을 포함한다. 액티브 층은 기판 상에 형성되어 게르마늄(Ge)을 포함하며, 제1 게르마늄 농도를 갖는 제1 영역, 및 제1 영역 양측에 접하여 제1 영역으로부터 멀어질수록 점차 높아지는 상면을 가지며 제1 게르마늄 농도보다 작은 제2 게르마늄 농도를 갖는 제2 영역을 포함한다. 게이트 구조물은 액티브 층의 제1 영역 상에 형성된다. 스페이서는 액티브 층의 제2 영역 상에 형성되어 게이트 구조물 측벽에 접촉한다. 소스/드레인 층은 액티브 층의 제2 영역에 인접한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 실리콘-게르마늄 채널을 포함하는 트랜지스터 및 그 제조 방법에 관한 것이다.
단채널 효과를 감소시키기 위해서 finFET이 사용되고 있으며, 캐리어의 이동도 향상을 위해 실리콘-게르마늄을 채널로 사용하는 방법이 개발되고 있다. 그런데, 실리콘-게르마늄 채널은 실리콘 채널에 비해 밴드 갭이 작으므로, 밴드 간 터널링(band to band tunneling: BTBT)에 의해 오프 상태의 누설 전류가 커지는 문제가 발생한다. 이에 따라, 높은 캐리어의 이동도를 유지하면서도 오프 상태의 누설 전류를 감소시키는 방법이 요구된다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 실시예들에 따른 반도체 장치는 액티브 층, 게이트 구조물, 스페이서 및 소스/드레인 층을 포함한다. 상기 액티브 층은 기판 상에 형성되어 게르마늄(Ge)을 포함하며, 제1 게르마늄 농도를 갖는 제1 영역, 및 상기 제1 영역 양측에 접하여 상기 제1 영역으로부터 멀어질수록 점차 높아지는 상면을 가지며 상기 제1 게르마늄 농도보다 작은 제2 게르마늄 농도를 갖는 제2 영역을 포함한다. 상기 게이트 구조물은 상기 액티브 층의 제1 영역 상에 형성된다. 상기 스페이서는 상기 액티브 층의 제2 영역 상에 형성되어 상기 게이트 구조물 측벽에 접촉한다. 상기 소스/드레인 층은 상기 액티브 층의 제2 영역에 인접한다.
예시적인 실시예들에 있어서, 상기 제1 게르마늄 농도는 일정할 수 있으며, 상기 제2 게르마늄 농도는 상기 제1 영역으로부터 멀어질수록 점차 작아질 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 제3 농도의 게르마늄을 포함할 수 있으며, 상기 제3 게르마늄 농도의 최대값은 상기 제1 게르마늄 농도의 최대값보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서의 저면은 상기 액티브 층 제2 영역의 상면 형상에 대응하여 상기 제1 영역으로부터 멀어질수록 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 측벽에 접촉하는 상기 스페이서의 내측벽에는 수평 방향으로의 리세스가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 측벽에 접촉하는 상기 스페이서의 내측벽은 수직 프로파일을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 금속을 포함하는 게이트 전극 및 이의 측벽 및 저면을 감싸는 고유전막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 액티브 층 및 상기 고유전막 패턴 사이에 형성된 실리콘 산화막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 산화막 패턴은 상기 액티브 층의 제1 영역 상에만 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 산화막 패턴은 상기 액티브 층의 제1 영역뿐만 아니라 상기 액티브 층 제2 영역의 적어도 일부 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 측벽은 수평 방향의 돌출부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 측벽은 수직 프로파일을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 층 및 상기 소스/드레인 층은 각각 실리콘-게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 고농도로 도핑된 p형 불순물을 포함할 수 있으며, 상기 액티브 층의 제2 영역은 저농도로 도핑된 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 층 제1 영역의 상면은 일 방향으로 평탄하며 상기 액티브 층 제2 영역의 상면보다 높지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판 상에 형성되어 상기 액티브 층의 측벽을 감싸는 소자 분리막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막 패턴의 상면은 상기 액티브 층의 상면보다 낮을 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 실시예들에 따른 반도체 장치는 액티브 층, 게이트 구조물, 스페이서 및 소스/드레인 층을 포함한다. 상기 액티브 층은 기판 상에 형성되어 게르마늄(Ge)을 포함하며, 일정한 제1 게르마늄 농도를 갖는 제1 영역, 및 상기 제1 영역 양측에 접하며, 상기 제1 영역으로부터 멀어질수록 상기 제1 게르마늄 농도로부터 점차 작아지는 제2 게르마늄 농도를 갖는 제2 영역을 포함한다. 상기 게이트 구조물은 상기 액티브 층의 제1 영역 상에 형성된다. 상기 스페이서는 상기 액티브 층의 제2 영역 상에 형성되어 상기 게이트 구조물 측벽에 접촉한다. 상기 소스/드레인 층은 상기 액티브 층의 제2 영역에 인접한다.
예시적인 실시예들에 있어서, 상기 액티브 층의 제2 영역의 상면은 상기 제1 영역으로부터 멀어질수록 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서의 저면은 상기 액티브 층의 제2 영역 상면 형상에 대응하여 상기 제1 영역으로부터 멀어질수록 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 액티브 층 상에 형성된 실리콘 산화막 패턴, 상기 실리콘 산화막 패턴 및 상기 스페이서 내측벽 상에 형성된 고유전막 패턴, 및 상기 고유전막 패턴에 의해 저면 및 측벽이 감싸지며 금속을 포함하는 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 p형 불순물이 고농도로 도핑된 실리콘-게르마늄 층일 수 있고, 상기 액티브 층의 제2 영역은 p형 불순물이 저농도로 도핑된 실리콘-게르마늄 층일 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 실리콘-게르마늄을 포함하는 액티브 층을 형성한다. 상기 액티브 층을 부분적으로 산화시켜 상기 액티브 층 상에 실리콘 산화막을 형성하며, 이에 따라 상기 실리콘 산화막 하부에 형성된 상기 액티브 층의 제1 영역은 제1 게르마늄 농도를 갖고, 이에 인접하며 상기 실리콘 산화막 하부에 형성된 상기 액티브 층의 제2 영역은 상기 제1 게르마늄 농도보다 작은 제2 게르마늄 농도를 갖는다. 상기 실리콘 산화막을 제거하여 상기 액티브 층의 제1 및 제2 영역들을 노출시킨다. 상기 제2 영역에 인접하는 상기 액티브 층 상에 소스/드레인 층을 형성한다. 상기 노출된 액티브 층의 제1 영역 상에 게이트 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 액티브 층을 부분적으로 산화시켜 상기 액티브 층 상에 상기 실리콘 산화막을 형성할 때, 상기 액티브 층을 부분적으로 커버하는 마스크를 형성하고, 상기 액티브 층에 산화 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 층에 산화 공정을 수행함에 따라 상기 마스크에 의해 커버되지 않은 상기 액티브 층 부분 및 상기 마스크에 의해 커버되는 상기 액티브 층 부분의 일부가 산화될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 층의 제2 영역은 상기 마스크와 수직적으로 오버랩될 수 있으며, 상기 액티브 층의 제1 영역은 상기 마스크와 수직적으로 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 산화막을 제거하여 상기 액티브 층의 제1 및 제2 영역들을 노출시킨 이후에, 상기 노출된 액티브 층의 제1 및 제2 영역들 및 상기 마스크 상에 더미 게이트 절연막을 형성하고, 상기 더미 게이트 절연막 상에 상기 마스크를 충분히 커버하는 더미 게이트 전극막을 형성하며, 상기 마스크 상면이 노출될 때까지 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 평탄화하여 각각 더미 게이트 전극 및 더미 게이트 절연막 패턴을 형성하고, 상기 마스크를 제거하여 상기 액티브 층을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 마스크를 제거하여 상기 액티브 층을 노출시킬 때, 상기 더미 게이트 전극의 측벽 상에 형성된 상기 더미 게이트 절연막 패턴 부분을 적어도 부분적으로 제거할 수 있으며, 이에 따라 상기 액티브 층 상에 잔류하는 상기 더미 게이트 절연막 패턴 부분 및 상기 더미 게이트 전극은 더미 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물의 측벽을 커버하는 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 마스크를 제거하여 상기 액티브 층을 노출시킬 때, 상기 액티브 층의 제2 영역을 노출시킬 수 있으며, 상기 더미 게이트 구조물의 측벽을 커버하는 스페이서를 형성하기 이전에, 상기 노출된 액티브 층의 제2 영역에 불순물을 도핑할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 액티브 층의 제1 영역 상에 형성될 수 있고, 상기 스페이서는 상기 액티브 층의 제2 영역 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 액티브 층의 제1 영역 상에 상기 게이트 구조물을 형성할 때, 상기 더미 게이트 구조물 및 상기 스페이서를 커버하는 층간 절연막을 상기 기판 상에 형성하고, 상기 더미 게이트 구조물이 노출될 때까지 상기 층간 절연막 상부를 평탄화하여 층간 절연막 패턴을 형성하며, 상기 노출된 더미 게이트 구조물을 제거하여 상기 액티브 층의 제1 영역을 노출시키는 개구를 형성하고, 상기 개구를 채우는 상기 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성할 때, 상기 개구의 저면 및 측벽, 및 상기 층간 절연막 패턴 상에 고유전막을 형성하고, 상기 고유전막 상에 상기 개구를 충분히 채우는 게이트 전극막을 형성하며, 상기 층간 절연막 패턴 상면이 노출될 때까지 상기 게이트 전극막 및 상기 고유전막을 평탄화함으로써, 게이트 전극 및 이의 저면 및 측벽을 감싸는 고유전막 패턴을 포함하는 상기 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 개구의 저면 및 측벽, 및 상기 층간 절연막 패턴 상에 상기 고유전막을 형성하기 이전에, 상기 노출된 액티브 층의 제1 영역 상에 실리콘 산화막 패턴을 형성할 수 있으며, 상기 고유전막은 상기 실리콘 산화막 패턴 상면, 상기 개구의 측벽 및 상기 층간 절연막 패턴 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 영역에 인접하는 상기 액티브 층 상에 소스/드레인 층을 형성할 때, 상기 더미 게이트 구조물 및 상기 스페이서에 의해 커버되지 않은 상기 액티브 층 부분 상부를 제거하여 리세스를 형성하고, 에피택시얼 성장 공정을 수행하여 상기 리세스를 채우는 실리콘-게르마늄 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘-게르마늄 층을 형성할 때, p형 불순물이 도핑된 실리콘-게르마늄 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 실리콘-게르마늄을 포함하는 상기 액티브 층을 형성한 이후에, 상기 액티브 층의 측벽을 적어도 부분적으로 감싸는 소자 분리막 패턴을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 액티브 층이 실리콘-게르마늄 층으로 형성됨에 따라, 높은 캐리어 이동도를 가질 수 있으며, 특히 채널 역할을 수행하는 상기 액티브 층의 제1 영역이 큰 농도의 게르마늄을 포함하므로 상기 캐리어의 이동도가 더욱 향상될 수 있다. 한편, 엘디디 영역 역할을 수행하는 상기 액티브 층의 제2 영역은 상기 채널 역할을 수행하는 상기 제1 영역에 비해 낮은 게르마늄 농도를 가지므로, 오프 상태에서의 누설 전류가 감소될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5 내지 도 32는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 33 내지 도 34는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 36 내지 도 38은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 39는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 40 내지 도 42는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 43은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 44 내지 도 49는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1 및 도 2는 상기 반도체 장치를 설명하기 위한 단면도들이고, 도 3은 상기 반도체 장치를 설명하기 위한 평면도이다. 이때, 도 1은 도 3의 I-I'선을 따라 절단한 단면도이고, 도 2는 도 3의 II-II'선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 층(110), 액티브 층(110) 상에 형성된 제1 게이트 구조물(272), 제1 게이트 구조물(272) 측벽 상에 형성된 제1 스페이서(192), 및 제1 스페이서(192)에 인접하도록 액티브 층(110) 상에 형성된 소스/드레인 층(210)을 포함한다. 또한, 상기 반도체 장치는 기판(100) 상에 형성되어 액티브 층(110)의 측벽을 감싸는 제1 소자 분리막 패턴(130), 및 제1 소자 분리막 패턴(130) 상에 형성되어 소스/드레인 층(210)을 커버하면서 제1 게이트 구조물(272) 및 제1 스페이서(192)를 둘러싸는 층간 절연막 패턴(220)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물 반도체 물질을 포함할 수 있다. 일 실시예에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
액티브 층(110)은 게르마늄(Ge)을 포함할 수 있다. 예시적인 실시예들에 있어서, 액티브 층(110)은 실리콘-게르마늄을 포함하는 에피택시얼 층일 수 있다.
액티브 층(110)은 제1 게르마늄 농도를 갖는 제1 영역(112) 및 제2 게르마늄 농도를 갖는 제2 영역(114)을 포함할 수 있다. 이때, 제2 영역(114)은 기판(100) 상면에 실질적으로 평행한 제1 방향으로 제1 영역(112)에 접하도록 제1 영역(112)의 양측에 각각 형성될 수 있다. 제1 및 제2 영역들(112, 114)은 액티브 층(110) 상부에 형성될 수 있으며, 액티브 층(110)의 나머지 영역은 제1 및 제2 영역들(112, 114)의 상기 각 제1 및 제2 게르마늄 농도들보다 작은 게르마늄 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게르마늄 농도는 제1 영역(112) 내에서 실질적으로 일정한 값을 가질 수 있으며, 상기 제2 게르마늄 농도는 제2 영역(114) 내에서 제1 영역(112)으로부터 멀어질수록 점차 작아질 수 있다. 즉, 상기 제2 게르마늄 농도는 제1 영역(112)에 접하는 부분에서 상기 제1 게르마늄 농도와 실질적으로 동일한 최대값을 가질 수 있으며, 상기 제1 방향을 따라 제1 영역(112)으로부터 멀어질수록 점차 작아져 소스/드레인 층(210)에 접하는 부분에서 최소값을 가질 수 있다. 이에 따라, 상기 제2 게르마늄 농도는 전반적으로 상기 제1 게르마늄 농도에 비해 작을 수 있다.
예시적인 실시예들에 있어서, 액티브 층(110)의 제1 영역(112)은 상기 제1 방향을 따라 실질적으로 일정한 높이의 상면을 가질 수 있으며, 액티브 층(110)의 제2 영역(114)은 상기 제1 방향을 따라 제1 영역(112)으로부터 멀어질수록 점차 높아지는 상면을 가질 수 있다. 이에 따라, 제2 영역(114)의 상면은 제1 영역(112)에 접하는 부분에서 제1 영역(112)의 상면과 실질적으로 동일한 최소 높이를 가질 수 있으며, 상기 제1 방향을 따라 제1 영역(112)으로부터 멀어질수록 점차 높아져 소스/드레인 층(210)에 접하는 부분에서 최대 높이를 가질 수 있다.
제1 및 제2 영역들(112, 114)은 액티브 층(110)의 나머지 영역에 비해 상부로 돌출될 수 있으며, 상기 제1 방향에 실질적으로 수직하면서 기판(100) 상면에 실질적으로 평행한 제2 방향으로의 폭이 높이가 높아질수록 점차 감소할 수 있다.
한편, 액티브 층(110)에는 부분적으로 불순물이 도핑될 수도 있다. 예시적인 실시예들에 있어서, 액티브 층(110)의 제2 영역(114)에는 붕소, 알루미늄과 같은 p형 불순물이 저농도로 도핑될 수 있으며, 액티브 층(110)의 제1 영역(112)에는 인, 비소 등과 같은 n형 불순물이 저농도로 도핑될 수 있다.
제1 게이트 구조물(272)은 액티브 층(110) 상에 순차적으로 형성된 제1 실리콘 산화막 패턴(242), 제1 고유전막 패턴(252) 및 제1 게이트 전극(262)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 실리콘 산화막 패턴(242)은 액티브 층(110)의 제1 영역(112) 상에 형성될 수 있으며, 이에 따라 이를 포함하는 제1 게이트 구조물(272) 역시 액티브 층(110)의 제1 영역(112) 상에 형성될 수 있다. 제1 고유전막 패턴(252)은 제1 실리콘 산화막 패턴(242)의 상면 및 제1 스페이서(192)의 내측벽에 형성될 수 있다. 제1 게이트 전극(262)은 제1 고유전막 패턴(252)에 의해 형성된 내부 공간을 채울 수 있으며, 이에 따라 제1 고유전막 패턴(252)에 의해 저면 및 측벽이 감싸질 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(272)의 측벽에는 상기 제1 방향으로 돌출된 돌출부가 형성될 수 있다. 즉, 제1 고유전막 패턴(252) 및 제1 게이트 전극(262)의 각 측벽에는 액티브 층(110)의 제2 영역(114) 상면의 최대 높이 부근에서 상기 제1 방향으로 외측으로 돌출된 돌출부가 형성될 수 있다.
제1 고유전막 패턴(252)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 제1 게이트 전극(262)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 및/또는 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(192)는 액티브 층(110)의 제2 영역(114) 상에 형성될 수 있으며, 이에 따라 상기 제1 방향으로 제1 게이트 구조물(272)에 접하도록 제1 게이트 구조물(272)의 양측에 각각 형성될 수 있다.
제1 스페이서(192)의 저면은 액티브 층(110)의 제2 영역(114)의 상면 형상에 대응하여 액티브 층(110)의 제1 영역(112)으로부터 상기 제1 방향을 따라 멀어질수록 점차 높아질 수 있다. 다만, 제1 스페이서(192)는 제2 영역(114)에 인접하는 제1 영역(112) 상에도 부분적으로 형성될 수 있으며, 이에 따라 액티브 층(110)의 제1 영역(112) 상에 형성된 제1 스페이서(192)의 저면은 이의 상면 형상에 대응하여 상기 제1 방향을 따라 실질적으로 동일한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(272)의 측벽에 접촉하는 제1 스페이서(192)의 내측벽에는 상기 제1 방향으로의 리세스가 형성될 수 있다. 즉, 제1 게이트 구조물(272)의 측벽에 형성된 상기 돌출부에 대응하여, 제1 스페이서(192)의 내측벽에는 액티브 층(110)의 제2 영역(114) 상면의 최대 높이 부근에서 상기 제1 방향으로 내측으로 파인 상기 리세스가 형성될 수 있다.
제1 스페이서(192)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
소스/드레인 층(210)은 액티브 층(110)의 제2 영역(114) 및 제1 스페이서(192)에 인접하도록 액티브 층(110) 상에 형성될 수 있다. 이에 따라, 소스/드레인 층(210)은 상기 제1 방향으로 제1 스페이서(192) 및 액티브 층(110)의 제2 영역(114)에 접하도록 제1 게이트 구조물(272)의 양측에 각각 형성될 수 있다.
소스/드레인 층(210)은 예를 들어 실리콘-게르마늄 에피택시얼 층일 수 있다. 이때, 소스/드레인 층(210)은 제3 게르마늄 농도를 가질 수 있다.
일 실시예에 있어서, 상기 제3 게르마늄 농도는 소스/드레인 층(210) 내에서 제2 영역(114)으로부터 멀어질수록 점차 커질 수 있다. 즉, 상기 제3 게르마늄 농도는 제2 영역(114)에 접하는 부분에서 상기 제2 게르마늄 농도와 실질적으로 동일한 최소값을 가질 수 있으며, 상기 제1 방향을 따라 제2 영역(114)으로부터 멀어질수록 점차 커질 수 있다. 이때, 상기 제3 게르마늄 농도의 최대값은 상기 제1 게르마늄 농도의 최대값보다 높을 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(210)에는 붕소, 알루미늄 등과 같은 p형 불순물이 고농도로 도핑될 수 있다.
예시적인 실시예들에 있어서, 제1 소자 분리막 패턴(130)의 상면은 액티브 층(110)의 상면보다 낮을 수 있다. 즉, 제1 소자 분리막 패턴(130)의 상면은 액티브 층(110)의 제1 및 제2 영역들(112, 114)의 상면보다 낮을 수 있다. 이에 따라, 액티브 층(110)은 제1 소자 분리막 패턴(130) 상부로 돌출된 핀(fin) 형상을 가질 수 있으며, 액티브 핀(active fin)으로 불릴 수 있다. 제1 소자 분리막 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
층간 절연막 패턴(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 상기 반도체 장치는 액티브 층(110) 상에 형성된 제1 게이트 구조물(272) 및 소스/드레인 층(210)을 포함하는 트랜지스터일 수 있다. 이때, 제1 게이트 구조물(272) 하부의 액티브 층(110)의 제1 영역(112)은 상기 트랜지스터의 채널 역할을 수행할 수 있으며, 제1 스페이서(192) 하부의 액티브 층(110)의 제2 영역(112)은 상기 채널과 소스/드레인 층(210) 사이에 형성되어 엘디디(Lightly Doped Drain: LDD) 영역 역할을 수행할 수 있다.
액티브 층(110)이 실리콘-게르마늄 층으로 형성됨에 따라, 실리콘 채널에 비해 상기 채널은 높은 캐리어(carrier) 이동도(mobility)를 가질 수 있으며, 특히 상기 채널은 큰 농도의 게르마늄을 포함하므로 상기 캐리어의 이동도가 더욱 향상될 수 있다.
다만, 게르마늄은 실리콘에 비해 밴드 갭이 작으므로, 밴드간 터널링(Band To Band Tunneling: BTBT)에 의해 오프 상태에서 누설 전류가 클 수 있다. 하지만 예시적인 실시예들에 있어서, 상기 엘디디 영역 역할을 수행하는 액티브 층(110)의 제2 영역(114)은 상기 채널 역할을 수행하는 액티브 층(110)의 제1 영역(112)에 비해 낮은 게르마늄 농도를 가지므로, 상기 밴드간 터널링이 감소될 수 있으며, 이에 따라 오프 상태에서의 누설 전류가 감소될 수 있다.
결국, 상기 트랜지스터는 채널에서의 높은 캐리어 이동도 및 오프 상태에서의 낮은 누설 전류를 동시에 구현할 수 있다.
한편, 도 1 내지 도 3에서는 기판(100) 상에 하나의 액티브 층(110)이 형성되고, 액티브 층(110) 상에 하나의 제1 게이트 구조물(272)이 형성된 것만을 도시하였으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 액티브 층(110)은 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 또한, 각 액티브 층들(110) 상에는 상기 제1 방향을 따라 복수 개의 제1 게이트 구조물들(272)이 형성될 수 있다.
이때, 도 4를 참조하면, 각 제1 게이트 구조물들(272)은 상기 제2 방향으로 연장될 수 있다. 이에 따라, 각 제1 게이트 구조물들(272)은 상기 제2 방향을 따라 복수 개로 배치된 액티브 층들(110)을 커버하도록 형성될 수 있다.
한편, 지금까지는 소스/드레인 층(210)이 p형의 불순물을 포함하는 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터에 대해 설명하였으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터에도 적용될 수 있다. 즉, 소스/드레인 층(210)이 n형 불순물을 포함하는 경우에서도, 전술한 대로 실리콘-게르마늄 채널이 엘디디 영역에 비해 고농도의 게르마늄을 포함함에 따라, 높은 캐리어 이동도 및 낮은 누설 전류를 구현할 수 있다.
도 5 내지 도 32는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 5-6, 8-12, 14, 16-18, 20-21, 23, 25, 27, 29 및 31은 단면도들이고, 도 7, 13, 15, 19, 22, 24, 26, 28, 30 및 32는 평면도들이다. 이때, 상기 단면도들은 대응하는 각 평면도들을 제1 방향으로 자른 것이다.
도 5를 참조하면, 기판(100) 상에 액티브 층(110) 및 제1 마스크(120)를 형성하고, 제1 마스크(120)를 식각 마스크로 사용하여 액티브 층(110)을 식각함으로써 기판(100) 상면을 부분적으로 노출시킨다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물 반도체 물질을 포함할 수 있다. 일 실시예에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
액티브 층(110)은 게르마늄(Ge)을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 액티브 층(110)은 실리콘을 포함하는 기판(100) 상면을 시드로 사용하는 에피택시얼 성장(epitaxial growth) 공정을 통해 형성할 수 있다. 일 실시예에 있어서, 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스와, 예를 들어, 저메인(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 상기 에피택시얼 성장 공정이 수행될 수 있으며, 이에 따라 실리콘-게르마늄 에피택시얼 층이 형성될 수 있다.
예시적인 실시예들에 있어서, 액티브 층(110)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 다만 설명의 편의를 위하여, 도 5에는 하나의 액티브 층(110)만이 도시되어 있다.
한편, 제1 마스크(120) 형성 이전에, 이온 주입 공정을 통해 액티브 층(110)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수도 있다. 예시적인 실시예들에 있어서, 제조하고자 하는 상기 반도체 장치가 피모스 트랜지스터인 경우, 상기 웰 영역은 예를 들어, 인, 비소와 같은 n형 불순물을 주입하여 형성할 수 있다. 이와는 달리, 제조하고자 하는 상기 반도체 장치가 엔모스 트랜지스터인 경우, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있다.
도 6 및 도 7을 참조하면, 액티브 층(110) 및 제1 마스크(120)를 커버하는 소자 분리막을 기판(100) 상에 형성한 후, 제1 마스크(120) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다. 이후, 노출된 제1 마스크(120)를 제거하고, 액티브 층(110)의 상부 측벽이 노출될 때까지 상기 소자 분리막을 식각함으로써 제1 소자 분리막 패턴(130)을 형성한다. 상기 소자 분리막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
제1 소자 분리막 패턴(130)이 액티브 층(110) 상부 측벽을 노출시킴에 따라, 액티브 층(110)은 제1 소자 분리막 패턴(130) 상부로 돌출된 핀(fin) 형상을 가질 수 있으며, 이에 따라 액티브 층(110)은 액티브 핀으로 불릴 수 있다.
한편, 게르마늄을 포함하는 액티브 층은 다음과 같이 도 8 내지 도 11을 참조로 설명하는 공정들에 의해서도 형성될 수 있다.
도 8을 참조하면, 기판(500) 상에 제2 마스크(510)를 형성한 후, 제2 마스크(510)를 식각 마스크로 사용하여 기판(500) 상부를 식각함으로써 제1 트렌치(520)를 형성한다.
기판(500)은 예를 들어, 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
도 9를 참조하면, 제1 트렌치(520)에 의해 노출된 기판(500) 부분을 시드로 사용하는 에피택시얼 성장 공정을 수행함으로써, 제1 트렌치(520)를 채우는 액티브 층(530)을 형성할 수 있다. 이때, 액티브 층(530)은 실리콘-게르마늄 에피택시얼 층일 수 있다.
도 10을 참조하면, 제2 마스크(510)를 제거하여 기판(500) 상면을 노출시킨 후, 제3 마스크(540)를 액티브 층(530) 상에 형성하고, 제3 마스크(540)를 식각 마스크로 사용하여 액티브 층(530) 측벽이 모두 노출될 때까지 노출된 기판(500) 부분을 식각한다. 이에 따라, 기판(500) 상면(500)에는 순차적으로 적층된 액티브 층(530) 및 제3 마스크(540)가 형성될 수 있다.
도 11을 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 기판(500) 상에 액티브 층(530)의 하부 측벽을 감싸는 제1 소자 분리막 패턴(550)을 형성할 수 있다.
이제 도 12 및 도 13을 참조하면, 액티브 층(110)을 부분적으로 커버하는 제4 마스크(140)를 형성한다.
예시적인 실시예들에 있어서, 제4 마스크(140)는 액티브 층(110)의 중앙부 상면을 노출시키는 제1 개구(145)를 포함할 수 있으며, 상기 제1 방향으로 상기 액티브 층(110)의 중앙부 양측에 접하는 액티브 층(110)의 양 가장자리들의 상면 및 이들의 측벽을 커버하도록 형성될 수 있다. 즉, 제4 마스크(140)는 제1 개구(145)를 사이에 두고 액티브 층(110)의 양 가장자리들 상에 각각 하나씩 형성될 수 있다. 제4 마스크(140)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 14 및 도 15를 참조하면, 상면 일부 및 측벽에 제4 마스크(140)가 형성된 액티브 층(110)에 산화 공정을 수행하여 실리콘 산화막(150)을 형성할 수 있다.
이에 따라, 제4 마스크(140)에 의해 커버되지 않은 액티브 층(110) 부분 즉, 제1 개구(145)에 의해 노출된 액티브 층(110) 상부가 산화될 수 있다. 상기 산화 공정에 의해, 실리콘-게르마늄을 포함하는 액티브 층(110)의 실리콘 성분이 산소와 결합하여 실리콘 산화막(150)이 형성될 수 있으며, 이에 따라 잔류하는 액티브 층(110) 부분의 게르마늄 농도가 커질 수 있다. 한편, 제1 개구(145)에 의해 직접적으로 노출되지는 않더라도 이에 인접하는 액티브 층(110) 부분도 상기 산화 공정에서 함께 산화될 수 있다.
상기 산화 공정에 의해 실리콘 산화막(150)이 형성됨에 따라, 그 하부의 액티브 층(110)에는 제1 게르마늄 농도를 갖는 제1 영역(112)과 이보다 작은 제2 게르마늄 농도를 갖는 제2 영역(114)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(112)은 제1 개구(145)에 수직 방향으로 오버랩되는 액티브 층(110) 부분일 수 있으며, 제2 영역(114)은 상기 제1 방향으로 제1 영역(112)에 접하도록 제1 영역(112) 양 측에 형성된 액티브 층(110) 부분일 수 있다.
예시적인 실시예들에 있어서, 제1 영역(112) 내에서 상기 제1 게르마늄 농도는 실질적으로 일정한 값을 가질 수 있으며, 제2 영역(114) 내에서 상기 제2 게르마늄 농도는 제1 영역(112)에 접하는 부분에서 최대값을 가지고 상기 제1 방향을 따라 제1 영역(112)으로부터 멀어질수록 점차 작은 값을 가질 수 있다. 이에 따라, 제2 영역(114)의 상기 제2 게르마늄 농도는 제1 영역(112)의 상기 제1 게르마늄 농도보다 전반적으로 작을 수 있다.
한편, 제1 영역(112)의 상면은 상기 제1 방향으로 일정한 높이를 가질 수 있으며, 제2 영역(114)의 상면은 제1 영역(112)으로부터 상기 제1 방향으로 멀어질수록 점차 높아질 수 있다. 이에 따라, 제1 개구(145)에 인접한 제4 마스크(140) 저면 부분은 액티브 층(110)의 제2 영역(114) 상면과 접촉하지 않고 실리콘 산화막(150)과 접촉할 수 있다.
액티브 층(110)의 제2 영역(114)의 상면은 도 14에 도시된 형상뿐만 아니라 도 16 및 도 17에 도시된 형상을 가질 수도 있다. 즉, 액티브 층(110)의 제2 영역(114)의 상면 높이는 제1 영역(112)으로부터 멀어질수록 선형적으로 증가될 수도 있으며(도 16 참조), 혹은 비선형적으로 증가될 수도 있다(도 14 및 도 17 참조).
도 18 및 도 19를 참조하면, 실리콘 산화막(150)을 제거함으로써 액티브 층(110)의 제1 및 제2 영역들(112, 114) 상면을 노출시키는 제2 개구(155)를 형성한다.
제2 개구(155)는 다른 부분에 비해, 액티브 층(110)의 제2 영역(114) 상면과 제4 마스크(140)가 접촉하는 부분에서 상기 제1 방향으로 더 큰 폭을 가질 수 있다.
한편, 도 14 내지 도 17을 참조로 설명한 산화 공정에서 형성되는 제1 및 제2 영역들(112, 114)은 액티브 층(110)의 나머지 영역에 비해 상부로 돌출될 수 있으며, 높이가 높아질수록 상기 제2 방향으로의 폭이 점차 감소할 수 있다(도 2 참조). 이에 따라, 상기 반도체 장치에서 실제로 채널 역할을 수행하는 부분은 액티브 층(110)의 하부에 비해 상기 제2 방향으로의 폭이 좁을 수 있으며, 이것이 도 19에서 점선으로 표시되어 있다.
도 20을 참조하면, 액티브 층(110)의 제1 및 제2 영역들(112, 114), 제4 마스크(140) 및 제1 소자 분리막 패턴(130) 상에 제1 더미 게이트 절연막(160)을 형성한 후, 제1 더미 게이트 절연막(160) 상에 제2 개구(155)를 충분히 채우는 더미 게이트 전극막(170)을 형성한다.
예시적인 실시예들에 있어서, 제1 더미 게이트 절연막(160)은 컨포멀하게 형성될 수 있으며, 이에 따라 액티브 층(110)의 제2 영역(114) 상면과 제4 마스크(140)가 접촉하는 부분에서 상기 제1 방향을 따라 굴곡된 부분을 가질 수 있고, 상기 부분에서 더미 게이트 전극막(170)은 상기 제1 방향으로 돌출된 돌출부를 가질 수 있다.
제1 더미 게이트 절연막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있으며, 더미 게이트 전극막(170)은 예를 들어, 폴리실리콘을 포함하도록 형성할 수 있다.
도 21 및 도 22를 참조하면, 제4 마스크(140)의 상면이 노출될 때까지 더미 게이트 전극막(170) 및 제1 더미 게이트 절연막(160)을 평탄화하여, 각각 더미 게이트 전극(175) 및 예비 더미 게이트 절연막 패턴(162)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적(CMP) 연마 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이때, 더미 게이트 전극(175)은 액티브 층(110)의 제2 영역(114) 상면과 제4 마스크(140)가 접촉하는 부분에서 상기 제1 방향으로 돌출된 돌출부를 가질 수 있다.
도 23 및 도 24를 참조하면, 제4 마스크들(140), 제4 마스크들(140) 사이에 형성된 더미 게이트 전극(175) 부분, 및 제4 마스크들(140)의 측벽 상에 형성된 예비 더미 게이트 절연막 패턴(162) 부분을 커버하는 제5 마스크(180)를 형성하고, 이를 식각 마스크로 사용하여 더미 게이트 전극(175)을 식각한다.
이에 따라, 제4 마스크들(140) 사이의 더미 게이트 전극(175) 부분을 제외한 나머지 더미 게이트 전극(175) 부분이 제거될 수 있으며, 상기 제거된 더미 게이트 전극(175) 부분 하부의 예비 더미 게이트 절연막 패턴(162) 부분이 노출될 수 있다.
도 25 및 도 26을 참조하면, 제5 마스크(180)를 제거하여 제4 마스크들(140), 제4 마스크들(140) 사이의 더미 게이트 전극(175), 및 제4 마스크들(140)의 측벽 상에 형성된 예비 더미 게이트 절연막 패턴(162) 부분을 노출시킨 후, 노출된 제4 마스크들(140) 및 이들의 측벽 상에 형성된 예비 더미 게이트 절연막 패턴(162) 부분을 제거한다.
이에 따라, 예비 더미 게이트 절연막 패턴(162)은 더미 게이트 전극(175) 하부에 형성된 제1 더미 게이트 절연막 패턴(164)으로 변환될 수 있다. 일 실시예에 있어서, 제4 마스크들(140) 측벽 상에 형성된 예비 더미 게이트 절연막 패턴(162)은 습식 식각 공정에 의해 제거될 수 있다.
제1 더미 게이트 절연막 패턴(164)은 액티브 층(110)의 제1 영역(112) 상에 형성될 수 있으며, 순차적으로 적층된 제1 더미 게이트 절연막 패턴(164) 및 더미 게이트 전극(175)은 제1 더미 게이트 구조물을 형성할 수 있다.
한편, 상기 제1 더미 게이트 구조물에 의해 커버되지 않는 액티브 층(110) 상부에 이온 주입 공정을 통해 저농도의 불순물을 주입함으로써 엘디디(LDD) 영역을 형성할 수 있다. 일 실시예에 있어서, 상기 제1 더미 게이트 구조물을 커버하는 제6 마스크(도시되지 않음)를 형성한 후, 이를 이온 주입 마스크로 사용하여 액티브 층(110)에 대해 이온 주입 공정을 수행함으로써, 상기 제6 마스크에 의해 커버되지 않는 액티브 층(110) 상부에 상기 엘디디 영역을 형성할 수 있다. 이와는 달리, 별도의 이온 주입 마스크를 형성하지 않고 상기 이온 주입 공정을 수행할 수도 있으며, 이 경우에는 액티브 층(110)뿐만 아니라 더미 게이트 전극(175)에도 불순물이 주입될 수 있다.
상기 엘디디 영역은 액티브 층(110)의 제1 영역(112)에는 형성되지 않을 수 있으며, 액티브 층(110)의 제2 영역(114), 및 상기 제1 방향으로 제2 영역(114)에 접하는 액티브 층(110)의 다른 부분에도 형성될 수 있다.
제조하고자 하는 상기 반도체 장치가 피모스 트랜지스터인 경우, p형 불순물을 주입하여 상기 엘디디 영역을 형성할 수 있으며, 반대로 제조하고자 하는 상기 반도체 장치가 엔모스 트랜지스터인 경우, n형 불순물을 주입하여 상기 엘디디 영역을 형성할 수 있다.
다만, 상기 이온 주입 공정을 통한 엘디디 영역 형성은 생략될 수도 있다.
도 27 및 도 28을 참조하면, 상기 제1 더미 게이트 구조물의 측벽 상에 제1 스페이서(192)를 형성한다.
예시적인 실시예들에 있어서, 제1 스페이서(192)는 상기 제1 더미 게이트 구조물, 액티브 층(110) 및 제1 소자 분리막 패턴(130) 상에 스페이서 막을 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다. 이에 따라, 제1 스페이서(192)는 상기 제1 더미 게이트 구조물과 상기 제1 방향으로 접하도록 상기 제1 더미 게이트 구조물의 양측에 각각 형성될 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(192)는 액티브 층(110)의 제2 영역(114) 상에 형성될 수 있으며, 일부는 액티브 층(110)의 제1 영역(112) 상에도 형성될 수 있다. 한편 전술한 바와 같이, 더미 게이트 전극(175)이 상기 돌출부를 가짐에 따라, 이에 접하도록 형성되는 제1 스페이서(192)의 내측벽에는 상기 제1 방향을 따라 리세스가 형성될 수 있다. 또한, 액티브 층(110)의 제2 영역(114) 상면이 제1 영역(112)으로부터 상기 제1 방향을 따라 멀어질수록 점차 높아짐에 따라, 이에 대응하여 제1 스페이서(192)의 저면 역시 제1 영역(112)으로부터 상기 제1 방향을 따라 멀어질수록 점차 높아질 수 있다.
도 29 및 도 30을 참조하면, 상기 제1 더미 게이트 구조물 양측에 각각 형성된 제1 스페이서(192)에 상기 제1 방향으로 인접하는 액티브 층(110) 부분을 식각하여 제2 트렌치(200)를 형성한 후, 제2 트렌치(200)에 의해 노출된 액티브 층(110)을 시드로 사용하여 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 제2 트렌치(200)를 채우는 소스/드레인 층(210)을 형성할 수 있다.
일 실시예에 있어서, 제2 트렌치(200)는 상기 제1 더미 게이트 구조물을 커버하는 제7 마스크(도시되지 않음)를 형성한 후, 상기 제7 마스크 및 제1 스페이서(192)를 식각 마스크로 사용하여 액티브 층(110)을 식각함으로써 형성될 수 있다. 이와는 달리, 상기 엘디디 영역을 형성할 때 사용한 제6 마스크를 제거하지 않고 잔류시켜, 상기 제6 마스크 및 제1 스페이서(192)를 식각 마스크로 사용하여 액티브 층(110)을 식각함으로써 제2 트렌치(200)를 형성할 수도 있다.
한편, 액티브 층(110)에 제2 트렌치(200)가 형성됨에 따라, 상기 엘디디 영역은 액티브 층(110)의 제2 영역(114)에만 잔류할 수 있다.
예시적인 실시예들에 있어서, 제조하고자 하는 상기 반도체 장치가 피모스 트랜지스터인 경우, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스와, 예를 들어 저메인(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이때, 예를 들어, 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용함으로써, p형 불순물이 고농도로 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 상기 단결정 실리콘-게르마늄 층은 제3 게르마늄 농도를 가질 수 있으며, 일 실시예에 있어서, 상기 제3 게르마늄 농도의 최대값은 액티브 층(110) 제1 영역(112)의 제1 게르마늄 농도의 최대값보다 클 수 있다.
예시적인 실시예들에 있어서, 제조하고자 하는 상기 반도체 장치가 엔모스 트랜지스터인 경우, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스를 실리콘 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 고농도로 도핑된 단결정 실리콘 층을 형성할 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 실리콘 소스 가스로서의 다이실란(Si2H6) 가스와 함께 탄소 소스 가스로서 SiH3CH3 가스 등을 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 고농도로 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다.
상기 선택적 에피택시얼 성장(SEG) 공정에 의해 형성되는 소스/드레인 층(210)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(210)은 제2 트렌치(200)를 채우며 제1 스페이서(192)의 하부 측벽을 커버하도록 형성될 수 있다.
도 31 및 도 32를 참조하면, 상기 제1 더미 게이트 구조물, 제1 스페이서(192), 소스/드레인 층(210) 및 제1 소자 분리막 패턴(130) 상에 상기 제1 더미 게이트 구조물의 상면보다 높은 상면을 갖도록 층간 절연막을 형성한 후, 상기 제1 더미 게이트 구조물 상면이 노출될 때까지 상기 층간 절연막을 평탄화함으로써 층간 절연막 패턴(220)을 형성한다.
상기 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이후, 상기 노출된 제1 더미 게이트 구조물을 제거하여 액티브 층(110)의 제1 영역(112)을 노출시키는 제3 개구(230)를 형성한다. 이에 따라, 상기 제1 더미 게이트 구조물 측벽에 접하도록 형성된 제1 스페이서(192)의 내측벽이 노출될 수 있다.
다시 도 1 내지 도 3을 참조하면, 제3 개구(230)를 채우는 제1 게이트 구조물(272)을 형성한다.
구체적으로, 제3 개구(230)에 의해 노출된 액티브 층(110)의 제1 영역(112) 상면에 대해 열산화 공정을 수행하여 제1 실리콘 산화막 패턴(242)을 형성한 후, 제1 실리콘 산화막 패턴(242) 상면, 제1 스페이서(192)의 내측벽 및 층간 절연막 패턴(220)의 상면에 고유전막을 형성하고, 제3 개구(230)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 사용하여 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저저항 금속 및/또는 이들의 질화물을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 층간 절연막 패턴(220)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 제1 실리콘 산화막 패턴(242) 상면 및 제1 스페이서(192)의 내측벽 상에 제1 고유전막 패턴(252)을 형성하고, 제1 고유전막 패턴(252) 상에 제3 개구(230)의 나머지 부분을 채우는 제1 게이트 전극(262)을 형성할 수 있다. 이에 따라, 제1 게이트 전극(262)의 저면 및 측벽은 제1 고유전막 패턴(252)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 제1 실리콘 산화막 패턴(242), 제1 고유전막 패턴(252) 및 제1 게이트 전극(262)은 제1 게이트 구조물(272)을 형성할 수 있으며, 제1 게이트 구조물(272)과 소스/드레인 층(210)은 피모스 트랜지스터 혹은 엔모스 트랜지스터를 형성할 수 있다.
이때, 제1 실리콘 산화막 패턴(242)은 액티브 층(110)의 제1 영역(112) 상에만 형성될 수 있다. 다만, 제1 실리콘 산화막 패턴(242)은 액티브 층(110)과 제1 고유전막 패턴(252) 사이의 접착력 증대를 위해 형성되는 것으로서, 경우에 따라서는 생략될 수도 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치가 제조될 수 있다. 상기 반도체 장치 제조 방법에서, 제4 마스크들(140) 사이의 액티브 층(110)에 산화 공정을 수행함으로써 액티브 층(110) 상부에 큰 게르마늄 농도를 갖는 제1 영역(112) 및 작은 게르마늄 농도를 갖는 제2 영역(114)을 형성할 수 있다. 이에 따라, 상기 반도체 장치의 채널로 사용되는 제1 영역(112)에서 캐리어 이동도를 향상시킬 수 있으며, 상기 반도체 장치의 엘디디 영역으로 사용되는 제2 영역(114)을 통한 밴드 간 터널링(BTBT)을 감소시킬 수 있다. 따라서 상기 반도체 장치는 높은 동작 속도 및 낮은 누설 전류를 구현할 수 있다.
한편, 도 4를 참조로 설명한 것과 같이, 상기 제2 방향으로 연장되는 제1 게이트 구조물을 갖는 반도체 장치는 다음과 같이 제조될 수 있다.
먼저 도 5 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 33을 참조하면, 제4 마스크들(140), 제4 마스크들(140) 사이에 형성된 더미 게이트 전극(175) 부분 및 상기 제2 방향으로 이에 인접하는 더미 게이트 전극(175) 부분, 및 제4 마스크들(140)의 측벽 상에 형성된 예비 더미 게이트 절연막 패턴(162) 부분을 커버하는 제8 마스크(185)를 형성하고, 이를 식각 마스크로 사용하여 더미 게이트 전극(175)을 식각한다.
이에 따라, 제4 마스크들(140) 사이의 더미 게이트 전극(175) 부분 및 상기 제2 방향으로 이에 인접하는 더미 게이트 전극(175) 부분을 제외한 나머지 더미 게이트 전극(175) 부분이 제거될 수 있으며, 상기 제거된 더미 게이트 전극(175) 부분 하부의 예비 더미 게이트 절연막 패턴(162) 부분이 노출될 수 있다.
도 34를 참조하면, 제8 마스크(185)를 제거하여 제4 마스크들(140), 제4 마스크들(140) 사이의 더미 게이트 전극(175) 부분 및 상기 제2 방향으로 이에 인접하는 더미 게이트 전극(175) 부분, 및 제4 마스크들(140)의 측벽 상에 형성된 예비 더미 게이트 절연막 패턴(162) 부분을 노출시킨 후, 노출된 제4 마스크들(140) 및 이들의 측벽 상에 형성된 예비 더미 게이트 절연막 패턴(162) 부분을 제거한다.
이에 따라, 예비 더미 게이트 절연막 패턴(162)은 더미 게이트 전극(175) 하부에 형성된 제1 더미 게이트 절연막 패턴(164)으로 변환될 수 있다. 제1 더미 게이트 절연막 패턴(164)은 액티브 층(110)의 제1 영역(112) 및 제1 소자 분리막 패턴(130) 상에 형성될 수 있으며, 더미 게이트 전극(175)은 제1 더미 게이트 절연막 패턴(164) 상에서 상기 제2 방향을 따라 연장될 수 있다. 이에 따라, 순차적으로 적층된 제1 더미 게이트 절연막 패턴(164) 및 더미 게이트 전극(175)은 제1 더미 게이트 구조물을 형성할 수 있다.
이후, 도 27 내지 도 32를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 도 4에 도시된 반도체 장치를 제조할 수 있다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 게이트 구조물 및 스페이서의 형상을 제외하고는 도 1 내지 도 3에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 35를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 층(110), 액티브 층(110) 상에 형성된 제2 게이트 구조물(274), 제2 게이트 구조물(274) 측벽 상에 형성된 제2 스페이서(194), 및 제2 스페이서(194)에 인접하도록 액티브 층(110) 상에 형성된 소스/드레인 층(210)을 포함한다. 또한, 상기 반도체 장치는 기판(100) 상에 형성되어 액티브 층(110)의 측벽을 감싸는 제1 소자 분리막 패턴(130), 및 제1 소자 분리막 패턴(130) 상에 형성되어 소스/드레인 층(210)을 커버하면서 제2 게이트 구조물(274) 및 제2 스페이서(194)를 둘러싸는 층간 절연막 패턴(220)을 더 포함할 수 있다.
제2 게이트 구조물(274)은 액티브 층(110) 상에 순차적으로 형성된 제2 실리콘 산화막 패턴(244), 제2 고유전막 패턴(254) 및 제2 게이트 전극(264)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 실리콘 산화막 패턴(244)은 액티브 층(110)의 제1 영역(112)뿐만 아니라 제2 영역(114) 일부 상에도 형성될 수 있다. 제2 고유전막 패턴(254)은 제2 실리콘 산화막 패턴(244)의 상면 및 제2 스페이서(194)의 내측벽에 형성될 수 있다. 제2 게이트 전극(264)은 제2 고유전막 패턴(254)에 의해 형성된 내부 공간을 채울 수 있으며, 이에 따라 제2 고유전막 패턴(254)에 의해 저면 및 측벽이 감싸질 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(274)은 상부에 비해 하부의 상기 제1 방향으로의 폭이 클 수 있다. 즉, 제2 게이트 구조물(274)의 하부는 제2 게이트 구조물(274) 상부로부터 상기 제1 방향으로 돌출될 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(194)는 액티브 층(110)의 제2 영역(114) 및 제2 게이트 구조물(274) 하부 상에 형성될 수 있으며, 이에 따라 제2 스페이서(194)는 제2 게이트 구조물(274)의 측벽과 전체적으로 접촉하지는 않을 수 있다. 또한, 제2 스페이서(194)의 저면은 제2 게이트 구조물(274)의 저면보다 높을 수 있다.
제2 스페이서(194)의 저면은 제2 게이트 구조물(274) 하부 상에 형성된 부분은 그 형상에 대응하여 평탄할 수 있으며, 액티브 층(110)의 제2 영역(114) 상에 형성된 부분은 이의 상면 형상에 대응하여 액티브 층(110)의 제1 영역(112)으로부터 상기 제1 방향을 따라 멀어질수록 점차 높아질 수 있다.
도 36 내지 도 38은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 5 내지 도 32를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 5 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 36을 참조하면, 도 25 및 도 26을 참조로 설명한 공정과 유사한 공정을 수행한다. 다만, 제4 마스크들(140) 및 이들의 측벽 상에 형성된 예비 더미 게이트 절연막 패턴(162) 부분을 제거할 때, 제4 마스크들(140)의 측벽과 더미 게이트 전극(175) 측벽 사이에 형성된 예비 더미 게이트 절연막 패턴(162)을 모두 제거하지 않고 일부만 제거한다.
즉, 예비 더미 게이트 절연막 패턴(162) 중에서, 액티브 층(110)의 제2 영역(114) 상면에 형성된 부분은 모두 제거하지는 않고 대부분 잔류시키며, 이에 따라 형성되는 제2 더미 게이트 절연막 패턴(166)은 액티브 층(110)의 제1 영역(112)뿐만 아니라 제2 영역(114) 상에도 부분적으로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있다. 상기 습식 식각 공정에서, 액티브 층(110)의 제2 영역(114) 상면에 예비 더미 게이트 절연막 패턴(162)이 굴곡된 부분이 있으므로, 식각액이 상기 굴곡된 부분의 아래쪽으로는 빨리 침투하지 못하는 점을 이용하여 위와 같은 형상의 제2 더미 게이트 절연막 패턴(166)을 형성할 수 있다.
이에 따라, 제2 더미 게이트 절연막 패턴(166) 및 더미 게이트 전극(175)을 포함하는 제2 더미 게이트 구조물은 하부가 상부에 비해 상기 제1 방향으로 돌출되어 더 넓은 폭을 가질 수 있다.
도 37을 참조하면, 도 27 및 도 28을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상기 제2 더미 게이트 구조물 측벽 및 하부, 및 액티브 층(110)의 제2 영역(114) 상에 제2 스페이서(194)가 형성될 수 있다. 제2 스페이서(194)는 상기 제2 더미 게이트 구조물 측벽 전체를 커버하지는 않으며, 저면이 상기 제2 더미 게이트 구조물의 저면보다 높을 수 있다.
도 38을 참조하면, 도 29 내지 도 32를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 액티브 층(110)의 제1 영역(112)의 상면 및 제2 영역(114)의 일부 상면을 노출시키는 제3 개구(230)가 형성될 수 있다.
다시 도 35를 참조하면, 도 1 내지 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 상기 반도체 장치를 제조할 수 있다.
도 39는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 게이트 구조물 및 스페이서의 형상을 제외하고는 도 1 내지 도 3에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 39를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 층(110), 액티브 층(110) 상에 형성된 제3 게이트 구조물(276), 제3 게이트 구조물(276) 측벽 상에 형성된 제3 스페이서(196), 및 제3 스페이서(196)에 인접하도록 액티브 층(110) 상에 형성된 소스/드레인 층(210)을 포함한다. 또한, 상기 반도체 장치는 기판(100) 상에 형성되어 액티브 층(110)의 측벽을 감싸는 제1 소자 분리막 패턴(130), 및 제1 소자 분리막 패턴(130) 상에 형성되어 소스/드레인 층(210)을 커버하면서 제3 게이트 구조물(276) 및 제3 스페이서(196)를 둘러싸는 층간 절연막 패턴(220)을 더 포함할 수 있다.
제3 게이트 구조물(276)은 액티브 층(110) 상에 순차적으로 형성된 제3 실리콘 산화막 패턴(246), 제3 고유전막 패턴(256) 및 제3 게이트 전극(266)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 실리콘 산화막 패턴(246)은 액티브 층(110)의 제1 영역(112) 상에 형성될 수 있다. 제3 고유전막 패턴(256)은 제3 실리콘 산화막 패턴(246)의 상면 및 제3 스페이서(196)의 내측벽에 형성될 수 있다. 제3 게이트 전극(266)은 제3 고유전막 패턴(256)에 의해 형성된 내부 공간을 채울 수 있으며, 이에 따라 제3 고유전막 패턴(256)에 의해 저면 및 측벽이 감싸질 수 있다.
예시적인 실시예들에 있어서, 제3 게이트 구조물(276)의 측벽은 수직 프로파일을 가질 수 있다. 즉, 제3 게이트 구조물(276)의 측벽에는 돌출부나 리세스가 없이 매끄러운 수직 프로파일을 가질 수 있다.
예시적인 실시예들에 있어서, 제3 스페이서(196)는 액티브 층(110)의 제2 영역(114) 및 제1 영역(112) 일부 상에 형성될 수 있으며, 제3 게이트 구조물(276)의 측벽과 전체적으로 접촉할 수 있다.
제3 스페이서(196)의 저면은 액티브 층(110)의 제1 영역(112) 상에 형성된 부분은 그 상면 형상에 대응하여 평탄할 수 있으며, 액티브 층(110)의 제2 영역(114) 상에 형성된 부분은 그 상면 형상에 대응하여 액티브 층(110)의 제1 영역(112)으로부터 상기 제1 방향을 따라 멀어질수록 점차 높아질 수 있다.
도 40 내지 도 42는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 5 내지 도 32를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 5 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 40을 참조하면, 도 20을 참조로 설명한 공정과 유사한 공정을 수행한다. 다만, 액티브 층(110)의 제1 및 제2 영역들(112, 114), 제4 마스크(140) 및 제1 소자 분리막 패턴(130) 상에 충분한 두께의 제2 더미 게이트 절연막(161)을 형성함으로써, 액티브 층(110)의 제2 영역(114) 상면과 제4 마스크(140)가 접촉하는 부분에서 상기 제1 방향을 따라 외측으로는 돌출된 부분을 갖더라도 내측으로는 리세스가 형성되지 않도록 할 수 있다. 이에 따라, 제2 개구(155)를 채우면서 제2 더미 게이트 절연막(161) 상에 형성되는 더미 게이트 전극막(170)은 제2 개구(155) 내부에서 수직한 측벽을 갖도록 형성될 수 있다.
도 41을 참조하면, 도 21 내지 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 액티브 층(110)의 제1 영역(112) 상에 순차적으로 적층된 제3 더미 게이트 절연막 패턴(163) 및 더미 게이트 전극(175)을 포함하는 제3 더미 게이트 구조물이 형성될 수 있다. 이때, 상기 제3 더미 게이트 구조물은 수직한 측벽을 가질 수 있다.
도 42를 참조하면, 도 27 내지 도 32를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 액티브 층(110)의 제2 영역(114) 및 제1 영역(112) 일부 상에 수직한 내측벽을 갖는 제3 스페이서(196)가 형성될 수 있으며, 액티브 층(110)의 제1 영역(112) 상면을 노출시키는 제3 개구(230)가 형성될 수 있다. 제3 스페이서(196)는 액티브 층(110)의 제1 영역(112) 상에서는 평탄할 수 있으며, 액티브 층(110)의 제2 영역(114) 상에서는 제1 영역(112)으로부터 상기 제1 방향을 따라 멀어질수록 점차 높아질 수 있다.
다시 도 39를 참조하면, 도 1 내지 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 제조할 수 있다.
도 43은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 소자 분리막 패턴의 높이를 제외하고는 도 1 내지 도 3에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 43을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 층(110), 액티브 층(110) 상에 형성된 제1 게이트 구조물(272), 제1 게이트 구조물(272) 측벽 상에 형성된 제1 스페이서(192), 및 제1 스페이서(192)에 인접하도록 액티브 층(110) 상에 형성된 소스/드레인 층(210)을 포함한다. 또한, 상기 반도체 장치는 기판(100) 상에 형성되어 액티브 층(110)의 측벽을 감싸는 제2 소자 분리막 패턴(135), 및 제2 소자 분리막 패턴(135) 상에 형성되어 소스/드레인 층(210)을 커버하면서 제1 게이트 구조물(272) 및 제1 스페이서(192)를 둘러싸는 층간 절연막 패턴(220)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 소자 분리막 패턴(135)의 상면은 액티브 층(110)의 제2 영역(114)의 최상면과 실질적으로 동일한 높이에 위치할 수 있다. 이에 따라, 도 1 내지 도 3을 참조로 설명한 반도체 장치는 액티브 핀 상에 형성된 핀펫(finFET)인 반면, 도 43을 참조로 설명하는 반도체 장치는 평면 트랜지스터(planar transistor)일 수 있다.
도 44 내지 도 49는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 5 내지 도 32를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이후 도 44를 참조하면, 도 6 및 도 7을 참조로 설명한 공정과 유사한 공정을 수행한다. 다만, 액티브 층(110)의 상면이 노출될 때까지 소자 분리막을 식각함으로써, 액티브 층(110)의 상면과 동일한 높이에 위치하는 상면을 갖는 제2 소자 분리막 패턴(135)을 형성할 수 있다.
도 45를 참조하면, 도 12 및 도 13을 참조로 설명한 공정과 유사한 공정을 수행한다. 다만, 제4 마스크(140)는 액티브 층(110)의 상면만을 부분적으로 커버하도록 형성되며, 액티브 층(110)의 측벽을 커버하지는 않는다.
도 46을 참조하면, 도 14 내지 도 19를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 액티브 층(110)의 제1 및 제2 영역들(112, 114)을 노출시키는 제2 개구(155)를 형성할 수 있다.
도 47을 참조하면, 도 20을 참조로 설명한 공정과 유사한 공정을 수행한다. 다만, 제2 소자 분리막 패턴(135)의 높이가 높으므로, 더미 게이트 전극막(170) 형성 시, 액티브 층(110) 상부와 제2 소자 분리막 패턴(135) 상부에 단차가 발생하지 않을 수 있다.
도 48을 참조하면, 도 21 및 도 22를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 더미 게이트 전극(175) 및 예비 더미 게이트 절연막 패턴(162)이 형성될 수 있다.
도 49를 참조하면, 도 23 내지 도 26을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 액티브 층(110)의 제1 영역(112) 상에 순차적으로 적층된 제1 더미 게이트 절연막 패턴(164) 및 더미 게이트 전극(175)을 포함하는 제1 더미 게이트 구조물이 형성될 수 있다.
다시 도 43을 참조하면, 도 27 내지 도 32 및 도 1 내지 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 상기 반도체 장치를 제조할 수 있다.
전술한 반도체 장치 및 그 제조 방법은 실리콘-게르마늄 채널을 포함하는 트랜지스터가 사용되는 다양한 메모리 장치 및 그 제조 방법에 사용될 수 있다. 예를 들어, 상기 반도체 장치 및 그 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치 및 그 제조 방법에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 500: 기판 110, 530: 액티브 층
112, 114: 제1, 제2 영역 120, 510, 540: 제1, 제2, 제3 마스크
140, 180, 185: 제4, 제5, 제8 마스크
130, 550: 제1 소자 분리막 패턴 135: 제2 소자 분리막 패턴
150: 실리콘 산화막
242, 244, 246: 제1, 제2, 제3 실리콘 산화막 패턴
160, 161: 제1, 제2 더미 게이트 절연막
162: 예비 더미 게이트 절연막 패턴
164, 166, 163: 제1, 제2, 제3 더미 게이트 절연막 패턴
170: 더미 게이트 전극막 175: 더미 게이트 전극
210: 소스/드레인 층 220: 층간 절연막 패턴
520, 200: 제1, 제2 트렌치 145, 155, 230: 제1, 제2, 제3 개구

Claims (37)

  1. 기판 상에 형성되어 게르마늄(Ge)을 포함하며,
    제1 게르마늄 농도를 갖는 제1 영역; 및
    상기 제1 영역 양측에 접하여 상기 제1 영역으로부터 멀어질수록 점차 높아지는 상면을 가지며, 상기 제1 게르마늄 농도보다 작은 제2 게르마늄 농도를 갖는 제2 영역을 포함하는 액티브 층;
    상기 액티브 층의 제1 영역 상에 형성된 게이트 구조물;
    상기 액티브 층의 제2 영역 상에 형성되어 상기 게이트 구조물 측벽에 접촉하는 스페이서; 및
    상기 액티브 층의 제2 영역에 인접한 소스/드레인 층을 포함하며,
    상기 스페이서의 저면은 상기 액티브 층의 제2 영역의 상면 형상에 대응하여 상기 제1 영역으로부터 멀어질수록 점차 높아지는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 게르마늄 농도는 일정하며, 상기 제2 게르마늄 농도는 상기 제1 영역으로부터 멀어질수록 점차 작아지는 반도체 장치.
  3. 제 1 항에 있어서, 상기 소스/드레인 층은 제3 게르마늄 농도를 가지며, 상기 제3 게르마늄 농도의 최대값은 상기 제1 게르마늄 농도의 최대값보다 큰 반도체 장치.
  4. 삭제
  5. 제 1 항에 있어서, 상기 게이트 구조물의 측벽에 접촉하는 상기 스페이서의 내측벽에는 수평 방향으로의 리세스가 형성된 반도체 장치.
  6. 제 1 항에 있어서, 상기 게이트 구조물의 측벽에 접촉하는 상기 스페이서의 내측벽은 수직 프로파일을 갖는 반도체 장치.
  7. 제 1 항에 있어서, 상기 게이트 구조물은 금속을 포함하는 게이트 전극 및 이의 측벽 및 저면을 감싸는 고유전막 패턴을 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 게이트 구조물은 상기 액티브 층 및 상기 고유전막 패턴 사이에 형성된 실리콘 산화막 패턴을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 실리콘 산화막 패턴은 상기 액티브 층의 제1 영역 상에만 형성된 반도체 장치.
  10. 제 8 항에 있어서, 상기 실리콘 산화막 패턴은 상기 액티브 층의 제1 영역뿐만 아니라 상기 액티브 층의 제2 영역의 적어도 일부 상에도 형성된 반도체 장치.
  11. 제 7 항에 있어서, 상기 게이트 구조물의 측벽은 수평 방향의 돌출부를 포함하는 반도체 장치.
  12. 제 7 항에 있어서, 상기 게이트 구조물의 측벽은 수직 프로파일을 갖는 반도체 장치.
  13. 제 1 항에 있어서, 상기 액티브 층 및 상기 소스/드레인 층은 각각 실리콘-게르마늄을 포함하는 반도체 장치.
  14. 제 1 항에 있어서, 상기 소스/드레인 층은 고농도로 도핑된 p형 불순물을 포함하고, 상기 액티브 층의 제2 영역은 저농도로 도핑된 p형 불순물을 포함하는 반도체 장치.
  15. 제 1 항에 있어서, 상기 액티브 층의 제1 영역의 상면은 일 방향으로 평탄하며 상기 액티브 층의 제2 영역의 상면보다 높지 않은 반도체 장치.
  16. 제 1 항에 있어서, 상기 기판 상에 형성되어 상기 액티브 층의 측벽을 감싸는 소자 분리막 패턴을 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서, 상기 소자 분리막 패턴의 상면은 상기 액티브 층의 상면보다 낮은 반도체 장치.
  18. 기판 상에 형성되어 게르마늄(Ge)을 포함하며,
    일정한 제1 게르마늄 농도를 갖는 제1 영역; 및
    상기 제1 영역 양측에 접하며, 상기 제1 영역으로부터 멀어질수록 상기 제1 게르마늄 농도로부터 점차 작아지는 제2 게르마늄 농도를 갖는 제2 영역을 포함하는 액티브 층;
    상기 액티브 층의 제1 영역 상에 형성된 게이트 구조물;
    상기 액티브 층의 제2 영역 상에 형성되어 상기 게이트 구조물 측벽에 접촉하는 스페이서; 및
    상기 액티브 층의 제2 영역에 인접한 소스/드레인 층을 포함하며,
    상기 스페이서의 저면은 상기 액티브 층의 제2 영역 상면 형상에 대응하여 상기 제1 영역으로부터 멀어질수록 점차 높아지는 반도체 장치.
  19. 제 18 항에 있어서, 상기 액티브 층의 제2 영역의 상면은 상기 제1 영역으로부터 멀어질수록 점차 높아지는 반도체 장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 기판 상에 실리콘-게르마늄을 포함하는 액티브 층을 형성하고;
    상기 액티브 층을 부분적으로 산화시켜 상기 액티브 층 상에 실리콘 산화막을 형성하며, 이에 따라 상기 실리콘 산화막 하부에 형성된 상기 액티브 층의 제1 영역은 제1 게르마늄 농도를 갖고, 이에 인접하며 상기 실리콘 산화막 하부에 형성된 상기 액티브 층의 제2 영역은 상기 제1 게르마늄 농도보다 작은 제2 게르마늄 농도를 가지며;
    상기 실리콘 산화막을 제거하여 상기 액티브 층의 제1 및 제2 영역들을 노출시키고;
    상기 제2 영역에 인접하는 상기 액티브 층 상에 소스/드레인 층을 형성하고; 그리고
    상기 노출된 액티브 층의 제1 영역 상에 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  24. 제 23 항에 있어서, 상기 액티브 층을 부분적으로 산화시켜 상기 액티브 층 상에 상기 실리콘 산화막을 형성하는 것은,
    상기 액티브 층을 부분적으로 커버하는 마스크를 형성하고; 그리고
    상기 액티브 층에 산화 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
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