KR102264542B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 기판 상에 더미 게이트 구조물을 형성한다. 더미 게이트 구조물을 덮는 제1 스페이서 막을 기판 상에 형성한다. 제1 스페이서 막에 질화 공정을 수행한다. 더미 게이트 구조물에 인접한 기판 상부를 제거하여 트렌치를 형성한다. 트렌치 내벽을 세정한다. 트렌치를 채우는 에피택시얼 층을 형성한다. 더미 게이트 구조물을 게이트 구조물로 대체한다.

Description

반도체 장치 제조 방법{METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 게이트 구조물을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
게이트 라스트(gate last) 공정에서, 기판 상에 더미 절연막 패턴 및 더미 게이트 전극을 포함하는 더미 게이트 구조물을 형성하고, 상기 더미 게이트 구조물 측벽에 스페이서를 형성한다. 이후, 각종 공정에서 마스크로 사용되는 포토레지스 패턴을 제거할 때 상기 스페이서가 산화될 수 있다. 또한, 상기 더미 게이트 구조물에 인접한 기판 상부에 트렌치를 형성하고 이를 세정할 때, 세정액에 의해 상기 트렌치에 인접한 상기 산화된 스페이서가 제거되어 보이드가 형성될 수 있다. 이에 따라, 이후 상기 더미 게이트 전극을 제거하는 공정에서, 상기 보이드를 통해 식각액이 상기 기판으로 침투하여 기판이 손상될 수 있다.
본 발명의 과제는 우수한 특성을 갖는 게이트 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 더미 게이트 구조물을 형성한다. 상기 더미 게이트 구조물을 덮는 제1 스페이서 막을 상기 기판 상에 형성한다. 상기 제1 스페이서 막에 질화 공정을 수행한다. 상기 더미 게이트 구조물에 인접한 상기 기판 상부를 제거하여 트렌치를 형성한다. 상기 트렌치 내벽을 세정한다. 상기 트렌치를 채우는 에피택시얼 층을 형성한다. 상기 더미 게이트 구조물을 게이트 구조물로 대체한다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막에 질화 공정을 수행하기 이전에, 상기 기판 상부를 노출시키는 포토레지스트 패턴을 상기 기판 상에 형성하고, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 기판 상부에 불순물 영역을 형성하고, 상기 포토레지스트 패턴을 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막은 실리콘 질화물을 포함하도록 형성될 수 있으며, 상기 포토레지스트 패턴을 제거할 때, 상기 제1 스페이서 막이 산화될 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정은 질소(N2) 가스 및/또는 암모니아(NH3) 가스를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행하기 이전에, 상기 제1 스페이서 막에 세정 공정을 더 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 세정 공정을 수행함에 따라 상기 제1 스페이서 막의 두께가 얇아질 수 있다.
예시적인 실시예들에 있어서, 상기 세정 공정은 NH3 가스, NF3 가스 및/또는 NF3 플라즈마를 사용하는 건식 세정, 혹은 HF 및/또는 BOE를 사용하는 습식 세정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행한 이후에, 상기 제1 스페이서 막에 세정 공정을 더 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 트렌치 내벽을 세정할 때, 암모니아수(NH4OH)를 세정액으로 사용하는 습식 식각 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막에 상기 질화 공정을 수행한 이후에, 상기 제1 스페이서 막 상에 제2 스페이서 막을 형성하고, 상기 제2 및 제1 스페이서 막들을 이방성 식각하여 상기 더미 게이트 구조물 측벽에 순차적으로 적층된 제1 및 제2 스페이서들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서 막은 실리콘 질화물을 사용하여 상기 제1 스페이서 막보다 두꺼운 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물을 형성할 때,상기 기판 상에 실리콘 산화물을 포함하는 더미 게이트 절연막을 형성하고, 상기 더미 게이트 절연막 상에 폴리실리콘을 포함하는 더미 게이트 전극막을 형성하고, 상기 더미 게이트 전극막 상에 실리콘 질화물을 포함하는 하드 마스크를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써, 상기 기판 상에 순차적으로 적층된 더미 게이트 절연막 패턴, 더미 게이트 전극 및 하드 마스크를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막에 질화 공정을 수행한 이후에, 상기 제1 스페이서 막을 이방성 식각하여 상기 더미 게이트 구조물 측벽 상에 제1 스페이서를 형성할 수 있으며, 상기 더미 게이트 구조물을 상기 게이트 구조물로 대체할 때, 상기 하드 마스크, 상기 더미 게이트 전극 및 상기 더미 게이트 절연막 패턴을 제거하여 상기 제1 스페이서의 내벽 및 상기 기판 상면을 노출시키는 개구를 형성하고, 상기 개구를 채우면서 상기 노출된 기판 상면에 순차적으로 적층된게이트 절연막 패턴, 고유전막 패턴 및 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 개구를 형성한 이후에, 상기 노출된 제1 스페이서를 부분적으로 제거하여 상기 개구를 수평적으로 확장할 수 있다.
예시적인 실시예들에 있어서, 상기 개구를 수평적으로 확장할 때, NH3 가스, NF3 가스 및/또는 NF3 플라즈마를 사용하는 건식 세정, 혹은 HF 및/또는 BOE를 사용하는 습식 세정을 수행할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 제1 및 제2 영역들 상에 제1 및 제2 더미 게이트 구조물들을 각각 형성하고, 상기 제1 및 제2 더미 게이트 구조물들을 덮는 제1 스페이서 막을 상기 기판 상에 형성하고, 상기 제1 스페이서 막에 질화 공정을 수행하고, 상기 제1 더미 게이트 구조물에 인접한 상기 기판 상부를 제거하여 제1 트렌치를 형성하고, 상기 제1 트렌치 내벽을 세정하고, 상기 제1 트렌치를 채우는 제1 에피택시얼 층을 형성하고, 상기 제1 및 제2 더미 게이트 구조물들을 제1 및 제2 게이트 구조물들로 각각 대체한다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막에 질화 공정을 수행하기 이전에, 상기 제2 영역을 커버하는 제1 포토레지스트 패턴을 상기 기판 상에 형성하고, 상기 제1 포토레지스트 패턴을 마스크로 사용하여 상기 기판의 제1 영역 상부에 제1 불순물 영역을 형성하고, 상기 제1 포토레지스트 패턴을 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거하고, 상기 제1 영역을 커버하는 제2 포토레지스트 패턴을 상기 기판 상에 형성하고, 상기 제2 포토레지스트 패턴을 마스크로 사용하여 상기 기판의 제2 영역 상부에 제2 불순물 영역을 형성하고, 상기 제2 포토레지스트 패턴을 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막은 실리콘 질화물을 포함하도록 형성될 수 있으며, 상기 제1 포토레지스트 패턴을 제거하거나 혹은 상기 제2 포토레지스트 패턴을 제거할 때, 상기 제1 스페이서 막이 산화될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막에 상기 질화 공정을 수행한 이후에, 상기 제1 스페이서 막 상에 제2 스페이서 막을 형성하고, 상기 제2 영역을 커버하는 제3 포토레지스트 패턴을 상기 기판 상에 형성하고, 상기 제2 및 제1 스페이서 막들을 이방성 식각하여 상기 제1 더미 게이트 구조물 측벽에 순차적으로 적층된 제1 및 제2 스페이서들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼 층을 형성한 이후에, 상기 제1 영역을 커버하는 제4 포토레지스트 패턴을 상기 기판 상에 형성하고, 상기 제2 및 제1 스페이서 막들을 이방성 식각하여 상기 제2 더미 게이트 구조물 측벽에 순차적으로 적층된 제3 및 제4 스페이서들을 형성하고, 상기 제2 더미 게이트 구조물에 인접한 상기 기판 상부를 제거하여 제2 트렌치를 형성하고, 상기 제2 트렌치 내벽을 세정하고, 상기 제2 트렌치를 채우는 제2 에피택시얼 층을 형성할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 소자 분리막을 형성하여, 상기 소자 분리막에 의해 커버되는 필드 영역 및 상기 소자 분리막에 의해 커버되지 않으며 상기 소자 분리막으로부터 상부로 돌출되는 액티브 영역을 정의한다. 상기 기판의 액티브 영역 상에 더미 게이트 구조물을 형성한다. 상기 더미 게이트 구조물을 덮는 제1 스페이서 막을 상기 기판 상에 형성한다. 상기 제1 스페이서 막에 질화 공정을 수행한다. 상기 더미 게이트 구조물에 인접한 상기 기판의 액티브 영역 상부를 제거하여 트렌치를 형성한다. 상기 트렌치 내벽을 세정한다. 상기 트렌치를 채우는 에피택시얼 층을 형성한다. 상기 더미 게이트 구조물을 게이트 구조물로 대체한다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막에 질화 공정을 수행하기 이전에, 상기 기판의 액티브 영역 일부에 오버랩되지 않는 포토레지스트 패턴을 상기 기판 상에 형성하고, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 기판의 액티브 영역 상부에 불순물 영역을 형성하고, 상기 포토레지스트 패턴을 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행하기 이전에, 상기 제1 스페이서 막에 세정 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막에 상기 질화 공정을 수행한 이후에, 상기 제1 스페이서 막 상에 제2 스페이서 막을 형성하고, 상기 제2 및 제1 스페이서 막들을 이방성 식각하여 상기 더미 게이트 구조물 측벽에 순차적으로 적층된 제1 및 제2 스페이서들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 스페이서들은 서로 병합되어 스페이서 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 막에 질화 공정을 수행한 이후에, 상기 제1 스페이서 막을 이방성 식각하여 상기 더미 게이트 구조물 측벽 상에 제1 스페이서를 형성할 수 있다. 상기 더미 게이트 구조물을 상기 게이트 구조물로 할 때, 상기 더미 게이트 구조물을 제거하여 상기 제1 스페이서의 내벽 및 상기 기판의 액티브 영역 상면을 노출시키는 개구를 형성하고, 상기 개구를 채우면서 상기 노출된 기판 상면에 순차적으로 적층된게이트 절연막 패턴, 고유전막 패턴 및 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 제1 영역 및 제2 영역을 포함할 수 있고, 상기 더미 게이트 구조물은 상기 기판의 제1 및 제2 영역들의 액티브영역 상에 각각 형성된 제1 및 제2 더미 게이트 구조물들을 포함할 수 있으며, 상기 트렌치는 상기 기판의 제1 및 제2 영역들의 액티브 영역 상부에 각각 형성된 제1 및 제2 트렌치들을 포함할 수 있고, 상기 에피택시얼 층은 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 에피택시얼 층들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 트렌치들은 각각 볼(ball) 형상 및 U자 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 에피택시얼 층들은 각각 p형 및 n형 불순물들이 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 에피택시얼 층들은 서로 다른 높이의 상면을 가질 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 구조물을 덮는 스페이서 막 상에 질화 공정을 수행함으로써, 산화된 상기 스페이서 막의 산소 함유량을 줄일 수 있으며, 이에 따라 이후 에피택시얼 층을 형성하기 위한 세정 공정 수행 시 스페이서 혹은 이에 인접한 더미 게이트 절연막 패턴에 보이드가 형성되는 것을 방지할 수 있다. 따라서, 게이트 전극 하부의 기판의 액티브 영역의 손상이 방지되어, 전기적 쇼트가 발생하지 않는 우수한 특성의 반도체 장치를 제조할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 35 내지 도 67은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소자 분리막(110)이 형성된 기판(100) 상에 더미 게이트 구조물(155)을 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다.
기판(100) 상에 소자 분리막(110)이 형성됨에 따라, 기판(100)은 소자 분리막(110)이 형성된 필드 영역 및 소자 분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
더미 게이트 구조물(155)은 기판(100) 상에 순차적으로 적층된 더미 게이트 절연막 패턴(125), 더미 게이트 전극(135) 및 하드 마스크(145)를 포함하도록 형성될 수 있다. 구체적으로, 소자 분리막(110)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 하드 마스크막을 순차적으로 적층하고, 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 하드 마스크(145)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 더미 게이트 구조물(155)을 형성할 수 있다.
이때, 상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 하드 마스크(145)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 혹은 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 하드 마스크막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(155)은 기판(100) 상에 고립된 형태로 하나 혹은 복수 개로 형성될 수도 있고, 혹은 일정한 방향으로 연장되도록 기판(100) 및 소자 분리막(110) 상에 형성될 수도 있다.
도 2를 참조하면, 더미 게이트 구조물(155)을 커버하는 제1 스페이서 막(160)을 기판(100) 및 소자 분리막(110) 상에 형성한다.
제1 스페이서 막(160)은 예를 들어, 실리콘 질화물과 같은 질화물을 사용하여 원자층 증착(ALD) 공정 혹은 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
도 3을 참조하면, 더미 게이트 구조물(155)에 인접하는 기판(100)의 상기 액티브 영역 상부에 불순물 영역(103)을 형성한다.
구체적으로, 더미 게이트 구조물(155)을 이온 주입 마스크로 사용하여 이온 주입 공정을 수행함으로써, 기판(100)의 상기 액티브 영역 상부에 불순물 영역(103)을 형성할 수 있다. 이때, 불순물 영역(103)은 이후 형성되는 에피택시얼 층(180, 도 8 참조)보다 낮은 농도의 불순물을 포함하도록 형성될 수 있으며, 이에 따라 엘디디(Lightly Doped Drain: LDD) 영역으로 불릴 수도 있다. 불순물 영역(103)에 도핑되는 상기 불순물은 제조하고자 하는 상기 반도체 장치의 종류에 따라 p형 불순물 또는 n형 불순물일 수 있다. 즉, 피모스(Positive channel Metal Oxide Semiconductor: PMOS) 트랜지스터를 제조하는 경우, 상기 불순물은 p형 불순물일 수 있으며, 엔모스(Negative channel Metal Oxide Semiconductor: NMOS) 트랜지스터를 제조하는 경우, 상기 불순물은 n형 불순물일 수 있다.
한편, 불순물 영역(103)이 기판(100)의 특정 영역에만 형성되는 경우, 이온 주입 마스크로서 포토레지스트 패턴(도시되지 않음)을 기판(100) 상에 형성하고, 상기 포토레지스트 패턴에 의해 노출된 상기 영역에만 불순물을 주입하여 불순물 영역(103)을 형성할 수 있다. 예를 들어, 엔모스 영역을 커버하도록 상기 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 노출된 피모스 영역에만 불순물 영역(103)을 형성할 수 있다. 이후, 상기 포토레지스트 패턴은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 제1 스페이서 막(160)이 산화될 수 있다.
이에 따라, 제1 스페이서 막(160)은 예를 들어, 실리콘 산질화물을 포함하도록 변형될 수 있으며, 제1 스페이서 막(160)에서 기판(100) 또는 더미 게이트 구조물(155)에 인접한 부분에 비해 그 표면 부분의 산소 함유량이 상대적으로 많을 수 있다.
도 4를 참조하면, 제1 스페이서 막(160)에 제1 세정 공정을 수행할 수 있다.
상기 제1 세정 공정은 예를 들어, NH3 가스, NF3 가스 및/또는 NF3 플라즈마를 사용하는 건식 세정, 혹은 HF 및/또는 BOE를 사용하는 습식 세정 공정을 포함할 수 있다. 이에 따라, 상대적으로 산소 함유량이 높은 제1 스페이서 막(160)의 표면 부분이 주로 제거될 수 있으며, 이에 따라 제1 스페이서 막(160)의 두께가 다소 얇아질 수 있다.
상기 제1 세정 공정은 이후 수행되는 질화 공정을 보조하는 것으로서, 경우에 따라서는 생략될 수도 있다.
도 5를 참조하면, 제1 스페이서 막(160)에 질화 공정을 수행한다.
상기 질화 공정은 질소(N2) 가스 및/또는 암모니아(NH3) 가스를 사용하여 수행될 수 있다. 이에 따라, 산화된 제1 스페이서 막(160)이 질화될 수 있으며, 이에 따라 제1 스페이서 막(160)은 예를 들어 실리콘 질화물을 포함할 수 있다.
즉, 상기 포토레지스트 패턴의 제거 공정 시 산화에 의해 산소를 다량으로 함유하게 된 제1 스페이서 막(160)은, 도 4를 참조로 수행한 제1 세정 공정을 통해 산소 함유량이 상대적으로 높은 표면 부분이 제거될 수 있으며, 또한 상기 질화 공정을 통해 나머지 부분에 포함된 산소 함유량도 줄어들 수 있다.
한편, 상기 제1 세정 공정은 상기 질화 공정 이후에 더 수행될 수도 있다.
도 6을 참조하면, 제1 스페이서 막(160) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막 및 제1 스페이서 막(160)을 순차적으로 식각함으로써 각각 제2 스페이서(175) 및 제1 스페이서(165)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서 막은 제1 스페이서 막(160)에 비해 큰 두께로 형성될 수 있으며, 예를 들어, 실리콘 질화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
상기 제2 스페이서 막 및 제1 스페이서 막(160)은 이방성 식각 공정에 의해 식각될 수 있으며, 이에 따라 제1 및 제2 스페이서들(165, 175)은 더미 게이트 구조물(155)의 측벽 상에 형성될 수 있다. 이때, 제1 스페이서(165)는 "L"자 형상을 갖도록 형성될 수 있다.
이와는 달리 도 7을 참조하면, 전술한 제1 세정 및 질화 공정에 의해 제1 스페이서 막(160)이 충분히 질화된 경우에는, 상기 제2 스페이서막이 실리콘 질화물을 포함하도록 형성되면, 상기 제2 스페이서 막과 제1 스페이서 막(160)이 서로 구별되지 않고 병합될 수 있다. 이에 따라 제1 및 제2 스페이서들(165, 175)은 일체적으로 형성된 하나의 스페이서 구조물(171)을 형성할 수 있다.
다만, 이하에서는 설명의 편의 상, 서로 구별되도록 형성된 제1 및 제2 스페이서들(165, 175)을 포함하는 경우에 대해서만 설명하기로 한다.
한편, 제1 및 제2 스페이서들(165, 175)은 불순물 영역(103)과 부분적으로 오버랩될 수 있다.
도 8을 참조하면, 더미 게이트 구조물(155)에 인접한 기판(100)의 상기 액티브 영역 상부를 식각하여 트렌치(105)를 형성한다.
구체적으로, 더미 게이트 구조물(155) 및 이의 측벽에 형성된 제1 및제2 스페이서들(165, 175)를 식각 마스크로 사용하여 기판(100)의 상기 액티브 영역 상부를 제거함으로써 트렌치(105)을 형성할 수 있다. 예시적인 실시예들에 있어서, 트렌치(105)는 시그마 형상을 갖도록 형성될 수 있다. 이와는 달리, 트렌치(105)는 U자 형상, 볼(ball) 형상 또는 수직한 측벽을 갖도록 형성될 수도 있다.
트렌치(105)가 형성됨에 따라, 불순물 영역(103)의 일부가 제거될 수있다. 하지만, 제1 및 제2 스페이서들(165, 175) 하부에 형성된 불순물 영역(103) 부분은 잔류할 수 있으며, 다만 제1 스페이서(165) 저면 일부는 트렌치(105)에 의해 노출될 수 있다.
이후, 암모니아수(NH4OH) 등과 같은 세정액을 사용하여 트렌치(105)에 의해 노출된 기판(100) 상면을 세정하는 제2 세정 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(165)는 상기 질화 공정 및/또는 상기 제1 세정 공정에 의해 산소 함유량이 현저히 줄어든 상태이므로, 상기 제2 세정 공정에서 손상되지 않을 수 있다. 즉, 제1 스페이서(165)가 산화된 경우, 트렌치(105)에 의해 노출된 상기 제1 스페이서(165) 부분이 상기 제2 세정 공정에서 상기 세정액에 의해 제거될 수 있으며, 나아가 이에 인접하는 더미 게이트 절연막 패턴(125) 부분도 함께 제거될 수 있다. 하지만, 예시적인 실시예들에 있어서, 제1 스페이서 막(160)에 대해 상기 질화 공정 및/또는 제1 세정 공정을 수행함에 따라 제1 스페이서(165)는 매우 낮은 산소 함유량만을 포함하므로, 상기 제2 세정 공정에서 제1 스페이서(165) 및 더미 절연막 패턴(125)에는 보이드가 발생하지 않거나, 혹은 이들 부분은 제거되지 않을 수 있다.
도 9를 참조하면, 트렌치(105)를 채우는 에피택시얼 층(180)을 형성한다.
구체적으로, 트렌치(105)에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 에피택시얼 층(180)을 형성할 수 있다. 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 에피택시얼 층(180)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이 때에는, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이에 에피택시얼 층(180)은 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
한편, 에피택시얼 층(180)은 트렌치(105)를 채울 뿐만 아니라 상부로 더 성장하여 그 상면이 제2 스페이서(175)의 일부와 접촉할 수도 있다.
도 10을 참조하면, 더미 게이트 구조물(155), 에피택시얼 층(180) 및 제1 및 제2 스페이서들(165, 175)을 덮는 제1 층간 절연막(190)을 충분한 높이로 형성한 후, 더미 게이트 전극(135)의 상면이 노출될 때까지 제1 층간 절연막(190)을 평탄화한다. 이때, 하드 마스크(145)도 함께 제거될 수 있으며, 제1 및 제2 스페이서들(165, 175)의 상부도 부분적으로 제거될 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
도 11을 참조하면, 노출된 더미 게이트 전극(135) 및 그 하부의 더미게이트 절연막 패턴(125)을 제거하여, 제1 스페이서(165)의 내측벽 및 기판(100)의 상기 액티브 영역의 상면을 노출시키는 제1 개구(193)를 형성한다.
예시적인 실시예들에 있어서, 더미 게이트 전극(135)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 암모니아수(NH4OH) 등의 식각액을 사용하는 습식 식각 공정을 수행함으로써 충분히 제거될 수 있다. 또한, 더미 게이트 절연막 패턴(125)은 건식 식각 공정 및/또는 예를 들어 HF를 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다.
전술한 바와 같이, 제1 스페이서 막(160)에 대한 상기 질화 공정 및/또는 제1 세정 공정에 의해, 상기 제2 세정 공정에서 제1 스페이서(165) 및 이에 인접하는 더미 게이트 절연막 패턴(125)에 보이드가 발생하거나 이들이 손상되지 않을 수 있으므로, 제1 개구(193) 형성 공정 시 이에 의해 노출되는 기판(100)의 상기 액티브 영역이 손상되지 않을 수 있다. 즉, 산화에 의해 제1 스페이서(165) 및 이에 인접하는 더미 게이트 절연막 패턴(125) 부분이 상기 제2 세정 공정에서 제거되어 보이드가 발생한 경우, 제1 개구(193) 형성을 위해 더미 게이트 전극(135) 및 더미 게이트 절연막 패턴(125) 제거할 때 사용되는 식각액 또는 식각 가스가 상기 보이드를 통해 기판(100)의 상기 액티브 영역으로 유입되어 이를 손상시킬 수 있다. 하지만 예시적인 실시예들에 있어서, 제1 스페이서 막(160)에 대한 상기 질화 공정 및/또는 제1 세정 공정에 의해 제1 스페이서(165)는 낮은 산소 함유량을 가짐에 따라 상기 제2 세정 공정에서 보이드가 발생하지 않을 수 있으며, 결과적으로 제1 개구(193) 형성 공정 시 기판(100)의 상기 액티브 영역이 손상되는 이른 바 실리콘 피팅(silicon pitting) 현상이 방지될 수 있다.
도 12를 참조하면, 제1 개구(193)에 의해 노출된 제1 스페이서 (165)를 부분적으로 제거하여 제1 스페이서 패턴(167)을 형성하며, 이에 따라 제1 개구(193)는 수평적으로 확장되어 제2 개구(195)가 형성된다.
구체적으로, NH3 가스, NF3 가스 및/또는 NF3 플라즈마를 사용하는 건식 식각 공정, 혹은 HF 및/또는 BOE를 사용하는 습식 식각 공정을 수행하여, 제1 개구(193)에 의해 노출된 제1 스페이서(165)의 측벽을 부분적으로 제거함으로써 제1 스페이서 패턴(167)을 형성할 수 있다.
제1 개구(193)를 수평적으로 확장하여 제2 개구(195)를 형성하는 공정은, 이후 형성되는 게이트 전극(225, 도 12 참조)의 단면적을 조절하기 위한 것으로서, 경우에 따라 수행하지 않을 수도 있다.
도 13을 참조하면, 제2 개구(195)를 채우는 게이트 구조물(235)을 형성한다.
구체적으로, 제2 개구(195)에 의해 노출된 기판(100)의 상기 액티브 영역 상면에 대한 열산화 공정을 수행하여 게이트 절연막 패턴(205)을 형성한 후, 게이트 절연막 패턴(205), 제1 스페이서 패턴(167)의 측벽 및 제1 층간 절연막(190) 상에 고유전막을 형성하고, 제2 개구(195)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 포함하도록 형성될 수 있으며, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
한편, 게이트 절연막 패턴(205)은 상기 고유전막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 게이트 절연막 패턴(205)은 기판(100)의 상기 액티브 영역 상면뿐만 아니라 제1 스페이서 패턴(167)의 측벽에도 형성될 수 있다.
이후, 제1 층간 절연막(190)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 게이트 절연막 패턴(205) 상면 및 제1 스페이서 패턴(167)의 측벽 상에 고유전막 패턴(215)을 형성하고, 고유전막 패턴(215) 상에 제2 개구(195)의 나머지 부분을 채우는 게이트 전극(225)을 형성할 수 있다. 이에 따라, 게이트 전극(225)의 저면 및 측벽은 고유전막 패턴(215)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 게이트 절연막 패턴(205), 고유전막 패턴(215) 및 게이트 전극(225)은 게이트 구조물(235)을 형성할 수 있으며, 소스/드레인 영역 역할을 수행하는 에피택시얼 층(180)에 도핑되는 불순물의 도전형에 따라서, 게이트 구조물(235) 및 에피택시얼 층(180)은 피모스 또는 엔모스 트랜지스터를 형성할 수 있다.
도 14를 참조하면, 제1 층간 절연막(190), 게이트 구조물(235) 및 제1 및 제2 스페이서들(165, 175) 상에 제2 층간 절연막(240)을 형성하고, 제1 및 제2 층간 절연막들(190, 240)을 관통하면서 에피택시얼 층(180) 상면을 노출시키는 홀(245)을 형성한다.
제2 층간 절연막(240)은 제1 층간 절연막(190)과 실질적으로 동일한 물질을 사용하여 형성할 수도 있고 서로 다른 물질을 사용하여 형성할 수도 있다. 예를 들어, 제2 층간 절연막(240)은 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
홀(245)은 제2 층간 절연막(240) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 홀(245)은 제2 스페이서(175)에 셀프-얼라인(self-aligned)되도록 형성될 수 있다.
도 15를 참조하면, 홀(245)을 채우는 콘택 플러그(250)를 형성한다.
콘택 플러그(250)는 에피택시얼 층(180)의 상면, 홀(245)의 측벽 및 제2 층간 절연막(240) 상면에 홀(245)을 충분히 채우는 도전막을 형성한 후, 제2 층간 절연막(240) 상면이 노출될 때까지 상기 도전막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다. 도시하지는 않았으나, 콘택 플러그(250)는 상기 도전막의 저면 및 측벽을 감싸는 배리어막을 더 포함하도록 형성될 수도 있다. 이때, 상기 배리어막은 금속 또는 금속 질화물을 포함하도록 형성될 수 있다.
전술한 바와 같이, 제1 스페이서 막(160) 상에 질화 공정을 수행함으로써, 산화된 제1 스페이서 막(160)의 산소 함유량을 줄일 수 있으며, 이에 따라 이후 에피택시얼 층(180)을 형성하기 위한 상기 제2 세정 공정 수행 시 제1 스페이서(165) 혹은 이에 인접한 더미 게이트 절연막 패턴(125)에 보이드가 형성되는 것을 방지할 수 있다. 따라서, 게이트 전극(225) 하부의 기판(100)의 액티브 영역의 손상이 방지되어, 전기적 쇼트가 발생하지 않는 우수한 특성의 반도체 장치를 제조할 수 있다.
한편, 전술한 공정에 의해 제조된 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(235), 게이트 구조물(235) 측벽에 형성된 제1 스페이서 패턴(167) 및 제2 스페이서(175), 게이트 구조물(235)에 인접하도록 기판(100) 상에 형성된 에피택시얼 층(180) 및 에피택시얼 층(180) 상면에 접촉하는 콘택 플러그(250)를 포함할 수 있다. 이때, 게이트 구조물(235)은 순차적으로 적층된 게이트 절연막 패턴(205), 고유전막 패턴(215) 및 게이트 전극(225)을 포함할 수 있다.
이와는 달리, 도 16을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(235), 게이트 구조물(235) 측벽에 형성된 스페이서 패턴 구조물(173), 게이트 구조물(235)에 인접하도록 기판(100) 상에 형성된 에피택시얼 층(180) 및 에피택시얼 층(180) 상면에 접촉하는 콘택 플러그(250)를 포함할 수 있다. 즉, 제1 세정 및 질화 공정에 의해 제1 스페이서 막(160)이 충분히 질화되고 상기 제2 스페이서막이 실리콘 질화물을 포함하도록 형성된 경우, 제1 스페이서 패턴(167) 및 제2 스페이서(175)가 서로 병합되어 일체적으로 형성된 하나의 스페이서 패턴 구조물(173)이 형성될 수 있다.
도 17 내지 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 16을 참조로 설명한 반도체 장치 제조 방법을 시모스(Complementary Metal Oxide Semiconductor: CMOS) 트랜지스터에 적용한 것이다. 이에 따라, 상기 반도체 장치의 제조 방법은 도 1 내지 도 16에서 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 소자 분리막(310)이 형성된 기판(300) 상에 제1 및 제2 더미 게이트 구조물들(352, 354)을 형성하고, 제1 및 제2 더미 게이트 구조물들(352, 354)을 커버하는 제1 스페이서 막(360)을 기판(300) 및 소자 분리막(310) 상에 형성한다.
기판(300)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 피모스(PMOS) 영역이고, 제2 영역(II)은 엔모스(NMOS) 영역이다.
제1 더미 게이트 구조물(352)은 기판(300) 상에 순차적으로 적층된 제1 더미 게이트 절연막 패턴(322), 제1 더미 게이트 전극(332) 및 제1 하드 마스크(342)를 포함하도록 형성될 수 있으며, 제2 더미 게이트 구조물(354)은 기판(300) 상에 순차적으로 적층된 제2 더미 게이트 절연막 패턴(324), 제2 더미 게이트 전극(334) 및 제2 하드 마스크(344)를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 더미 게이트 구조물들(352, 354)은 기판(300) 상에 고립된 형태로 하나 혹은 복수 개로 형성될 수도 있고, 혹은 일정한 방향으로 연장되도록 기판(300) 및 소자 분리막(310) 상에 형성될 수도 있다.
한편, 제1 스페이서 막(360)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 18을 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
다만, 제2 영역(II)을 커버하는 제1 포토레지스트 패턴(500)을 기판(300) 상에 형성한 후, 제1 포토레지스트 패턴(500) 및 제1 더미 게이트 구조물(352)에 의해 커버되지 않는 기판(300)의 제1 영역(I) 상부에 제1 불순물 영역(302)을 형성한다.
제1 불순물 영역(302)은 이후 형성되는 제1 에피택시얼 층(382, 도 25 참조)보다 낮은 농도의 불순물을 포함하도록 형성될 수 있으며, 이에 따라 제1 엘디디(LDD) 영역으로 불릴 수도 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(302)은 기판(300)의 제1 영역(I)에서 제1 더미 게이트 구조물(352)에 인접한 액티브 영역 상부에 p형 불순물을 도핑함으로써 형성될 수 있다.
이후, 제1 포토레지스트 패턴(500)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 제1 스페이서 막(360)이 산화될 수 있다. 이에 따라, 제1 스페이서 막(360)은 예를 들어, 실리콘 산질화물을 포함하도록 변형될 수 있다.
도 19를 참조하면, 도 18을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
다만, 제1 영역(I)을 커버하는 제2 포토레지스트 패턴(510)을 기판(300) 상에 형성한 후, 제2 포토레지스트 패턴(510) 및 제2 더미 게이트 구조물(354)에 의해 커버되지 않는 기판(300)의 제2 영역(II) 상부에 제2 불순물 영역(304)을 형성한다.
제2 불순물 영역(304)은 이후 형성되는 제2 에피택시얼 층(384, 도 27 참조)보다 낮은 농도의 불순물을 포함하도록 형성될 수 있으며, 이에 따라 제2 엘디디(LDD) 영역으로 불릴 수도 있다. 예시적인 실시예들에 있어서, 제2 불순물 영역(304)은 기판(300)의 제2 영역(II)에서 제2 더미 게이트 구조물(354)에 인접한 액티브 영역 상부에 n형 불순물을 도핑함으로써 형성될 수 있다.
이후, 제2 포토레지스트 패턴(510)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 제1 스페이서 막(360)은 역시 산화될 수 있다. 이에 따라, 제1 스페이서 막(360)은 예를 들어, 실리콘 산질화물을 포함할 수 있다.
도 20을 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제1 스페이서 막(360)에 제1 세정 공정을 수행할 수 있다.
상기 제1 세정 공정은 예를 들어, NH3 가스, NF3 가스 및/또는 NF3 플라즈마를 사용하는 건식 세정, 혹은 HF 및/또는 BOE를 사용하는 습식 세정 공정을 포함할 수 있다. 이에 따라, 상대적으로 산소 함유량이 높은 제1 스페이서 막(360)의 표면 부분이 주로 제거될 수 있으며, 이에 따라 제1 스페이서 막(360)의 두께가 다소 줄어들 수 있다. 한편, 상기 제1 세정 공정은 이후 수행되는 질화 공정을 보조하는 것으로서, 경우에 따라서는 생략될 수도 있다.
도 21을 참조하면, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제1 스페이서 막(360)에 질화 공정을 수행할 수 있다.
상기 질화 공정은 질소(N2) 가스 및/또는 암모니아(NH3) 가스를 사용하여 수행될 수 있다. 이에 따라, 산화된 제1 스페이서 막(360)이 질화될 수 있으며, 이에 따라 제1 스페이서 막(360)은 예를 들어 실리콘 질화물을 포함할 수 있다.
즉, 제1 및 제2 포토레지스트 패턴들(500, 510)의 제거 공정 시 산화에 의해 산소를 다량으로 함유하게 된 제1 스페이서 막(360)은, 도 20을 참조로 수행한 제1 세정 공정을 통해 산소 함유량이 상대적으로 높은 표면 부분이 제거될 수 있으며, 또한 상기 질화 공정을 통해 나머지 부분에 포함된 산소 함유량도 줄어들 수 있다.
한편, 상기 제1 세정 공정은 상기 질화 공정 이후에 더 수행될 수도 있다.
도 22를 참조하면, 제1 스페이서 막(360) 상에 제2 스페이서 막(370)을 형성한다.
예시적인 실시예들에 있어서, 제2 스페이서 막(370)은 제1 스페이서 막(360)에 비해 큰 두께로 형성될 수 있으며, 예를 들어, 실리콘 질화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
이와는 달리 도 23을 참조하면, 전술한 제1 세정 및 질화 공정에 의해 제1 스페이서 막(360)이 충분히 질화된 경우에는, 제2 스페이서막(370)이 실리콘 질화물을 포함하도록 형성되면, 제2 스페이서 막(370)과 제1 스페이서 막(360)이 서로 구별되지 않고 병합될 수 있다. 이에 따라 제1 및 제2 스페이서 막들(360, 370)은 일체적으로 형성된 하나의 스페이서 막 구조물(371)을 형성할 수 있다.
다만, 이하에서는 설명의 편의 상, 서로 구별되도록 형성된 제1 및 제2 스페이서 막들(360, 370)을 포함하는 경우에 대해서만 설명하기로 한다.
도 24를 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
다만, 기판(300)의 제2 영역(II)을 커버하는 제3 포토레지스트 패턴(520)을 형성한 후, 기판(300)의 제1 영역(I)에 형성된 제2 스페이서 막(370) 및 제1 스페이서 막(360) 부분을 순차적으로 식각함으로써 각각 제2 스페이서(372) 및 제1 스페이서(362)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 스페이서들(362, 372)은 제1 더미 게이트 구조물(352)의 측벽 상에 형성될 수 있으며, 제1 스페이서(362)는 "L"자 형상을 갖도록 형성될 수 있다.
한편, 제1 및 제2 스페이서들(362, 372)은 제1 불순물 영역(302)과 부분적으로 오버랩될 수 있다.
도 25를 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
다만, 제3 포토레지스트 패턴(520)을 제거한 후, 제1 더미 게이트 구조물(352)에 인접한 기판(300)의 상기 액티브 영역 상부를 식각하여 제1 트렌치(305)를 형성한다. 제3 포토레지스트 패턴(520) 제거 시에 애싱 및/또는 스트립 공정이 수행되더라도, 제1 스페이서(362) 상에는 이보다 두꺼운 두께로 제2 스페이서(372)가 형성되어 있으므로, 제1 스페이서(362)는 거의 산화되지 않을 수 있다. 이에 따라, 제3 포토레지스트 패턴(520) 제거 이후에, 제1 스페이서(362)에 대한 별도의 질화 공정은 필요하지 않을 수 있다.
한편, 제1 트렌치(305)가 형성됨에 따라, 제1 불순물 영역(302)의 일부가 제거될 수 있다. 하지만, 제1 및 제2 스페이서들(362, 372) 하부에 형성된 제1 불순물 영역(302) 부분은 잔류할 수 있으며, 제1 스페이서(362) 저면 일부는 제1 트렌치(305)에 의해 노출될 수 있다. 도면 상에서는 제1 트렌치(305)가 시그마 형상을 갖는 것이 도시되어 있지만, 이와는 달리 U자 형상, 볼(ball) 형상 또는 수직한 측벽을 갖도록 형성될 수도 있다.
이후, 암모니아수(NH4OH) 등과 같은 세정액을 사용하여 제1 트렌치(305)에 의해 노출된 기판(300) 상면을 세정하는 제2 세정 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(362)는 상기 질화 공정 및/또는 상기 제1 세정 공정에 의해 산소 함유량이 현저히 줄어든 상태이므로, 상기 제2 세정 공정에서 손상되지 않을 수 있다. 즉, 제1 스페이서(362) 및 이에 인접한 제1 더미 절연막 패턴(325) 부분에는 보이드가 발생하지 않거나, 혹은 이들 부분은 제거되지 않을 수 있다.
도 26을 참조하면, 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제1 트렌치(305)를 채우며 그 상면이 제2 스페이서(372)의 일부와 접촉하는 제1 에피택시얼 층(382)을 형성할 수 있다.
제1 에피택시얼 층(382)은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 제1 에피택시얼 층(382)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
도 27을 참조하면, 도 24를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
다만, 기판(300)의 제1 영역(I)을 커버하는 제4 포토레지스트 패턴(530)을 형성한 후, 기판(300)의 제2 영역(II)에 형성된 제2 스페이서 막(370) 및 제1 스페이서 막(360) 부분을 순차적으로 식각함으로써 각각 제4 스페이서(374) 및 제3 스페이서(364)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 스페이서들(364, 374)은 제2 더미 게이트 구조물(354)의 측벽 상에 형성될 수 있으며, 제3 스페이서(364)는 "L"자형상을 갖도록 형성될 수 있다.
한편, 제3 및 제4 스페이서들(364, 374)은 제2 불순물 영역(304)과 부분적으로 오버랩될 수 있다.
도 28을 참조하면, 도 25 및 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제2 트렌치(도시되지 않음)를 채우며 그 상면이 제4 스페이서(374)의 일부와 접촉하는 제2 에피택시얼 층(384)을 형성할 수 있다. 도면 상에서는 상기 제2 트렌치가 시그마 형상을 갖는 것이 도시되어 있지만, 이와는 달리 U자 형상, 볼(ball) 형상 또는 수직한 측벽을 갖도록 형성될 수도 있다.
제2 에피택시얼 층(384)은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이 때에는, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이에 따라, 제2 에피택시얼 층(384)은 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
도 29를 참조하면, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 및 제2 더미 게이트 구조물들(352, 354), 제1 및 제2에피택시얼 층들(382, 384) 및 제1 내지 제4 스페이서들(362, 372, 364, 374)을 덮는 제1 층간 절연막(390)을 충분한 높이로 형성한 후, 제1 및 제2 더미 게이트 전극들(332, 334)의 상면이 노출될 때까지 제1 층간 절연막(390)을 평탄화한다. 이때, 제1 및 제2 하드 마스크들(342, 344)도 함께 제거될 수 있으며, 제1 내지 제4 스페이서들(362, 372, 364, 374)의 상부도 부분적으로 제거될 수 있다.
도 30을 참조하면, 도 11을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 노출된 제1 및 제2 더미 게이트 전극들(332, 334) 및 그 하부의 제1 및 제2 더미 게이트 절연막 패턴들(322, 324)을 제거하여, 제1 스페이서(362)의 내측벽 및 기판(300)의 제1 영역(I)의 상면을 노출시키는 제1 개구(392)와, 제3 스페이서(364)의 내측벽 및 기판(300)의 제2 영역(II)의 상면을 노출시키는 제2 개구(394)를 형성할 수 있다.
전술한 바와 같이, 제1 스페이서 막(360)에 대한 상기 질화 공정 및/또는 제1 세정 공정에 의해, 상기 제2 세정 공정에서 제1 및 제3 스페이서들(362, 364) 및 이에 각각 인접하는 제1 및 제2 더미 게이트 절연막 패턴들(322, 324)에 보이드가 발생하거나 이들이 손상되지 않을 수 있으므로, 제1 및 제2 개구들(392, 394) 형성 공정 시 이에 의해 각각 노출되는 기판(300)의 제1 및 제2 영역들(I, II)이 손상되지 않을 수 있다. 이에 따라, 제1 및 제2 개구들(392, 394) 형성 공정 시 기판(300)의 액티브 영역이 손상되는 이른 바 실리콘 피팅(silicon pitting) 현상이 방지될 수 있다.
도 31을 참조하면, 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 및 제2 개구들(392, 394)에 의해 각각 노출된 제1 및 제3 스페이서들(362, 364)을 부분적으로 제거하여 제1 및 제3 스페이서 패턴들(366, 368)을 각각 형성하며, 이에 따라 제1 및 제2 개구들(392, 394)은 수평적으로 확장되어 각각 제3 및 제4 개구들(396, 398)이 형성된다.
제1 및 제2 개구들(392, 394)을 수평적으로 확장하여 제3 및 제4 개구들(396, 398)을 형성하는 공정은, 이후 형성되는 제1 및 제2 게이트 전극들(422, 424, 도 32 참조)의 단면적을 조절하기 위한 것으로서, 경우에 따라서는 수행하지 않을 수도 있다.
도 32를 참조하면, 도 13을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제3 및 제4 개구들(396, 398)를 채우는 제1 및 제2 게이트 구조물들(432, 434)을 각각 형성한다. 이때, 제1 게이트 구조물(432)은 기판(300)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(402), 제1 고유전막 패턴(412) 및 제1 게이트 전극(422)을 포함할 수 있으며, 제1 게이트 구조물(432) 및 제1 에피택시얼 층(382)은 피모스 트랜지스터를 형성할 수 있다. 또한, 제2 게이트 구조물(434)은 기판(300)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(404), 제2 고유전막 패턴(414) 및 제2 게이트 전극(424)을 포함할 수 있으며, 제2 게이트 구조물(434) 및 제2 에피택시얼 층(384)은 엔모스 트랜지스터를 형성할 수 있다.
도 33을 참조하면, 도 14를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 층간 절연막(390), 제1 및 제2 게이트 구조물들(432, 434), 제1 및 제3 스페이서 패턴들(366, 368) 및 제2 및 제4 스페이서들(372, 374) 상에 제2 층간 절연막(440)을 형성하고, 제1 및 제2 층간 절연막들(390, 440)을 관통하면서 제1 및 제2 에피택시얼 층들(382, 384) 상면에 접촉하는 제1 및 제2 콘택 플러그들(452, 454)을 각각 형성할 수 있다.
전술한 바와 같이, 제1 스페이서 막(360) 상에 질화 공정을 수행함으로써, 산화된 제1 스페이서 막(360)의 산소 함유량을 줄일 수 있으며, 이에 따라 이후 제1 및 제2 에피택시얼 층들(382, 384)을 형성하기 위한 상기 제2 세정 공정 수행 시 제1 및 제3 스페이서들(362, 364) 혹은 이에 인접한 제1 및 제2 더미 게이트 절연막 패턴들(322, 324)에 보이드가 형성되는 것을 방지할 수 있다. 따라서, 제1 및 제2 게이트 전극들(422, 424) 하부의 기판(300)의 액티브 영역의 손상이 방지되어, 전기적 쇼트가 발생하지 않는 우수한 특성의 반도체 장치를 제조할 수 있다.
한편, 전술한 공정에 의해 제조된 반도체 장치는 기판(300)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(432), 제1 게이트 구조물(432) 측벽에 형성된 제1 스페이서 패턴(366) 및 제2 스페이서(372), 제1 게이트 구조물(432)에 인접하도록 기판(300) 상에 형성된 제1 에피택시얼 층(382) 및 제1 에피택시얼 층(382) 상면에 접촉하는 제1 콘택 플러그(452)를 포함할 수 있다. 이때, 제1 게이트 구조물(432)은 순차적으로 적층된 제1 게이트 절연막 패턴(402), 제1 고유전막 패턴(412) 및 제1 게이트 전극(422)포함할 수 있다.
또한 상기 반도체 장치는 기판(300)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(434), 제2 게이트 구조물(434) 측벽에 형성된 제3 스페이서 패턴(368) 및 제4 스페이서(374), 제2 게이트 구조물(434)에 인접하도록 기판(300) 상에 형성된 제2 에피택시얼 층(384) 및 제2 에피택시얼 층(384) 상면에 접촉하는 제2 콘택 플러그(454)를 포함할 수 있다. 이때, 제2 게이트 구조물(434)은 순차적으로 적층된 제2 게이트 절연막 패턴(404), 제2 고유전막 패턴(414) 및 제2 게이트 전극(424)포함할 수 있다.
이와는 달리, 도 34를 참조하면, 상기 반도체 장치는 제1 및 제2 게이트 구조물들(432, 434) 측벽에 제1 및 제2 스페이서 패턴 구조물들(375, 377)을 포함할 수 있다. 즉, 제1 세정 및 질화 공정에 의해 제1 스페이서 막(360)이 충분히 질화되고 제2 스페이서막(370)이 실리콘 질화물을 포함하도록 형성된 경우, 제1 스페이서 패턴(366) 및 제2 스페이서(372)가 서로 병합되어 일체적으로 형성된 하나의 제1 스페이서 패턴 구조물(375)이 형성될 수 있으며, 또한 제3 스페이서 패턴(368) 및 제4 스페이서(374)가 서로 병합되어 일체적으로 형성된 하나의 제2 스페이서 패턴 구조물(377)이 형성될 수 있다.
도 35 내지 도 67은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 35, 37, 47, 52, 55, 59, 61 및 63은 평면도들이고, 도 36, 38-46, 48-51, 53-54, 56-58, 60, 62 및 64-67은 단면도들이다. 이때, 도 38, 40, 41, 42, 43, 44, 45, 46, 48, 49, 51, 53, 56, 57, 60, 62, 64, 66 및 67은 대응하는 평면도의 A-A선을 따라 절단한 단면도들이고, 도 36은 대응하는 평면도의 B-B선을 따라 절단한 단면도이며, 도 39 및 65는 대응하는 평면도의 C-C선 및 D-D선을 따라 절단한 단면도들이고, 도 50, 54 및 58은 대응하는 평면도의 E-E선을 따라 절단한 단면도들이다.
상기 반도체 장치 제조 방법은 도 17 내지 도 34를 참조로 설명한 반도체 장치 제조 방법을 핀펫(fin type Field Effect Transistor: finFET)에 적용한 것이다. 이에 따라, 상기 반도체 장치의 제조 방법은 도 17 내지 도 34에서 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 35 및 36을 참조하면, 기판(600) 상부를 부분적으로 식각하여 리세스(603)를 형성하고, 리세스(603) 하부를 채우는 소자 분리막(610)을 형성한다.
기판(600)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 피모스(PMOS) 영역이고, 제2 영역(II)은 엔모스(NMOS) 영역이다.
리세스(603) 형성 이전에, 이온 주입 공정을 통해 기판(600)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 웰 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있다. 이와는 달리, 상기 웰 영역은 예를 들어, 인, 비소 등과 같은 n형 불순물을 주입하여 형성할 수도 있다.
예시적인 실시예들에 있어서, 소자 분리막(610)은 리세스(603)를 충분히 채우는 절연막을 기판(600) 상에 형성하고, 기판(600) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 리세스(603) 상부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막 상부를 제거할 때, 이에 인접하는 기판(600) 상부가 함께 부분적으로 제거되어 그 폭이 다소 좁아질 수도 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자 분리막(610)이 형성됨에 따라, 기판(600)에는 상면이 소자 분리막(610)에 의해 커버된 필드 영역 및 상면이 소자 분리막(610)에 의해 커버되지 않는 액티브 영역이 정의될 수 있다. 상기 액티브 영역은 기판(600) 상부로 돌출된 핀(fin) 형상을 가지므로 액티브 핀(605)으로 부를 수 있다. 한편, 액티브 핀(605)은 측면이 소자 분리막(610)에 의해 커버되는 하부(605b)와, 측면이 소자 분리막(610)에 의해 커버되지 않고 소자 분리막(610) 상부로 돌출된 상부(605a)를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(605)은 기판(600) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(600) 상면에 평행하고 상기 제1 방향과 일정한 각도를 이루는 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 상기 제2 방향은 상기 제1 방향에 대해 90도의 각도를 이룰 수 있으며, 이에 따라 상기 제1 및 제2 방향들은 서로 수직할 수 있다.
도 37 내지 도 39를 참조하면, 기판(600)상에 제1 및 제2 더미 게이트 구조물들(652, 654)을 형성한다.
상기 제1 및 제2 더미 게이트 구조물들(652, 654)은 기판(600)의 액티브 핀(605) 및 소자 분리막(610) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 제1 및 제2 영역들(I, II) 상에 제1 및 제2 게이트 마스크들(642, 644)을 각각 형성한 후, 이들을 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다.
이에 따라, 제1 더미 게이트 구조물(652)은 기판(600)의 액티브 핀(605) 및 상기 제2 방향으로 이에 인접하는 소자 분리막(610) 부분 상에 순차적으로 적층된 제1 더미 게이트 절연막 패턴(622), 제1 더미 게이트 전극(632) 및 제1 게이트 마스크(642)를 포함하도록 형성될 수 있으며, 제2 더미 게이트 구조물(654)은 기판(600)의 액티브 핀(605) 및 상기 제2 방향으로 이에 인접하는 소자 분리막(610) 부분 상에 순차적으로 적층된 제2 더미 게이트 절연막 패턴(624), 제2 더미 게이트 전극(634) 및 제2 게이트 마스크(644)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막, 상기 게이트 전극막 및 상기 게이트 마스크막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 더미 게이트 구조물들(652, 654)은 기판(600)의 액티브 핀들(605) 및 소자 분리막(610) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 40을 참조하면, 제1 및 제2 더미 게이트 구조물들(652, 654)을 커버하는 제1 스페이서 막(660)을 기판(600)의 액티브 핀(605) 및 소자 분리막(610) 상에 형성한다.
제1 스페이서 막(660)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 41을 참조하면, 도 18을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제2 영역(II)을 커버하는 제1 포토레지스트 패턴(800)을 기판(600) 상에 형성한 후, 제1 포토레지스트 패턴(800) 및 제1 더미 게이트 구조물(652)에 의해 커버되지 않는 제1 영역(I)의 액티브 핀(605) 상부에 제1 불순물 영역(602)을 형성한다.
제1 불순물 영역(602)은 이후 형성되는 제1 에피택시얼 층(682, 도 53, 54 참조)보다 낮은 농도의 불순물을 포함하도록 형성될 수 있으며, 이에 따라 제1 엘디디(LDD) 영역으로 불릴 수도 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(602)은 기판(600)의 제1 영역(I)에서 제1 더미 게이트 구조물(652)에 인접한 액티브 핀(605)의 상부(605a)에 p형 불순물을 도핑함으로써 형성될 수 있다.
이후, 제1 포토레지스트 패턴(800)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 제1 스페이서 막(660)이 산화될 수 있다. 이에 따라, 제1 스페이서 막(660)은 예를 들어, 실리콘 산질화물을 포함하도록 변형될 수 있다.
도 42를 참조하면, 도 19을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 영역(I)을 커버하는 제2 포토레지스트 패턴(810)을 기판(600) 상에 형성한 후, 제2 포토레지스트 패턴(810) 및 제2 더미 게이트 구조물(654)에 의해 커버되지 않는 제2 영역(II)의 액티브 핀(605) 상부에 제2 불순물 영역(604)을 형성한다.
제2 불순물 영역(604)은 이후 형성되는 제2 에피택시얼 층(684, 도 57, 58 참조)보다 낮은 농도의 불순물을 포함하도록 형성될 수 있으며, 이에 따라 제2 엘디디(LDD) 영역으로 불릴 수도 있다. 예시적인 실시예들에 있어서, 제2 불순물 영역(604)은 기판(600)의 제2 영역(II)에서 제2 더미 게이트 구조물(654)에 인접한 액티브 영역 상부에 n형 불순물을 도핑함으로써 형성될 수 있다.
이후, 제2 포토레지스트 패턴(810)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있으며, 이때 제1 스페이서 막(660)은 역시 산화될 수 있다. 이에 따라, 제1 스페이서 막(660)은 예를 들어, 실리콘 산질화물을 포함할 수 있다.
도 43을 참조하면, 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제1 스페이서 막(660)에 제1 세정 공정을 수행할 수 있다.
상기 제1 세정 공정을 수행함에 따라, 상대적으로 산소 함유량이 높은 제1 스페이서 막(660)의 표면 부분이 주로 제거될 수 있으며, 이에 따라 제1 스페이서 막(660)의 두께가 다소 줄어들 수 있다. 한편, 상기 제1 세정 공정은 이후 수행되는 질화 공정을 보조하는 것으로서, 경우에 따라서는 생략될 수도 있다.
도 44를 참조하면, 도 21을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제1 스페이서 막(660)에 질화 공정을 수행할 수 있다.
상기 질화 공정을 수행함에 따라 제1 스페이서 막(660)은 예를 들어 실리콘 질화물을 포함할 수 있다.
즉, 제1 및 제2 포토레지스트 패턴들(800, 810)의 제거 공정 시 산화에 의해 산소를 다량으로 함유하게 된 제1 스페이서 막(660)은, 도 43을 참조로 수행한 제1 세정 공정을 통해 산소 함유량이 상대적으로 높은 표면 부분이 제거될 수 있으며, 또한 상기 질화 공정을 통해 나머지 부분에 포함된 산소 함유량도 줄어들 수 있다.
한편, 상기 제1 세정 공정은 상기 질화 공정 이후에 더 수행될 수도 있다.
도 45를 참조하면, 제1 스페이서 막(660) 상에 제2 스페이서 막(670)을 형성한다.
예시적인 실시예들에 있어서, 제2 스페이서 막(670)은 제1 스페이서 막(660)에 비해 큰 두께로 형성될 수 있으며, 예를 들어, 실리콘 질화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
이와는 달리 도 46을 참조하면, 전술한 제1 세정 및 질화 공정에 의해 제1 스페이서 막(660)이 충분히 질화된 경우에는, 제2 스페이서막(670)이 실리콘 질화물을 포함하도록 형성되면, 제2 스페이서 막(670)과 제1 스페이서 막(660)이 서로 구별되지 않고 병합될 수 있다. 이에 따라 제1 및 제2 스페이서 막들(660, 670)은 일체적으로 형성된 하나의 스페이서 막 구조물(671)을 형성할 수 있다.
다만, 이하에서는 설명의 편의 상, 서로 구별되도록 형성된 제1 및 제2 스페이서 막들(660, 670)을 포함하는 경우에 대해서만 설명하기로 한다.
도 47 및 48을 참조하면, 도 24를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 기판(600)의 제2 영역(II)을 커버하는 제3 포토레지스트 패턴(820)을 형성한 후, 기판(600)의 제1 영역(I)에 형성된 제2 스페이서 막(670) 및 제1 스페이서 막(660) 부분을 순차적으로 식각함으로써 각각 제2 스페이서(672) 및 제1 스페이서(662)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 스페이서들(662, 672)은 제1 더미 게이트 구조물(652)의 측벽 상에 형성될 수 있으며, 제1 스페이서(662)는 "L"자 형상을 갖도록 형성될 수 있다.
한편, 제1 및 제2 스페이서들(662, 672)은 제1 불순물 영역(602)과 부분적으로 오버랩될 수 있다.
도 49 및 50을 참조하면, 도 25를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 더미 게이트 구조물(652)에 인접한 기판(600)의 액티브 핀(605)을 부분적으로 식각하여 제1 트렌치(605)를 형성한다. 예시적인 실시예들에 있어서, 제1 트렌치(605)는 액티브 핀(605)의 상부(605a) 및 액티브 핀(605)의 하부(605b) 일부를 제거함으로써 형성될 수 있다. 이에 따라, 제1 트렌치(605)의 저면은 제1 트렌치(605)가 형성되지 않은 액티브 핀 하부(605b)의 상면보다 낮도록 형성될 수 있다.
이와는 달리, 도 51을 참조하면, 제1 트렌치(605)는 액티브 핀(605)의 상부(605a) 일부만을 제거함으로써 형성될 수도 있으며, 이에 따라 제1 트렌치(605)의 저면은 제1 트렌치(605)가 형성되지 않은 액티브 핀 상부(605a)의 저면보다 높도록 형성될 수도 있다.
이하에서는 설명의 편의상, 제1 트렌치(605)의 저면이 제1 트렌치(605)가 형성되지 않은 액티브 핀 하부(605b)의 상면보다 낮도록 형성되는 경우에 대해서만 설명하기로 한다.
한편, 제1 트렌치(605)를 형성하는 식각 공정은 도 47 및 도 48을 참조로 설명한 제1 및 제2 스페이서 막들(660, 670)에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수도 있다.
제1 트렌치(605)가 형성됨에 따라, 제1 불순물 영역(602)의 일부가 제거될 수 있지만, 제1 및 제2 스페이서들(662, 672) 하부에 형성된 제1 불순물 영역(602) 부분은 부분적으로 잔류할 수 있으며, 제1 스페이서(662) 저면 일부는 제1 트렌치(605)에 의해 노출될 수 있다. 예시적인 실시예들에 있어서, 제1 트렌치(605)는 볼(ball) 형상을 갖도록 형성될 수 있다.
이후, 암모니아수(NH4OH) 등과 같은 세정액을 사용하여 제1 트렌치(605)에 의해 노출된 기판(600) 상면을 세정하는 제2 세정 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(662)는 상기 질화 공정 및/또는 상기 제1 세정 공정에 의해 산소 함유량이 현저히 줄어든 상태이므로, 상기 제2 세정 공정에서 손상되지 않을 수 있다. 즉, 제1 스페이서(662) 및 이에 인접한 제1 더미 절연막 패턴(622) 부분에는 보이드가 발생하지 않거나, 혹은 이들 부분은 제거되지 않을 수 있다.
도 52 내지 도 54를 참조하면, 도 26을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제1 트렌치(605)를 채우며 그 상면이 제2 스페이서(672)의 일부와 접촉하는 제1 에피택시얼 층(682)을 형성할 수 있다.
제1 에피택시얼 층(682)은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 제1 에피택시얼 층(682)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다. 예시적인 실시예들에 있어서, 제1 에피택시얼 층(682)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다.
도 55 및 56을 참조하면, 도 27를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 기판(600)의 제1 영역(I)을 커버하는 제4 포토레지스트 패턴(830)을 형성한 후, 기판(600)의 제2 영역(II)에 형성된 제2 스페이서 막(670) 및 제1 스페이서 막(660) 부분을 순차적으로 식각함으로써 각각 제4 스페이서(674) 및 제3 스페이서(664)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 스페이서들(664, 674)은 제2 더미 게이트 구조물(654)의 측벽 상에 형성될 수 있으며, 제3 스페이서(664)는 "L"자 형상을 갖도록 형성될 수 있다.
한편, 제3 및 제4 스페이서들(664, 674)은 제2 불순물 영역(604)과 부분적으로 오버랩될 수 있다.
도 57 및 58을 참조하면, 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제2 트렌치(607)를 채우며 그 상면이 제4 스페이서(674)의 일부와 접촉하는 제2 에피택시얼 층(684)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 트렌치(607)는 U자 형상을 갖도록 형성될 수 있다.
제2 에피택시얼 층(684)은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이 때에는, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이에 따라, 제2 에피택시얼 층(684)은 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼 층(684)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 에피택시얼 층(684)의 상면은 제1 에피택시얼 층(682) 상면과 서로 다른 높이로 형성될 수 있다. 이에 따라 도면 상에서는, 제2 에피택시얼 층(684)의 상면이 제1 에피택시얼 층(682) 상면보다 높은 것이 도시되어 있으며, 반대로 제2 에피택시얼 층(684)의 상면이 제1 에피택시얼 층(682) 상면보다 낮을 수도 있다.
도 59 및 60을 참조하면, 도 29를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 및 제2 더미 게이트 구조물들(652, 654), 제1 및 제2에피택시얼 층들(682, 684) 및 제1 내지 제4 스페이서들(662, 672, 664, 674)을 덮는 제1 층간 절연막(690)을 충분한 높이로 형성한 후, 제1 및 제2 더미 게이트 전극들(632, 634)의 상면이 노출될 때까지 제1 층간 절연막(690)을 평탄화한다. 이때, 제1 및 제2 하드 마스크들(642, 644)도 함께 제거될 수 있으며, 제1 내지 제4 스페이서들(662, 672, 664, 674)의 상부도 부분적으로 제거될 수 있다.
도 61 및 62를 참조하면, 도 30 및 31을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 노출된 제1 및 제2 더미 게이트 전극들(632, 634) 및 그 하부의 제1 및 제2 더미 게이트 절연막 패턴들(622, 624)을 제거하여, 제1 스페이서(662)의 내측벽 및 제1 영역(I)의 액티브 핀(605) 상면을 노출시키는 제1 개구(692)와, 제3 스페이서(664)의 내측벽 및 제2 영역(II)의 액티브 핀(605) 상면을 노출시키는 제2 개구(694)를 형성할 수 있다.
또한, 제1 및 제2 개구들(692, 694)에 의해 각각 노출된 제1 및 제3 스페이서들(662, 664)을 부분적으로 제거하여 제1 및 제3 스페이서 패턴들(666, 668)을 각각 형성할 수 있으며, 이에 따라 제1 및 제2 개구들(692, 694)은 수평적으로 확장될 수 있다.
전술한 바와 같이, 제1 스페이서 막(660)에 대한 상기 질화 공정 및/또는 제1 세정 공정에 의해, 상기 제2 세정 공정에서 제1 및 제3 스페이서들(662, 664) 및 이에 각각 인접하는 제1 및 제2 더미 게이트 절연막 패턴들(622, 624)에 보이드가 발생하거나 이들이 손상되지 않을 수 있으므로, 제1 및 제2 개구들(692, 694) 형성 공정 시 이에 의해 각각 노출되는 제1 및 제2 영역들(I, II)의 액티브 핀(605)이 손상되지 않을 수 있다.
도 63 내지 도 65를 참조하면, 도 32를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 및 제2 개구들(692, 694)을 채우는 제1 및 제2 게이트 구조물들(732, 734)을 각각 형성한다. 이때, 제1 게이트 구조물(732)은 기판(600)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(702), 제1 고유전막 패턴(712) 및 제1 게이트 전극(722)을 포함할 수 있으며, 제1 게이트 구조물(732) 및 제1 에피택시얼 층(682)은 피모스 트랜지스터를 형성할 수 있다. 또한, 제2 게이트 구조물(734)은 기판(600)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(704), 제2 고유전막 패턴(714) 및 제2 게이트 전극(724)을 포함할 수 있으며, 제2 게이트 구조물(734) 및 제2 에피택시얼 층(684)은 엔모스 트랜지스터를 형성할 수 있다.
도 66을 참조하면, 도 33을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 층간 절연막(690), 제1 및 제2 게이트 구조물들(732, 734), 제1 및 제3 스페이서 패턴들(666, 668) 및 제2 및 제4 스페이서들(672, 674) 상에 제2 층간 절연막(740)을 형성하고, 제1 및 제2 층간 절연막들(690, 740)을 관통하면서 제1 및 제2 에피택시얼 층들(682, 684) 상면에 접촉하는 제1 및 제2 콘택 플러그들(752, 754)을 각각 형성할 수 있다.
전술한 바와 같이, 제1 스페이서 막(660) 상에 질화 공정을 수행함으로써, 산화된 제1 스페이서 막(660)의 산소 함유량을 줄일 수 있으며, 이에 따라 이후 제1 및 제2 에피택시얼 층들(682, 684)을 형성하기 위한 상기 제2 세정 공정 수행 시 제1 및 제3 스페이서들(662, 664) 혹은 이에 인접한 제1 및 제2 더미 게이트 절연막 패턴들(622, 624)에 보이드가 형성되는 것을 방지할 수 있다. 따라서, 제1 및 제2 게이트 전극들(722, 724) 하부의 기판(600)의 액티브 핀(605)의 손상이 방지되어, 전기적 쇼트가 발생하지 않는 우수한 특성의 반도체 장치를 제조할 수 있다.
한편, 전술한 공정에 의해 제조된 반도체 장치는 기판(600)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(732), 제1 게이트 구조물(732) 측벽에 형성된 제1 스페이서 패턴(666) 및 제3 스페이서(672), 제1 게이트 구조물(732)에 인접하도록 기판(600) 상에 형성된 제1 에피택시얼 층(682) 및 제1 에피택시얼 층(682) 상면에 접촉하는 제1 콘택 플러그(752)를 포함할 수 있다. 이때, 제1 게이트 구조물(732)은 순차적으로 적층된 제1 게이트 절연막 패턴(702), 제1 고유전막 패턴(712) 및 제1 게이트 전극(722)포함할 수 있다.
또한 상기 반도체 장치는 기판(600)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(734), 제2 게이트 구조물(734) 측벽에 형성된 제3 스페이서 패턴(668) 및 제4 스페이서(374), 제2 게이트 구조물(734)에 인접하도록 기판(600) 상에 형성된 제2 에피택시얼 층(684) 및 제2 에피택시얼 층(684) 상면에 접촉하는 제2 콘택 플러그(754)를 포함할 수 있다. 이때, 제2 게이트 구조물(734)은 순차적으로 적층된 제2 게이트 절연막 패턴(704), 제2 고유전막 패턴(714) 및 제2 게이트 전극(724)포함할 수 있다.
이와는 달리, 도 67을 참조하면, 상기 반도체 장치는 제1 및 제2 게이트 구조물들(732, 734) 측벽에 제1 및 제2 스페이서 패턴 구조물들(675, 677)을 포함할 수 있다. 즉, 제1 세정 및 질화 공정에 의해 제1 스페이서 막(660)이 충분히 질화되고 제2 스페이서막(670)이 실리콘 질화물을 포함하도록 형성된 경우, 제1 스페이서 패턴(666) 및 제3 스페이서(672)가 서로 병합되어 일체적으로 형성된 하나의 제1 스페이서 패턴 구조물(675)이 형성될 수 있으며, 또한 제2 스페이서 패턴(668) 및 제4 스페이서(674)가 서로 병합되어 일체적으로 형성된 하나의 제2 스페이서 패턴 구조물(677)이 형성될 수 있다.
전술한 반도체 장치는 게이트 구조물을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 게이트 구조물에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에 사용되는 게이트 구조물에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300, 600: 기판 103: 불순물 영역
105: 트렌치 110, 310, 610: 소자 분리막 125: 더미 게이트 절연막 패턴 135: 더미 게이트 전극
145: 하드 마스크 155: 더미 게이트 구조물
160, 360: 제1 스페이서 막 165, 362: 제1 스페이서
167, 366: 제1 스페이서 패턴 171: 스페이서 구조물
173: 스페이서 패턴 구조물 175, 372: 제2 스페이서
180, 382, 682: 제1 에피택시얼 층 190, 390, 690: 제1 층간 절연막
193, 392, 692: 제1 개구 195, 394, 694: 제2 개구
396, 398: 제3, 제4 개구 205: 게이트 절연막 패턴
215: 고유전막 패턴 225: 게이트 전극
235: 게이트 구조물 240, 440, 740: 제2 층간 절연막
245: 홀 250: 콘택 플러그
302, 304: 제1, 제2 불순물 영역 305, 605: 제1 트렌치
322, 324: 제1, 제2 더미 게이트 절연막 패턴
332, 334: 제1, 제2 더미 게이트 전극
342, 344: 제1, 제2 하드 마스크
352, 354: 제1, 제2 더미 게이트 구조물
364, 374: 제3, 제4 스페이서 368: 제3 스페이서 패턴
370: 제2 스페이서 막 371: 스페이서막 구조물
375, 377: 제1, 제2 스페이서 패턴 구조물
384, 684: 제2 에피택시얼 층
402, 404: 제1, 제2 게이트 절연막 패턴
412, 414: 제1, 제2 고유전막 패턴 422, 424; 제1, 제2 게이트 전극
432, 434: 제1, 제2 게이트 구조물 452, 454: 제1, 제2 콘택 플러그
500, 510, 520, 530: 제1, 제2, 제3, 제4 포토레지스트 패턴
602, 604: 제1, 제2 불순물 영역 603: 리세스
607: 제2 트렌치
622, 624: 제1, 제2 더미 게이트 절연막 패턴
632, 634: 제1, 제2 더미 게이트 전극
642, 644: 제1, 제2 하드 마스크
652, 654: 제1, 제2 더미 게이트 구조물
660, 670: 제1, 제2 스페이서막
662, 672, 664, 674: 제1, 제2, 제3, 제4 스페이서
666, 668: 제1, 제3 스페이서 패턴
675, 677: 제1, 제2 스페이서 패턴 구조물
702, 704: 제1, 제2 게이트 절연막 패턴
712, 714: 제1, 제2 고유전막 패턴 722, 724; 제1, 제2 게이트 전극
732, 734: 제1, 제2 게이트 구조물 752, 754: 제1, 제2 콘택 플러그
800, 810, 820, 830: 제1, 제2, 제3, 제4 포토레지스트 패턴

Claims (30)

  1. 기판 상에 더미 게이트 구조물을 형성하고;
    상기 더미 게이트 구조물을 덮는 제1 스페이서 막을 상기 기판 상에 형성하고;
    상기 제1 스페이서 막을 형성한 후, 상기 더미 게이트 구조물을 마스크로 사용하여 상기 기판의 상부에 불순물을 주입하는 이온 주입 공정을 수행함으로써, 상기 더미 게이트 구조물에 인접한 상기 기판 부분에 불순물 영역을 형성하고;
    상기 이온 주입 공정을 수행한 후, 상기 제1 스페이서 막에 질화 공정을 수행하고;
    상기 질화된 제1 스페이서 막을 식각하여 상기 더미 게이트 구조물의 측벽 상에 제1 스페이서를 형성하고;
    상기 더미 게이트 구조물에 인접한 상기 기판 상부를 제거하여 트렌치를 형성하고;
    상기 트렌치 내벽을 세정하고;
    상기 트렌치를 채우는 에피택시얼 층을 형성하고; 그리고
    상기 더미 게이트 구조물을 게이트 구조물로 대체하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 이온 주입 공정은,
    상기 더미 게이트 구조물을 포함하는 영역을 노출시키는 포토레지스트 패턴을 상기 기판 상에 형성하고;
    상기 포토레지스트 패턴 및 상기 더미 게이트 구조물을 마스크로 사용하여 상기 기판 상부에 상기 불순물 영역을 형성하고; 그리고
    상기 포토레지스트 패턴을 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1 스페이서 막은 실리콘 질화물을 포함하며, 상기 포토레지스트 패턴을 제거하는 것은 상기 제1 스페이서 막이 산화되는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 질화 공정은 질소(N2) 가스 및/또는 암모니아(NH3) 가스를 사용하여 수행되는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 질화 공정을 수행하기 이전에,
    상기 제1 스페이서 막에 세정 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 세정 공정을 수행함에 따라 상기 제1 스페이서 막의 두께가 얇아지는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 세정 공정은 NH3 가스, NF3 가스 및/또는 NF3 플라즈마를 사용하는 건식 세정, 혹은 HF 및/또는 BOE를 사용하는 습식 세정을 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 질화 공정을 수행한 이후에,
    상기 제1 스페이서 막에 세정 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 트렌치 내벽을 세정하는 것은 암모니아수(NH4OH)를 세정액으로 사용하는 습식 식각 공정에 의해 수행되는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제1 스페이서 막에 상기 질화 공정을 수행한 이후에,
    상기 제1 스페이서 막 상에 제2 스페이서 막을 형성하고; 그리고
    상기 제2 및 제1 스페이서 막들을 이방성 식각하여 상기 더미 게이트 구조물 측벽에 순차적으로 적층된 제1 및 제2 스페이서들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제2 스페이서 막은 실리콘 질화물을 사용하여상기 제1 스페이서 막보다 두꺼운 두께로 형성되는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 더미 게이트 구조물을 형성하는 것은,
    상기 기판 상에 실리콘 산화물을 포함하는 더미 게이트 절연막을 형성하고;
    상기 더미 게이트 절연막 상에 폴리실리콘을 포함하는 더미 게이트 전극막을 형성하고;
    상기 더미 게이트 전극막 상에 실리콘 질화물을 포함하는 하드 마스크를 형성하고; 그리고
    상기 하드 마스크를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써, 상기 기판 상에 순차적으로 적층된 더미 게이트 절연막 패턴, 더미 게이트 전극 및 하드 마스크를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 스페이서 막에 질화 공정을 수행한 이후에, 상기 제1 스페이서 막을 이방성 식각하여 상기 더미 게이트 구조물 측벽 상에 제1 스페이서를 형성하는 것을 더 포함하고,
    상기 더미 게이트 구조물을 상기 게이트 구조물로 대체하는 것은,
    상기 하드 마스크, 상기 더미 게이트 전극 및 상기 더미 게이트 절연막 패턴을 제거하여 상기 제1 스페이서의 내벽 및 상기 기판 상면을 노출시키는 개구를 형성하고; 그리고
    상기 개구를 채우면서 상기 노출된 기판 상면에 순차적으로 적층된게이트 절연막 패턴, 고유전막 패턴 및 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 개구를 형성한 이후에,
    상기 노출된 제1 스페이서를 부분적으로 제거하여 상기 개구를 수평적으로 확장하는 것을 더 포함하는 반도체 장치의 제조 방법.
  15. 삭제
  16. 기판의 제1 및 제2 영역들 상에 제1 및 제2 더미 게이트 구조물들을 각각 형성하고;
    상기 제1 및 제2 더미 게이트 구조물들을 덮는 제1 스페이서 막을 상기 기판 상에 형성하고;
    상기 제1 스페이서 막을 형성한 후, 상기 제1 및 제2 더미 게이트 구조물들을 마스크로 사용하여 상기 기판의 상부에 불순물을 주입하는 이온 주입 공정을 수행함으로써, 상기 제1 및 제2 더미 게이트 구조물들에 각각 인접한 상기 기판 부분들에 제1 및 제2 불순물 영역들을 각각 형성하고;
    상기 이온 주입 공정을 수행한 후, 상기 제1 스페이서 막에 질화 공정을 수행하고;
    상기 질화된 제1 스페이서 막을 식각하여 상기 제1 및 제2 더미 게이트 구조물들의 측벽 상에 제1 및 제2 스페이서들을 각각 형성하고;
    상기 제1 더미 게이트 구조물에 인접한 상기 기판 상부를 제거하여 제1 트렌치를 형성하고;
    상기 제1 트렌치 내벽을 세정하고;
    상기 제1 트렌치를 채우는 제1 에피택시얼 층을 형성하고; 그리고
    상기 제1 및 제2 더미 게이트 구조물들을 제1 및 제2 게이트 구조물들로 각각 대체하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 이온 주입 공정은,
    상기 제2 영역을 커버하는 제1 포토레지스트 패턴을 상기 기판 상에 형성하고;
    상기 제1 포토레지스트 패턴 및 상기 제1 더미 게이트 구조물을 마스크로 사용하여 상기 기판의 제1 영역 상부에 상기 제1 불순물 영역을 형성하고;
    상기 제1 포토레지스트 패턴을 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거하고;
    상기 제1 영역을 커버하는 제2 포토레지스트 패턴을 상기 기판 상에 형성하고;
    상기 제2 포토레지스트 패턴 및 상기 제2 더미 게이트 구조물을 마스크로 사용하여 상기 기판의 제2 영역 상부에 상기 제2 불순물 영역을 형성하고; 그리고
    상기 제2 포토레지스트 패턴을 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1 스페이서 막은 실리콘 질화물을 포함하도록 형성되며,
    상기 제1 포토레지스트 패턴을 제거하는 것 또는 상기 제2 포토레지스트 패턴을 제거하는 것은 상기 제1 스페이서 막이 산화되는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서, 상기 제1 스페이서 막에 상기 질화 공정을 수행한 이후에,
    상기 제1 스페이서 막 상에 제2 스페이서 막을 형성하고;
    상기 제2 영역을 커버하는 제3 포토레지스트 패턴을 상기 기판 상에 형성하고; 그리고
    상기 제2 및 제1 스페이서 막들을 이방성 식각하여 상기 제1 더미 게이트 구조물 측벽에 순차적으로 적층된 제1 및 제2 스페이서들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제1 에피택시얼 층을 형성한 이후에,
    상기 제1 영역을 커버하는 제4 포토레지스트 패턴을 상기 기판 상에 형성하고;
    상기 제2 및 제1 스페이서 막들을 이방성 식각하여 상기 제2 더미 게이트 구조물 측벽에 순차적으로 적층된 제3 및 제4 스페이서들을 형성하고;
    상기 제2 더미 게이트 구조물에 인접한 상기 기판 상부를 제거하여 제2 트렌치를 형성하고;
    상기 제2 트렌치 내벽을 세정하고;
    상기 제2 트렌치를 채우는 제2 에피택시얼 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  21. 기판 상에 소자 분리막을 형성하여, 상기 소자 분리막에 의해 커버되는 필드 영역 및 상기 소자 분리막에 의해 커버되지 않으며 상기 소자 분리막으로부터 상부로 돌출되는 액티브 영역을 정의하고;
    상기 기판의 액티브 영역 상에 더미 게이트 구조물을 형성하고;
    상기 더미 게이트 구조물을 덮는 제1 스페이서 막을 상기 기판 상에 형성하고;
    상기 제1 스페이서 막을 형성한 후, 상기 더미 게이트 구조물을 마스크로 사용하여 상기 액티브 영역 상부에 불순물을 주입하는 이온 주입 공정을 수행함으로써, 상기 더미 게이트 구조물에 인접한 상기 액티브 영역 부분에 불순물 영역을 형성하고;
    상기 이온 주입 공정을 수행한 후, 상기 제1 스페이서 막에 질화 공정을 수행하고;
    상기 질화된 제1 스페이서 막을 식각하여 상기 더미 게이트 구조물의 측벽 상에 제1 스페이서를 형성하고;
    상기 더미 게이트 구조물에 인접한 상기 기판의 액티브 영역 상부를 제거하여 트렌치를 형성하고;
    상기 트렌치 내벽을 세정하고;
    상기 트렌치를 채우는 에피택시얼 층을 형성하고; 그리고
    상기 더미 게이트 구조물을 게이트 구조물로 대체하는 반도체 장치의 제조 방법.
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