KR102195230B1 - 정전기 보호 소자 - Google Patents

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Abstract

정전기 보호 소자는 제1 방향으로 연장되는 액티브 핀을 포함하는 기판, 제1 방향과 일정한 각도를 이루는 제2 방향으로 각각 연장되어 액티브 핀을 부분적으로 감싸는 복수 개의 게이트 구조물들, 게이트 구조물들 사이의 액티브 핀 부분에 형성된 리세스 상에 성장한 에피택시얼 층, 에피택시얼 층 하부에 형성되며, 제1 방향을 따라 중앙부의 두께가 가장자리부의 두께보다 두껍도록 액티브 핀에 형성된 불순물 영역, 및 불순물 영역의 중앙부에 오버랩되도록 에피택시얼 층의 상면에 접촉하여 외부 전압이 인가되는 콘택 플러그를 포함한다.

Description

정전기 보호 소자{ELECTROSTATIC DISCHARGE PROTECTION DEVICES}
본 발명은 정전기(electrostatic discharge: ESD) 보호 소자에 관한 것이다. 보다 상세하게 본 발명은 핀펫(FinFET) 타입의 정전기 보호 소자에 관한 것이다.
정전기 보호 소자 형성 시, 게이트 구조물들 사이의 거리가 커서 이들 사이에 리세스를 형성하고 이를 채우도록 에피택시얼 층을 형성하는 경우, 상기 에피택시얼 층이 충분한 두께로 자라지 못하거나 이들 하부에 형성되는 접합부(junction)가 충분히 깊게 형성되지 못할 수 있다. 이에 따라, 상기 에피택시얼 층 상에 외부 전압이 인가되는 콘택 플러그가 형성되는 경우 접합부 누설(junction leakage)이 발생할 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 정전기 보호 소자를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 실시예들에 따른 정전기 보호 소자는 제1 방향으로 연장되는 액티브 핀(active fin)을 포함하는 기판, 상기 제1 방향과 일정한 각도를 이루는 제2 방향으로 각각 연장되어 상기 액티브 핀을 부분적으로 감싸는 복수 개의 게이트 구조물들, 상기 게이트 구조물들 사이의 상기 액티브 핀 부분에 형성된 리세스(recess) 상에 성장한 에피택시얼 층(epitaxial layer), 상기 에피택시얼 층 하부에 형성되며, 상기 제1 방향을 따라 중앙부의 두께가 가장자리부의 두께보다 두껍도록 상기 액티브 핀에 형성된 불순물 영역, 및 상기 불순물 영역의 상기 중앙부에 오버랩되도록 상기 에피택시얼 층의 상면에 접촉하여 외부 전압이 인가되는 콘택 플러그를 포함한다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함할 수 있으며, 상기 리세스의 저면은 상기 리세스가 형성되지 않은 상기 액티브 핀 하부의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함할 수 있으며, 상기 리세스의 저면은 상기 리세스가 형성되지 않은 상기 액티브 핀 상부의 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층 및 상기 불순물 영역은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 단결정 실리콘 혹은 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상면에서 보았을 때 상기 제1 방향을 따라 연장될 수 있으며, 상기 각 게이트 구조물들에 인접한 부분에서 상대적으로 넓은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀 및 상기 에피택시얼 층은 상기 제2 방향을 따라 각각 복수 개로 형성될 수 있으며, 상기 각 에피택시얼 층들은 상면에서 보았을 때 상기 제1 방향을 따라 연장될 수 있고, 상기 제2 방향으로 서로 이웃하는 상기 에피택시얼 층들은 상기 각 게이트 구조물들에 인접한 부분에서 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 상기 제1 방향을 따라 중앙부의 상면이 가장자리부의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그의 저면이 상기 에피택시얼 층의 상기 제1 방향으로의 가운데 부분의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물들은 상기 액티브 핀 상에 순차적으로 적층된 게이트 절연막 패턴, 고유전막 패턴 및 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 고유전막 패턴은 상기 게이트 전극의 저면 및 측벽을 감쌀 수 있으며, 상기 게이트 전극은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향은 상기 제1 방향에 수직일 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 정전기 보호 소자는 제1 방향으로 연장되는 액티브 핀을 포함하는 기판, 상기 제1 방향과 일정한 각도를 이루는 제2 방향으로 각각 연장되어 상기 액티브 핀을 부분적으로 감싸며 상기 제1 방향을 따라 복수 개로 형성된 게이트 구조물들, 상기 게이트 구조물들 중 상기 제1 방향으로 서로 이웃하는 두 개의 게이트 구조물들 사이에서 이들에 인접한 상기 액티브 핀 부분들에 각각 형성된 리세스들 상에 각각 성장한 에피택시얼 층들, 상기 에피택시얼 층들 사이의 상기 액티브 핀 부분 상부에 형성된 제1 불순물 영역, 및 상기 제1 불순물 영역 상면에 접촉하여 외부 전압이 인가되는 콘택 플러그를 포함한다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함할 수 있으며, 상기 리세스의 저면은 상기 리세스가 형성되지 않은 상기 액티브 핀 하부의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함할 수 있으며, 상기 리세스의 저면은 상기 리세스가 형성되지 않은 상기 액티브 핀 상부의 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 정전기 보호 소자는 상기 제1 불순물 영역 하부에 형성되며 상기 에피택시얼 층들의 저면보다 낮은 저면을 갖는 제2 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층 및 상기 제1 불순물 영역은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 단결정 실리콘-게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층 및 상기 제1 불순물 영역은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층은 단결정 실리콘 혹은 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층의 상면은 액티브 핀의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀 및 상기 에피택시얼 층은 상기 제2 방향을 따라 각각 복수 개로 형성될 수 있으며, 상기 제2 방향으로 서로 이웃하는 상기 에피택시얼 층들은 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물들은 상기 액티브 핀 상에 순차적으로 적층된 게이트 절연막 패턴, 고유전막 패턴 및 게이트 전극을 포함할 수 있으며, 상기 고유전막 패턴은 상기 게이트 전극의 저면 및 측벽을 감싸고, 상기 게이트 전극은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향은 상기 제1 방향에 수직일 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 정전기 보호 소자는 제1 방향으로 연장되는 액티브 핀을 포함하는 기판, 상기 제1 방향에 수직한 제2 방향으로 각각 연장되어 상기 액티브 핀을 부분적으로 감싸며 상기 제1 방향을 따라 복수 개로 형성된 게이트 구조물들, 상기 게이트 구조물들 사이의 상기 액티브 핀 부분에 형성된 복수 개의 리세스들 상에 각각 성장한 복수 개의 에피택시얼 층들, 상기 에피택시얼 층들 사이의 상기 액티브 핀 부분 상부에 형성된 제1 불순물 영역, 상기 제1 불순물 영역 하부에 형성되며 상기 에피택시얼 층들의 저면보다 낮은 저면을 갖는 제2 불순물 영역, 및 상기 에피택시얼 층들 중 적어도 하나의 상면에 접촉하여 외부 전압이 인가되는 콘택 플러그를 포함한다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함할 수 있으며, 상기 리세스의 저면은 상기 리세스가 형성되지 않은 상기 액티브 핀 하부의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층들 및 상기 제1 및 제2 불순물 영역들은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층들은 단결정 실리콘 혹은 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 층들의 상면은 액티브 핀의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀 및 상기 에피택시얼 층은 상기 제2 방향을 따라 각각 복수 개로 형성될 수 있으며, 상기 제2 방향으로 서로 이웃하는 상기 에피택시얼 층들은 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물들은 상기 액티브 핀 상에 순차적으로 적층된 게이트 절연막 패턴, 고유전막 패턴 및 게이트 전극을 포함할 수 있으며, 상기 고유전막 패턴은 상기 게이트 전극의 저면 및 측벽을 감싸고, 상기 게이트 전극은 금속을 포함할 수 있다.
예시적인 실시예들에 따른 정전기 보호 소자는 콘택 플러그를 통해 고전압이 인가되는 경우, 상기 콘택 플러그가 접촉하는 에피택시얼 층 혹은 액티브 핀 하부에 충분한 두께로 불순물 영역이 형성되어 있을 뿐만 아니라, 상기 불순물 영역의 저면이 불규칙하거나 급격하게 굴곡진 것이 아니라 완만하고 매끄러운 프로파일을 가지므로, 이를 통한 접합부 누설이 감소되거나 방지될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 2 내지 도 5는 상기 정전기 보호 소자를 설명하기 위한 단면도들이다.
도 6 내지 도 28은 예시적인 실시예들에 따른 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 29는 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 30 내지 도 33은 상기 정전기 보호 소자를 설명하기 위한 단면도들이다.
도 34는 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 35 내지 도 37은 상기 정전기 보호 소자를 설명하기 위한 단면도들이다.
도 38 내지 도 45는 예시적인 실시예들에 따른 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 46은 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 단면도이다.
도 47은 예시적인 실시예들에 따른 정전기 보호 소자의 제조 방법을 설명하기 위한 단면도이다.
도 48은 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 49 내지 도 51은 상기 정전기 보호 소자를 설명하기 위한 단면도들이다.
도 52는 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 53 내지 도 55는 상기 정전기 보호 소자를 설명하기 위한 단면도들이다.
도 56 내지 도 63은 예시적인 실시예들에 따른 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 64는 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 65 내지 도 67은 상기 정전기 보호 소자를 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
실시예
도 1은 예시적인 실시예들에 따른 정전기 보호 소자(electrostatic discharge protection device)를 설명하기 위한 평면도이고, 도 2 내지 도 5는 상기 정전기 보호 소자를 설명하기 위한 단면도들이다. 이때, 도 2 내지 도 5는 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선을 따라 각각 절단한 단면도들이다.
도 1 내지 도 5를 참조하면, 상기 정전기 보호 소자는 기판(100), 게이트 구조물, 제1 에피택시얼 층(epitaxial layer)(200), 제1 불순물 영역(240) 및 콘택 플러그(330)를 포함할 수 있다. 또한, 상기 정전기 보호 소자는 소자 분리막(120), 게이트 스페이서(160) 및 제1 및 제2 층간 절연막들(270, 320)을 더 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 기판(100)은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물이 도핑된 웰(well) 영역(도시되지 않음) 및/또는 헤일로(halo) 영역(도시되지 않음)을 포함할 수 있다.
기판(100)에는 상면이 소자 분리막(120)에 의해 커버된 필드 영역 및 상면이 소자 분리막(120)에 의해 커버되지 않는 액티브 영역이 정의될 수 있다. 상기 액티브 영역은 기판(100) 상부로 돌출된 핀(fin) 형상을 가지므로 이하에서는 이를 액티브 핀(active fin)(105)으로 부르기로 한다. 한편, 액티브 핀(105)은 측면이 소자 분리막(120)에 의해 커버되는 하부(105b)와, 측면이 소자 분리막(120)에 의해 커버되지 않고 소자 분리막(120) 상부로 돌출된 상부(105a)를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 일정한 각도를 이루는 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 상기 제2 방향은 상기 제1 방향에 대해 90도의 각도를 이룰 수 있으며, 이에 따라 상기 제1 및 제2 방향들은 서로 수직할 수 있다.
소자 분리막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 제2 방향으로 연장되어 액티브 핀(105)을 부분적으로 감쌀 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 액티브 핀(105) 및 소자 분리막(120) 상에 순차적으로 적층된 게이트 절연막 패턴(130), 고유전막 패턴(290) 및 게이트 전극(300)을 포함할 수 있다. 이때, 고유전막 패턴(290)은 게이트 전극(300)의 저면 및 측벽을 감쌀 수 있다. 게이트 절연막 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 고유전막 패턴(290)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 게이트 전극(300)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속 혹은 이들의 금속 질화물을 포함할 수 있다.
한편, 게이트 스페이서(160)는 상기 게이트 구조물의 측벽에 형성될 수 있으며, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 에피택시얼 층(200)은 상기 게이트 구조물들 사이의 액티브 핀(105) 부분에 형성된 제1 리세스(recess)(180) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(180)는 액티브 핀(105)의 상부(105a) 및 액티브 핀(105)의 하부(105b) 일부를 제거함으로써 형성될 수 있으며, 이에 따라 제1 리세스(180)의 저면은 제1 리세스(180)가 형성되지 않은 액티브 핀(105)의 하부(105b) 상면보다 낮을 수 있다. 이와는 달리, 제1 리세스(180)는 액티브 핀(105)의 상부(105a) 일부만을 제거함으로써 형성될 수도 있으며, 이에 따라 제1 리세스(180)의 저면은 제1 리세스(180)가 형성되지 않은 액티브 핀(105)의 상부(105a) 저면보다 높을 수도 있다. 도면에서는, 제1 리세스(180)의 저면이 제1 리세스(180)가 형성되지 않은 액티브 핀(105)의 하부(105b) 상면보다 낮은 것이 도시되고 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(200)은 상면에서 보았을 때, 상기 제1 방향을 따라 연장될 수 있으며, 상기 각 게이트 구조물들에 인접한 부분에서 상대적으로 넓은 폭을 가질 수 있다. 이때, 제1 에피택시얼 층(200)의 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 에피택시얼 층(200)은 상기 각 게이트 구조물들에 인접한 부분의 상면이 나머지 부분의 상면에 비해 높을 수 있으며, 이에 따라 제1 에피택시얼 층(200)은 상기 제1 방향을 따라 중앙부의 상면이 가장자리부의 상면보다 낮을 수 있다.
제1 에피택시얼 층(200)은 제1 리세스(180)를 완전히 채우지 않을 수 있으며, 이에 따라 제1 에피택시얼 층(200)의 상기 중앙부의 상면은 제1 리세스(180)가 형성되지 않은 액티브 핀(105) 부분의 상면보다 낮을 수 있다. 반면, 제1 에피택시얼 층(200)의 상기 가장자리부의 상면은 제1 리세스(180)가 형성되지 않은 액티브 핀(105) 부분의 상면보다 높을 수 있으며, 이에 따라 게이트 스페이서(160)의 하부 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(200)은 단결정 실리콘 층 혹은 단결정 실리콘 탄화물 층을 포함할 수 있으며, 예를 들어 인, 비소와 같은 n형 불순물이 도핑될 수 있다.
제1 불순물 영역(240)은 제1 에피택시얼 층(200) 하부의 액티브 핀(105) 부분에 형성될 수 있으며, 예를 들어 인, 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(240)은 상기 제1 방향을 따라 중앙부의 두께가 가장자리부의 두께보다 두껍도록 형성될 수 있다. 즉, 도 2에 도시된 바와 같이, 제1 불순물 영역(240)은 상기 중앙부의 저면이 상기 가장자리부의 저면보다 낮도록 형성될 수 있다. 또한, 제1 불순물 영역(240)의 저면은 상기 제1 방향으로 따라 급격한 굴곡을 가지지 않고 평탄하거나 혹은 완만하게 변할 수 있으며, 이에 따라 접합부 누설(junction leakage)이 감소되거나 방지될 수 있다.
한편, 제1 에피택시얼 층(200) 및 제1 불순물 영역(240)은 함께 상기 정전기 보호 소자의 소스/드레인 영역의 기능을 수행할 수 있다. 또한, 상기 게이트 구조물과 상기 소스/드레인 영역은 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터를 형성할 수 있다.
콘택 플러그(330)는 제1 및 제2 층간 절연막들(270, 320)을 관통하면서 제1 에피택시얼 층(200) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 에피택시얼 층(200) 상면과 충분히 접촉할 수 있도록, 콘택 플러그(330)의 저면이 제1 에피택시얼 층(200)의 상기 제1 방향으로의 가운데 부분의 상면보다 낮도록 형성될 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(330)는 상대적으로 두껍게 형성된 제1 불순물 영역(240)의 중앙부에 오버랩되도록 제1 에피택시얼 층(200) 상에 형성될 수 있다. 이에 따라, 외부로부터 고전압이 콘택 플러그(330)를 통해 인가되더라도, 콘택 플러그(330) 하부의 제1 불순물 영역(240)이 충분히 두껍게 형성되어 있으므로 접합부 누설(junction leakage)이 감소되거나 방지될 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 정전기 보호 소자는 콘택 플러그(330)를 통해 고전압이 인가되는 경우, 콘택 플러그(330)가 접촉하는 제1 에피택시얼 층(200) 하부에 충분한 두께로 제1 불순물 영역(240)이 형성되어 있을 뿐만 아니라, 제1 불순물 영역(240)의 저면이 불규칙하거나 급격하게 굴곡진 것이 아니라 완만하고 매끄러운 프로파일을 가지므로, 이를 통한 접합부 누설이 감소되거나 방지될 수 있다.
도 6 내지 도 28은 예시적인 실시예들에 따른 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 8, 11, 13, 17, 22 및 26은 상기 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 7, 9-10, 12, 14-16, 18-21, 23-25 및 27-28은 상기 정전기 보호 소자의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 9, 12, 14, 16, 18, 21, 23 및 27은 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 7, 15, 19 및 24는 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 10, 25 및 28은 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 20은 대응하는 상기 평면도의 D-D'선을 따라 절단한 단면도이다.
상기 정전기 보호 소자의 제조 방법은 도 1 내지 도 5에 도시된 정전기 보호 소자의 제조 방법에 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 6 및 도 7을 참조하면, 기판(100) 상부를 부분적으로 식각하여 트렌치(110)를 형성하고, 트렌치(110) 하부를 채우는 소자 분리막(120)을 형성한다.
트렌치(110) 형성 이전에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 웰 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있다.
예시적인 실시예들에 있어서, 소자 분리막(120)은 트렌치(110)를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 트렌치(110) 상부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막 상부를 제거할 때, 이에 인접하는 기판(100) 상부가 함께 부분적으로 제거되어 그 폭이 다소 좁아질 수도 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자 분리막(120)이 형성됨에 따라, 기판(100)에는 상면이 소자 분리막(120)에 의해 커버된 필드 영역 및 상면이 소자 분리막(120)에 의해 커버되지 않는 액티브 영역이 정의될 수 있다. 상기 액티브 영역은 기판(100) 상부로 돌출된 핀(fin) 형상을 가지므로 액티브 핀(105)으로 부를 수 있다. 한편, 액티브 핀(105)은 측면이 소자 분리막(120)에 의해 커버되는 하부(105b)와, 측면이 소자 분리막(120)에 의해 커버되지 않고 소자 분리막(120) 상부로 돌출된 상부(105a)를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 일정한 각도를 이루는 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 상기 제2 방향은 상기 제1 방향에 대해 90도의 각도를 이룰 수 있으며, 이에 따라 상기 제1 및 제2 방향들은 서로 수직할 수 있다.
액티브 핀(105) 형성 이후에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 헤일로(halo) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 헤일로 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있다.
도 8 내지 도 10을 참조하면, 기판(100)상에 복수 개의 더미(dummy) 게이트 구조물들을 형성한다.
상기 더미 게이트 구조물들은 기판(100)의 액티브 핀(105) 및 소자 분리막(120) 상에 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 게이트 마스크(150)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 각 더미 게이트 구조물들은 기판(100)의 액티브 핀(105) 및 상기 제2 방향으로 이에 인접하는 소자 분리막(120) 부분 상에 순차적으로 적층된 게이트 절연막 패턴(130), 더미 게이트 전극(140) 및 게이트 마스크(150)를 포함하도록 형성될 수 있다.
상기 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 게이트 마스크막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 더미 게이트 구조물들은 기판(100)의 액티브 핀들(105) 및 소자 분리막(120) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 11 및 도 12를 참조하면, 상기 각 더미 게이트 구조물들의 측벽 상에 게이트 스페이서(160)를 형성한다. 이때, 각 액티브 핀들(105)의 측벽에도 스페이서(도시되지 않음)가 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(160)는 상기 더미 게이트 구조물들, 액티브 핀(105) 및 소자 분리막(120) 상에 스페이서막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(160)는 상기 각 더미 게이트 구조물들의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있다.
도 13 내지 도 15를 참조하면, 상기 더미 게이트 구조물들 및 게이트 스페이서들(160)을 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 핀(105)을 부분적으로 식각함으로써 제1 리세스(180)를 형성한다.
예시적인 실시예들에 있어서, 제1 리세스(180)는 액티브 핀(105)의 상부(105a) 및 액티브 핀(105)의 하부(105b) 일부를 제거함으로써 형성될 수 있다. 이에 따라, 제1 리세스(180)의 저면은 제1 리세스(180)가 형성되지 않은 액티브 핀(105)의 하부(105b) 상면보다 낮도록 형성될 수 있다.
이와는 달리, 도 16을 참조하면, 제1 리세스(180)는 액티브 핀(105)의 상부(105a) 일부만을 제거함으로써 형성될 수 있다. 이에 따라, 제1 리세스(180)의 저면은 제1 리세스(180)가 형성되지 않은 액티브 핀(105)의 상부(105a) 저면보다 높도록 형성될 수도 있다.
이하에서는 설명의 편의상, 제1 리세스(180)의 저면이 제1 리세스(180)가 형성되지 않은 액티브 핀(105)의 하부(105b) 상면보다 낮도록 형성되는 경우에 대해서만 설명하기로 한다.
한편, 제1 리세스(180)를 형성하는 식각 공정은 도 11 및 도 12를 참조로 설명한 상기 스페이서 막에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수도 있다.
도 17 내지 도 20을 참조하면, 제1 리세스(180)를 부분적으로 채우는 제1 에피택시얼 층(200)을 액티브 핀(105) 상면에 형성한다.
예시적인 실시예들에 있어서, 제1 리세스(180)에 의해 노출된 액티브 핀(105) 부분, 즉 액티브 핀 하부(105b)의 상면 및 액티브 핀 상부(105a)의 측면을 시드(seed)로 사용하는 제1 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 제1 에피택시얼 층(200)을 형성할 수 있다.
상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스를 실리콘 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이와는 달리, 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 실리콘 소스 가스로서의 다이실란(Si2H6) 가스와 함께 탄소 소스 가스로서 SiH3CH3 가스 등을 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다.
n형 불순물이 도핑된 단결정 실리콘 층 혹은 단결정 실리콘 탄화물 층으로 형성되는 제1 에피택시얼 층(200)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다. 이때, 제1 에피택시얼 층(200)은 제1 리세스(180)에 의해 노출된 액티브 핀 하부(105b)의 상면뿐만 아니라 액티브 핀 상부(105a)의 측면을 시드로 하여 성장하므로, 상기 각 더미 게이트 구조물들에 인접한 부분의 상면이 나머지 부분의 상면에 비해 높도록 형성될 수 있다. 즉, 제1 에피택시얼 층(200)은 상기 제1 방향을 따라 중앙부의 상면이 가장자리부의 상면보다 낮도록 형성될 수 있다. 또한, 제1 에피택시얼 층(200)은 상면에서 보았을 때, 상기 제1 방향을 따라 연장되도록 성장할 수 있으며, 상기 각 더미 게이트 구조물들에 인접한 부분에서 상대적으로 넓은 폭을 갖도록 형성될 수 있다.
한편, 상기 정전기 보호 소자에서 상기 더미 게이트 구조물들 사이의 간격은 상당히 크므로, 이들 사이에 형성된 제1 리세스(180) 상에 상기 제1 선택적 에피택시얼 성장(SEG) 공정에 의해 형성되는 제1 에피택시얼 층(200)은 제1 리세스(180)를 완전히 채우지 못할 수 있다. 이에 따라, 예시적인 실시예들에 있어서, 제1 에피택시얼 층(200)의 상기 중앙부의 상면은 제1 리세스(180)가 형성되지 않은 액티브 핀(105) 부분의 상면보다 낮도록 형성될 수 있다. 반면, 제1 에피택시얼 층(200)의 상기 가장자리부의 상면은 제1 리세스(180)가 형성되지 않은 액티브 핀(105) 부분의 상면보다 높도록 형성될 수 있다.
도 21을 참조하면, 이온 주입 공정을 수행하여 액티브 핀(105)에 불순물을 주입함으로써 제1 불순물 영역(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 불순물 영역(240)은 예를 들어, 인, 비소와 같은 n형 불순물을 주입하여 형성할 수 있다. 상기 이온 주입 공정은 상기 더미 게이트 구조물들 및 게이트 스페이서(160)를 이온 주입 마스크로 하여 수행될 수 있으며, 이후 열처리(annealing) 공정을 더 수행하여 상기 불순물이 주변으로 확산될 수 있다.
이에 따라, 상기 불순물은 제1 에피택시얼 층(200) 및 그 하부의 액티브 핀(105) 부분에 주입될 수 있으며, 이하에서는 상기 불순물이 주입된 액티브 핀(105) 부분을 제1 불순물 영역(240)으로 정의하기로 한다. 예시적인 실시예들에 있어서, 제1 불순물 영역(240)은 상기 제1 방향을 따라 중앙부의 두께가 가장자리부의 두께보다 두껍도록 형성될 수 있다. 즉, 도면에 도시된 바와 같이, 제1 불순물 영역(240)은 상기 중앙부의 저면이 상기 가장자리부의 저면보다 낮도록 형성될 수 있다. 또한, 제1 불순물 영역(240)의 저면은 상기 제1 방향으로 따라 급격한 굴곡을 가지지 않고 평탄하거나 혹은 완만하게 변하도록 형성될 수 있으며, 이에 따라 접합부 누설(junction leakage)이 방지될 수 있다.
한편, 제1 에피택시얼 층(200) 및 제1 불순물 영역(240)은 함께 상기 정전기 보호 소자의 소스/드레인 영역의 기능을 수행할 수 있다.
도 22 내지 도 25를 참조하면, 상기 더미 게이트 구조물들, 게이트 스페이서들(160), 제1 에피택시얼 층(200) 및 소자 분리막(120)을 덮는 제1 층간 절연막(270)을 충분한 높이로 형성한 후, 상기 더미 게이트 구조물들의 게이트 마스크들(150)이 노출될 때까지 제1 층간 절연막(270)을 평탄화한다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
이후, 노출된 게이트 마스크들(150) 및 그 하부의 더미 게이트 전극들(140)을 제거하여, 각 게이트 절연막 패턴(130)의 상면을 노출시키는 개구(280)를 형성한다.
예시적인 실시예들에 있어서, 게이트 마스크들(140)은 건식 식각 공정을 통해 제거될 수 있으며, 더미 게이트 전극들(140)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 충분히 제거될 수 있다.
이와는 달리, 게이트 마스크들(150) 및 더미 게이트 전극들(140)을 제거한 후, 상기 각 더미 게이트 구조물들의 게이트 절연막 패턴(130)을 제거하여 액티브 핀 상부(105a) 및 소자 분리막(120)을 노출시킨 후, 예를 들어 열산화 공정을 통해 상기 노출된 액티브 핀 상부(105a) 상에 게이트 절연막 패턴을 다시 형성할 수도 있다. 이 경우, 더미 게이트 전극들(140)을 제거하는 식각 공정에서 게이트 절연막 패턴(130)이 손상받아 특성이 열화되더라도, 다시 우수한 특성의 게이트 절연막 패턴을 형성할 수 있다. 이때, 게이트 절연막 패턴(130)은 예를 들어, HF를 식각액으로 사용하는 식각 공정에 의해 제거될 수 있다.
도 26 내지 도 28을 참조하면, 각 개구들(280)을 채우는 고유전막 패턴(290) 및 게이트 전극(300)을 형성한다.
구체적으로, 노출된 게이트 절연막 패턴들(130) 상면, 개구들(280)의 측벽 및 제1 층간 절연막(270)의 상면에 고유전막을 형성하고, 각 개구들(280)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 제1 층간 절연막(270)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 각 게이트 절연막 패턴들(130) 상면 및 각 개구들(280)의 측벽 상에 고유전막 패턴(290)을 형성하고, 고유전막 패턴(290) 상에 각 개구들(280)의 나머지 부분을 채우는 게이트 전극(300)을 형성할 수 있다. 이에 따라, 게이트 전극(300)의 저면 및 측벽은 고유전막 패턴(290)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 게이트 절연막 패턴(130), 고유전막 패턴(290) 및 게이트 전극(300)은 게이트 구조물을 형성할 수 있으며, 상기 게이트 구조물과 상기 소스/드레인 영역은 엔모스 트랜지스터를 형성할 수 있다.
다시 도 1 내지 도 5를 참조하면, 상기 엔모스 트랜지스터를 커버하는 제2 층간 절연막(320)을 제1 층간 절연막(270) 상에 형성하고, 제1 및 제2 층간 절연막들(270, 320)을 관통하면서 제1 에피택시얼 층(200) 상면에 접촉하는 콘택 플러그(330)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(200) 상면과 충분히 접촉할 수 있도록, 콘택 플러그(330)의 저면이 제1 에피택시얼 층(200)의 상기 제1 방향으로의 가운데 부분의 상면보다 낮도록 형성될 수 있다. 또한, 예시적인 실시예들에 있어서, 콘택 플러그(330)는 상대적으로 두껍게 형성된 제1 불순물 영역(240)의 중앙부에 오버랩되도록 제1 에피택시얼 층(200) 상에 형성될 수 있다. 이에 따라, 외부로부터 고전압이 콘택 플러그(330)를 통해 인가되더라도, 콘택 플러그(330) 하부의 제1 불순물 영역(240)이 충분히 두껍게 형성되어 있어서 접합부 누설(junction leakage)이 방지될 수 있다.
전술한 공정들을 수행함으로써, 접합부 누설이 방지된 정전기 보호 소자를 제조할 수 있다.
도 29는 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 30 내지 도 33은 상기 정전기 보호 소자를 설명하기 위한 단면도들이다. 이때, 도 30 내지 도 33은 도 29의 A-A'선, B-B'선, C-C선 및 D-D'선을 따라 각각 절단한 단면도들이다. 상기 정전기 보호 소자는 에피택시얼 층의 형상을 제외하고는, 도 1 내지 도 5를 참조로 설명한 정전기 보호 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 29 내지 도 33을 참조하면, 상기 정전기 보호 소자는 기판(100), 게이트 구조물, 제1 에피택시얼 층(200), 제1 불순물 영역(240) 및 콘택 플러그(330)를 포함할 수 있다. 또한, 상기 정전기 보호 소자는 소자 분리막(120), 게이트 스페이서(160) 및 제1 및 제2 층간 절연막들(270, 320)을 더 포함할 수 있다.
제1 에피택시얼 층(200)은 상기 게이트 구조물들 사이의 액티브 핀(105) 부분에 형성된 제1 리세스(180) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(200)은 상면에서 보았을 때, 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 다만, 각 제1 에피택시얼 층(200)은 상기 각 게이트 구조물들에 인접한 부분에서 상대적으로 넓은 폭을 가질 수 있으며, 이에 따라 상기 제2 방향으로 서로 이웃하는 제1 에피택시얼 층들(200)은 상기 각 게이트 구조물들에 인접한 부분에서 서로 연결될 수 있다.
즉, 상기 각 게이트 구조물들에 인접하지 않는 각 제1 에피택시얼 층(200)의 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 가질 수 있으나, 상기 각 게이트 구조물들에 인접하는 제1 에피택시얼 층들(200)의 상부는 상기 제2 방향을 따라 절단된 단면이 이웃하는 5각형 혹은 6각형이 서로 연결된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 각 제1 에피택시얼 층(200)은 상기 각 게이트 구조물들에 인접한 부분의 상면이 나머지 부분의 상면에 비해 높을 수 있으며, 이에 따라 각 제1 에피택시얼 층(200)은 상기 제1 방향을 따라 중앙부의 상면이 가장자리부의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 도 1 내지 도 5를 참조로 설명한 정전기 보호 소자는 로직 소자에 형성될 수 있으며, 도 29 내지 도 33을 참조로 설명한 정전기 보호 소자는 에스램(Static Random Access Memory: SRAM) 소자에 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 도 1 내지 도 5를 참조로 설명한 정전기 보호 소자와 도 29 내지 도 33을 참조로 설명한 정전기 보호 소자는 함께 형성될 수도 있다. 예를 들어, 로직 소자와 에스램 소자가 함께 형성되는 경우, 상기 게이트 구조물들에 인접한 제1 에피택시얼 층(200) 부분은 상기 제2 방향을 따라 독립적인 5각형 혹은 6각형 단면을 가지는 부분과, 상기 제2 방향을 따라 서로 연결된 5각형 혹은 6각형 단면을 가지는 부분을 동시에 포함할 수 있다.
한편, 상기 정전기 보호 소자는 도 1 내지 도 5를 참조로 설명한 정전기 보호 소자에 비해 액티브 핀들(105)이 상기 제2 방향으로 더 조밀하게 형성됨에 따라, 상기 제1 선택적 에피택시얼 성장(SEG) 공정을 수행할 때 제1 에피택시얼 층들(200)이 서로 연결되도록 성장함으로써 제조될 수 있다.
도 34는 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 35 내지 도 37은 상기 정전기 보호 소자를 설명하기 위한 단면도들이다. 이때, 도 35 내지 도 37은 도 34의 A-A'선, B-B'선 및 D-D'선을 따라 각각 절단한 단면도들이다. 상기 정전기 보호 소자는 에피택시얼 층 및 불순물 영역을 제외하고는, 도 1 내지 도 5를 참조로 설명한 정전기 보호 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 34 내지 도 37을 참조하면, 상기 정전기 보호 소자는 기판(100), 게이트 구조물, 제2 에피택시얼 층(210), 제2 불순물 영역(250) 및 콘택 플러그(330)를 포함할 수 있다. 또한, 상기 정전기 보호 소자는 소자 분리막(120), 게이트 스페이서(160) 및 제1 및 제2 층간 절연막들(270, 320)을 더 포함할 수 있다.
기판(100)은 예를 들어, 인, 비소 등과 같은 n형 불순물이 도핑된 웰 영역(도시되지 않음) 및/또는 헤일로 영역(도시되지 않음)을 포함할 수 있다.
제2 에피택시얼 층(210)은 상기 게이트 구조물들 사이의 액티브 핀(105) 부분에 형성된 제2 리세스(190) 상에 형성될 수 있다.
제2 리세스(190)는 액티브 핀(105)의 상부(105a) 및 액티브 핀(105)의 하부(105b) 일부를 제거함으로써 형성되어, 제2 리세스(190)의 저면이 제2 리세스(190)가 형성되지 않은 액티브 핀(105)의 하부(105b) 상면보다 낮을 수 있다. 혹은, 제2 리세스(190)는 액티브 핀(105)의 상부(105a) 일부만을 제거함으로써 형성되어, 제2 리세스(190)의 저면이 제2 리세스(190)가 형성되지 않은 액티브 핀(105)의 상부(105a) 저면보다 높을 수도 있다.
예시적인 실시예들에 있어서, 제2 리세스(190)는 상기 복수 개의 게이트 구조물들 중 이웃하는 2개의 게이트 구조물들 사이에 이들에 인접하도록 각각 2개씩 형성될 수 있다. 이에 따라, 상기 게이트 구조물들이 서로 멀리 떨어져 있더라도, 이들 사이에 형성되는 제2 리세스(190)는 상기 제1 방향으로의 폭이 크지 않을 수 있다.
이에 따라, 제2 리세스(190) 상에 제2 선택적 에피택시얼 성장(SEG) 공정에 의해 형성되는 제2 에피택시얼 층(210)은 제2 리세스(190)를 충분히 채울 수 있으며, 그 상면이 제2 리세스(190)가 형성되지 않은 액티브 핀(105)의 상면보다 높을 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼 층(210)은 단결정 실리콘-게르마늄 층을 포함할 수 있으며, 예를 들어 붕소, 알루미늄 등과 같은 p형 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 제2 불순물 영역(250)은 액티브 핀 상부(105a)의 상부에 상기 제1 방향을 따라 일정한 두께로 형성될 수 있다. 따라서 제2 불순물 영역(250)의 저면은 상기 제1 방향을 따라 굴곡을 가지지 않고 평탄하도록 형성될 수 있으며, 이에 따라 접합부 누설이 방지될 수 있다. 한편, 제2 불순물 영역(250)은 예를 들어 붕소, 알루미늄 등과 같은 p형 불순물을 포함할 수 있다.
한편, 제2 에피택시얼 층(210) 및 제2 불순물 영역(250)은 함께 상기 정전기 보호 소자의 소스/드레인 영역의 기능을 수행할 수 있다. 또한, 상기 게이트 구조물과 상기 소스/드레인 영역은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터를 형성할 수 있다.
콘택 플러그(330)는 제1 및 제2 층간 절연막들(270, 320)을 관통하면서 액티브 핀(105)의 상면, 보다 구체적으로 제2 불순물 영역(250)의 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제2 불순물 영역(250)의 상면과 충분히 접촉할 수 있도록, 콘택 플러그(330)는 제2 불순물 영역(250) 상부를 관통할 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 정전기 보호 소자는 콘택 플러그(330)를 통해 고전압이 인가되는 경우, 콘택 플러그(330)가 접촉하는 제2 불순물 영역(250)의 저면이 매끄러운 프로파일을 가지므로, 이를 통한 접합부 누설이 감소되거나 방지될 수 있다.
한편, 상기 정전기 보호 소자는 피모스 트랜지스터 대신에 엔모스 트랜지스터를 포함할 수도 있으며, 이 경우에는 기판(100)에 p형 불순물이 도핑된 웰 영역 및 헤일로 영역이 형성될 수 있고, 제2 에피택시얼 층(210) 및 제2 불순물 영역(250)은 n형 불순물로 도핑될 수 있다.
도 38 내지 도 45는 예시적인 실시예들에 따른 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 38, 40 및 42는 상기 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 39, 41 및 43-45는 상기 정전기 보호 소자의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 39, 41, 43 및 45는 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 44는 대응하는 상기 평면도의 D-D'선을 따라 절단한 단면도이다.
상기 정전기 보호 소자의 제조 방법은 도 34 내지 도 37에 도시된 정전기 보호 소자의 제조 방법에 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 정전기 보호 소자에 제조 방법은 도 1 내지 도 28을 참조로 설명한 정전기 보호 소자의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저 도 6 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 기판(100) 상에 트렌치(110)를 형성하기 이전에, 이온 주입 공정을 통해 예를 들어, 인, 비소 등과 같은 n형 불순물을 기판(100)에 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다. 또한, 액티브 핀(105) 형성 이후에, 이온 주입 공정을 통해 인, 비소 등과 같은 n형 불순물을 기판(100)에 주입하여 헤일로(halo) 영역(도시되지 않음)을 형성할 수 있다.
이후, 도 38 및 도 39를 참조하면, 도 11 및 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 상기 각 더미 게이트 구조물들의 측벽 상에 게이트 스페이서(160)를 형성한다. 다만 게이트 스페이서(160) 형성 공정 시, 상기 더미 게이트 구조물들 사이에 노출된 액티브 핀(105)을 부분적으로 커버하는 제1 마스크(170)를 액티브 핀 상부(105a) 상에 형성한다.
즉, 상기 더미 게이트 구조물들, 액티브 핀(105) 및 소자 분리막(120) 상에 스페이서막을 형성하고, 상기 더미 게이트 구조물들 사이의 액티브 핀(105)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 상기 스페이서막 상에 형성한 후, 상기 스페이서막을 이방성 식각함으로써 게이트 스페이서(160) 및 제1 마스크(170)를 형성할 수 있다. 상기 스페이서막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 마스크(170)는 상기 더미 게이트 구조물들 사이에 형성된 액티브 핀(105)의 중앙부를 커버하도록 형성된다. 이때, 제1 마스크(170)는 상기 제2 방향으로 연장되도록 액티브 핀(105) 및 소자 분리막(120) 상에 형성될 수 있고, 이와는 달리, 상기 액티브 핀(105)의 중앙부를 커버하도록 액티브 핀(105) 상에만 형성될 수도 있다.
도 40 및 도 41을 참조하면, 도 13 내지 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상기 더미 게이트 구조물들, 게이트 스페이서들(160) 및 제1 마스크(170)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 핀(105)을 부분적으로 식각함으로써 제2 리세스(190)를 형성한다.
예시적인 실시예들에 있어서, 제2 리세스(190)는 액티브 핀(105)의 상부(105a) 및 액티브 핀(105)의 하부(105b) 일부를 제거함으로써 형성되며, 이에 따라 제2 리세스(190)의 저면은 제2 리세스(190)가 형성되지 않은 액티브 핀(105)의 하부(105b) 상면보다 낮도록 형성될 수 있다. 혹은, 제2 리세스(190)는 액티브 핀(105)의 상부(105a) 일부만을 제거함으로써 형성되며, 이에 따라 제2 리세스(190)의 저면은 제2 리세스(190)가 형성되지 않은 액티브 핀(105)의 상부(105a) 저면보다 높도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 제2 리세스(190)는 상기 복수 개의 더미 게이트 구조물들 중 이웃하는 2개의 더미 게이트 구조물들 사이에 이들에 인접하도록 각각 2개씩 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물들이 서로 멀리 떨어져 있더라도, 이들 사이에 형성되는 제2 리세스(190)는 상기 제1 방향으로의 폭이 크지 않을 수 있다.
도 42 내지 도 44를 참조하면, 도 17 내지 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제2 리세스(190)를 채우는 제2 에피택시얼 층(210)을 액티브 핀(105) 상면에 형성한다.
예시적인 실시예들에 있어서, 제2 리세스(190)에 의해 노출된 액티브 핀(105) 부분, 즉 액티브 핀 하부(105b)의 상면 및 액티브 핀 상부(105a)의 측면을 시드로 사용하는 제2 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 제2 에피택시얼 층(210)을 형성할 수 있다.
상기 제2 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스와, 예를 들어 저메인(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 수행될 수 있으며, 또한 예를 들어, 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스가 함께 사용될 수 있다. 이에 따라, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다.
p형 불순물이 도핑된 단결정 실리콘-게르마늄 층으로 형성되는 제2 에피택시얼 층(210)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다. 전술한 바와 같이, 제2 리세스(190)는 상기 제1 방향으로의 폭이 크지 않으므로, 상기 제2 선택적 에피택시얼 성장(SEG) 공정에 의해 제2 리세스(190) 상에 형성되는 제2 에피택시얼 층(210)은 제2 리세스(190)를 충분히 채울 수 있다. 이에 따라, 제2 에피택시얼 층(210)의 상면은 제2 리세스(190)가 형성되지 않은 액티브 핀(105)의 상면보다 높도록 형성될 수 있다.
도 45를 참조하면, 잔류하는 제1 마스크(170)를 세정 공정을 통해 제거한 후, 이온 주입 공정을 수행하여 액티브 핀(105) 상부에 불순물을 주입함으로써 제2 불순물 영역(250)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 불순물 영역(250)은 예를 들어, 붕소, 알루미늄과 같은 p형 불순물을 주입하여 형성할 수 있다. 상기 이온 주입 공정은 상기 더미 게이트 구조물들 및 게이트 스페이서(160)를 이온 주입 마스크로 하여 수행될 수 있으며, 이후 열처리(annealing) 공정을 더 수행하여 상기 불순물이 주변으로 확산될 수도 있다.
이에 따라, 상기 불순물은 제2 에피택시얼 층들(210) 및 그 사이의 액티브 핀(105) 상부에 주입될 수 있으며, 이하에서는 상기 불순물이 주입된 액티브 핀(105) 상부를 제2 불순물 영역(250)으로 정의하기로 한다. 예시적인 실시예들에 있어서, 제2 불순물 영역(250)은 액티브 핀 상부(105a)의 상부에 상기 제1 방향을 따라 일정한 두께로 형성될 수 있다. 따라서 제2 불순물 영역(250)의 저면은 상기 제1 방향으로 따라 굴곡을 가지지 않고 평탄하도록 형성될 수 있으며, 이에 따라 접합부 누설이 방지될 수 있다.
한편, 제2 에피택시얼 층(210) 및 제2 불순물 영역(250)은 함께 상기 정전기 보호 소자의 소스/드레인 영역의 기능을 수행할 수 있다.
다시 도 34 내지 도 37을 참조하면, 도 22 내지 도 28 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 순차적으로 적층된 게이트 절연막 패턴(130), 고유전막 패턴(290) 및 게이트 전극(300)을 포함하는 게이트 구조물을 형성할 수 있으며, 상기 게이트 구조물과 상기 소스/드레인 영역은 피모스 트랜지스터를 형성할 수 있다.
이후, 상기 피모스 트랜지스터를 커버하는 제2 층간 절연막(320)을 제1 층간 절연막(270) 상에 형성하고, 제1 및 제2 층간 절연막들(270, 320)을 관통하면서 제2 에피택시얼 층들(210) 사이의 액티브 핀(105) 부분에 형성된 제2 불순물 영역(250) 상면에 접촉하는 콘택 플러그(330)를 형성하여 상기 정전기 보호 소자를 완성할 수 있다.
예시적인 실시예들에 있어서, 제2 불순물 영역(250) 상면과 충분히 접촉할 수 있도록, 콘택 플러그(330)는 제2 불순물 영역(250) 상부를 관통하도록 형성될 수 있다. 제2 불순물 영역(250)은 저면이 매끄러운 프로파일을 가지므로, 콘택 플러그(330)에 고전압이 인가되더라도, 제2 불순물 영역(250)을 통한 접합부 누설이 감소되거나 방지될 수 있다.
한편, 상기 정전기 보호 소자가 피모스 트랜지스터 대신에 엔모스 트랜지스터를 포함하는 경우에는, 기판(100)에 p형 불순물이 도핑된 웰 영역 및 헤일로 영역이 형성될 수 있고, 제2 에피택시얼 층(210) 및 제2 불순물 영역(250)은 n형 불순물로 도핑될 수 있다.
도 46은 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 단면도이다. 상기 정전기 보호 소자는 불순물 영역을 제외하고는, 도 34 내지 도 37을 참조로 설명한 정전기 보호 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 46을 참조하면, 상기 정전기 보호 소자는 기판(100), 게이트 구조물, 제2 에피택시얼 층(210), 제2 불순물 영역(250), 제3 불순물 영역(260) 및 콘택 플러그(330)를 포함할 수 있다. 또한, 상기 정전기 보호 소자는 소자 분리막(120), 게이트 스페이서(160) 및 제1 및 제2 층간 절연막들(270, 320)을 더 포함할 수 있다.
제3 불순물 영역(260)은 제2 불순물 영역(250) 하부에 형성될 수 있으며, 제2 에피택시얼 층들(210)의 저면보다 낮은 저면을 가질 수 있다. 제2 불순물 영역(250)이 액티브 핀 상부(105a)의 상부에 형성됨에 따라, 제3 불순물 영역(260)은 액티브 핀 상부(105a)의 하부 및 액티브 핀 하부(105b)의 상부에 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 불순물 영역(250)의 저면과 제3 불순물 영역(260)의 상면은 서로 접할 수 있다. 제3 불순물 영역(260)은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 포함할 수 있다.
제3 불순물 영역(260)은 충분한 두께로 형성될 수 있으며, 저면이 매끄러운 프로파일을 가질 수 있다. 이에 따라, 콘택 플러그(330)를 통해 고전압이 인가되는 경우, 콘택 플러그(330)가 접촉하는 제2 불순물 영역(250) 하부에 형성된 제3 불순물 영역(260)에 의해, 접합부 누설이 감소되거나 방지될 수 있다.
제2 에피택시얼 층(210) 및 제2 및 제3 불순물 영역들(250, 260)은 상기 정전기 보호 소자의 소스/드레인 영역의 기능을 수행할 수 있으며, 상기 게이트 구조물 및 상기 소스/드레인 영역은 피모스 트랜지스터를 형성할 수 있다.
한편, 상기 정전기 보호 소자는 피모스 트랜지스터 대신에 엔모스 트랜지스터를 포함할 수도 있으며, 이 경우에는 기판(100)에 p형 불순물이 도핑된 웰 영역 및 헤일로 영역이 형성될 수 있고, 제2 에피택시얼 층(210) 및 제2 및 제3 불순물 영역들(250, 260)은 n형 불순물로 도핑될 수 있다.
도 47은 예시적인 실시예들에 따른 정전기 보호 소자의 제조 방법을 설명하기 위한 단면도이다. 상기 정전기 보호 소자의 제조 방법은 도 46에 도시된 정전기 보호 소자의 제조 방법에 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 정전기 보호 소자에 제조 방법은 도 34 내지 도 45를 참조로 설명한 정전기 보호 소자의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저 도 38 내지 도 45를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 47를 참조하면, 제1 이온 주입 마스크(도시되지 않음)를 사용하는 이온 주입 공정을 통해, p형 불순물을 액티브 핀(105)에 주입한다. 예시적인 실시예들에 있어서, 상기 제1 이온 주입 마스크는 노출된 액티브 핀(105) 및 이에 인접하는 제2 에피택시얼 층(210) 부분을 노출시킬 수 있으며, 이에 따라 상기 p형 불순물은 제2 불순물 영역(250)이 형성된 액티브 핀(105) 및 이에 인접하는 제2 에피택시얼 층(210) 부분에 주입될 수 있다. 이하에서는, 상기 p형 불순물이 주입된 부분 중에서 제2 불순물 영역(250) 하부의 액티브 핀(105) 부분을 제3 불순물 영역(260)으로 정의하기로 한다.
예시적인 실시예들에 있어서, 제3 불순물 영역(260)은 그 저면이 액티브 핀 하부(105b)에 형성될 수 있다.
상기 제1 이온 주입 마스크를 제거한 후, 도 34 내지 도 37을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 상기 정전기 보호 소자를 완성할 수 있다.
한편, 상기 정전기 보호 소자가 엔모스 트랜지스터를 포함하는 경우에는, 기판(100)에 p형 불순물이 도핑된 웰 영역 및 헤일로 영역이 형성될 수 있고, 제2 에피택시얼 층(210) 및 제2 및 제3 불순물 영역들(250, 260)은 n형 불순물로 도핑될 수 있다.
도 48은 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 49 내지 도 51은 상기 정전기 보호 소자를 설명하기 위한 단면도들이다. 이때, 도 49 내지 도 51은 도 48의 A-A선, B-B'선 및 D-D'선을 따라 각각 절단한 단면도들이다. 상기 정전기 보호 소자는 에피택시얼 층의 형상을 제외하고는, 도 34 내지 도 37을 참조로 설명한 정전기 보호 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 48 내지 도 51을 참조하면, 상기 정전기 보호 소자는 기판(100), 게이트 구조물, 제2 에피택시얼 층(210), 제2 불순물 영역(250) 및 콘택 플러그(330)를 포함할 수 있다. 또한, 상기 정전기 보호 소자는 소자 분리막(120), 게이트 스페이서(160) 및 제1 및 제2 층간 절연막들(270, 320)을 더 포함할 수 있다.
제2 에피택시얼 층(210)은 상기 게이트 구조물들 사이의 액티브 핀(105) 부분에 형성된 제2 리세스(190) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 리세스(190)는 상기 복수 개의 게이트 구조물들 중 이웃하는 2개의 게이트 구조물들 사이에 이들에 인접하도록 각각 2개씩 형성될 수 있다. 이에 따라, 상기 게이트 구조물들이 서로 멀리 떨어져 있더라도, 이들 사이에 형성되는 제2 리세스(190)는 상기 제1 방향으로의 폭이 크지 않을 수 있다.
한편, 제2 리세스(190) 상에 제2 선택적 에피택시얼 성장(SEG) 공정에 의해 형성되는 제2 에피택시얼 층(210)은 제2 리세스(190)를 충분히 채울 수 있으며, 그 상면이 제2 리세스(190)가 형성되지 않은 액티브 핀(105)의 상면보다 높을 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향을 따라 복수 개의 제2 에피택시얼 층들(210)이 형성될 수 있으며, 상기 제2 방향으로 서로 이웃하는 제2 에피택시얼 층들(210)은 서로 연결될 수 있다. 이때, 제2 에피택시얼 층들(210)의 상부는 상기 제2 방향을 따라 절단된 단면이 이웃하는 5각형 혹은 6각형이 서로 연결된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 도 34 내지 도 37을 참조로 설명한 정전기 보호 소자는 로직 소자에 형성될 수 있으며, 도 48 내지 도 51을 참조로 설명한 정전기 보호 소자는 에스램 소자에 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 도 34 내지 도 37을 참조로 설명한 정전기 보호 소자와 도 48 내지 도 51을 참조로 설명한 정전기 보호 소자는 함께 형성될 수도 있다. 예를 들어, 로직 소자와 에스램 소자가 함께 형성되는 경우, 제2 에피택시얼 층(210)은 상기 제2 방향을 따라 독립적인 5각형 혹은 6각형 단면을 가지는 부분과, 상기 제2 방향을 따라 서로 연결된 5각형 혹은 6각형 단면을 가지는 부분을 동시에 포함할 수 있다.
한편, 상기 정전기 보호 소자는 도 34 내지 도 37을 참조로 설명한 정전기 보호 소자에 비해 액티브 핀들(105)이 상기 제2 방향으로 더 조밀하게 형성됨에 따라, 상기 제2 선택적 에피택시얼 성장(SEG) 공정을 수행할 때 제2 에피택시얼 층들(210)이 서로 연결되도록 성장함으로써 제조될 수 있다.
도 52는 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 53 내지 도 55는 상기 정전기 보호 소자를 설명하기 위한 단면도들이다. 이때, 도 53 내지 도 55는 도 52의 A-A'선, B-B'선 및 D-D'선을 따라 각각 절단한 단면도들이다. 상기 정전기 보호 소자는 에피택시얼 층 및 불순물 영역을 제외하고는, 도 46을 참조로 설명한 정전기 보호 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 52 내지 도 55를 참조하면, 상기 정전기 보호 소자는 기판(100), 게이트 구조물, 제3 에피택시얼 층(220), 제4 불순물 영역(255), 제5 불순물 영역(265) 및 콘택 플러그(330)를 포함할 수 있다. 또한, 상기 정전기 보호 소자는 소자 분리막(120), 게이트 스페이서(160) 및 제1 및 제2 층간 절연막들(270, 320)을 더 포함할 수 있다.
기판(100)은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물이 도핑된 웰 영역(도시되지 않음) 및/또는 헤일로 영역(도시되지 않음)을 포함할 수 있다.
제3 에피택시얼 층(220)은 상기 게이트 구조물들 사이의 액티브 핀(105) 부분에 형성된 제3 리세스(195) 상에 형성될 수 있다.
제3 리세스(195)는 액티브 핀(105)의 상부(105a) 및 액티브 핀(105)의 하부(105b) 일부를 제거함으로써 형성되어, 제3 리세스(195)의 저면이 제3 리세스(195)가 형성되지 않은 액티브 핀(105)의 하부(105b) 상면보다 낮을 수 있다. 혹은, 제3 리세스(195)는 액티브 핀(105)의 상부(105a) 일부만을 제거함으로써 형성되어, 제3 리세스(195)의 저면이 제3 리세스(195)가 형성되지 않은 액티브 핀(105)의 상부(105a) 저면보다 높을 수도 있다.
예시적인 실시예들에 있어서, 제3 리세스(195)는 상기 복수 개의 게이트 구조물들 중 이웃하는 2개의 게이트 구조물들 사이에 복수 개로 형성될 수 있다. 이에 따라, 상기 게이트 구조물들이 서로 멀리 떨어져 있더라도, 이들 사이에 형성되는 제3 리세스(195)는 상기 제1 방향으로의 폭이 크지 않을 수 있다. 일 실시예에 있어서, 제3 리세스(195)는 상기 이웃하는 2개의 게이트 구조물들에 각각 인접하는 부분 및 이들 사이의 가운데 부분에 형성될 수 있으며, 이에 따라 상기 이웃하는 2개의 게이트 구조물들 사이에 3개의 제3 리세스들(195)이 형성될 수 있다.
이에 따라, 제3 리세스(195) 상에 제3 선택적 에피택시얼 성장(SEG) 공정에 의해 형성되는 제3 에피택시얼 층(220)은 제3 리세스(195)를 충분히 채울 수 있으며, 그 상면이 제3 리세스(195)가 형성되지 않은 액티브 핀(105)의 상면보다 높을 수 있다. 예시적인 실시예들에 있어서, 제3 에피택시얼 층(220)은 단결정 실리콘 층 혹은 단결정 실리콘 탄화물 층을 포함할 수 있으며, 예를 들어 인, 비소 등과 같은 n형 불순물이 도핑될 수 있다.
제4 및 제5 불순물 영역들(255, 265)은 제3 에피택시얼 층(220)에 의해 2개로 분리되는 점 및 불순물의 도전형이 다르다는 점을 제외하고는, 도 46에 도시된 정전기 보호 소자가 포함하는 각 제2 및 제3 불순물 영역들(250, 260)과 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 제4 불순물 영역(255)은 상기 제1 방향을 따라 일정한 두께로 형성될 수 있으며, 제5 불순물 영역(265)은 충분한 두께 및 매끄러운 저면 프로파일을 가질 수 있다. 제4 및 제5 불순물 영역들(255, 265)은 예를 들어 인, 비소 등과 같은 n형 불순물을 포함할 수 있다.
한편, 제3 에피택시얼 층(220) 및 제4 및 제5 불순물 영역들(255, 265)은 함께 상기 정전기 보호 소자의 소스/드레인 영역의 기능을 수행할 수 있으며, 상기 게이트 구조물과 상기 소스/드레인 영역은 엔모스 트랜지스터를 형성할 수 있다.
콘택 플러그(330)는 제1 및 제2 층간 절연막들(270, 320)을 관통하면서 제3 에피택시얼 층들(220) 중 적어도 하나의 상면에 접촉할 수 있다. 일 실시예에 있어서, 콘택 플러그(330)는 이웃하는 2개의 게이트 구조물들 사이에 형성된 3개의 제3 에피택시얼 층들(220) 중 가운데에 위치하는 제3 에피택시얼 층(220) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제3 에피택시얼 층(220)의 상면과 충분히 접촉할 수 있도록, 콘택 플러그(330)의 저면이 제3 에피택시얼 층(220)의 상기 제1 방향으로의 가운데 부분의 상면보다 낮을 수 있다.
상기 정전기 보호 소자에서 콘택 플러그(330)를 통해 고전압이 인가되는 경우, 콘택 플러그(330)가 접촉하는 제3 에피택시얼 층(220) 하부에 형성된 제5 불순물 영역(265)은 충분한 두께 및 매끄러운 저면 프로파일을 가지므로, 접합부 누설이 감소되거나 방지될 수 있다.
한편, 상기 정전기 보호 소자는 엔모스 트랜지스터 대신에 피모스 트랜지스터를 포함할 수도 있으며, 이 경우에는 기판(100)에 n형 불순물이 도핑된 웰 영역 및 헤일로 영역이 형성될 수 있고, 제3 에피택시얼 층(220) 및 제4 및 제5 불순물 영역들(255, 265)은 p형 불순물로 도핑될 수 있다.
도 56 내지 도 63은 예시적인 실시예들에 따른 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 56, 58 및 60은 상기 정전기 보호 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 57, 59 및 61-63은 상기 정전기 보호 소자의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 57, 59, 61 및 63은 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 62는 대응하는 상기 평면도의 D-D'선을 따라 절단한 단면도이다.
상기 정전기 보호 소자의 제조 방법은 도 52 내지 도 55에 도시된 정전기 보호 소자의 제조 방법에 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 정전기 보호 소자에 제조 방법은 도 46 및 도 47 혹은 도 34 내지 도 45를 참조로 설명한 정전기 보호 소자의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저 도 6 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 56 및 도 57을 참조하면, 도 38 및 도 39를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 상기 각 더미 게이트 구조물들의 측벽 상에 게이트 스페이서(160)를 형성하고, 상기 더미 게이트 구조물들 사이에 노출된 액티브 핀(105)을 부분적으로 커버하는 제2 마스크(175)를 액티브 핀 상부(105a) 상에 형성한다.
예시적인 실시예들에 있어서, 제2 마스크(175)는 상기 더미 게이트 구조물들 사이에 형성된 액티브 핀(105)을 부분적으로 커버하도록 복수 개로 형성될 수 있다. 이때, 제2 마스크(175)는 상기 제2 방향으로 연장되도록 액티브 핀(105) 및 소자 분리막(120) 상에 형성될 수 있고, 이와는 달리, 상기 액티브 핀(105)의 중앙부를 커버하도록 액티브 핀(105) 상에만 형성될 수도 있다.
도 58 및 도 59를 참조하면, 도 40 및 도 41을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상기 더미 게이트 구조물들, 게이트 스페이서들(160) 및 제2 마스크(175)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 핀(105)을 부분적으로 식각함으로써 제3 리세스(195)를 형성한다.
예시적인 실시예들에 있어서, 제3 리세스(195)는 액티브 핀(105)의 상부(105a) 및 액티브 핀(105)의 하부(105b) 일부를 제거함으로써 형성되며, 이에 따라 제3 리세스(195)의 저면은 제3 리세스(195)가 형성되지 않은 액티브 핀(105)의 하부(105b) 상면보다 낮도록 형성될 수 있다. 혹은, 제3 리세스(195)는 액티브 핀(105)의 상부(105a) 일부만을 제거함으로써 형성되며, 이에 따라 제3 리세스(195)의 저면은 제3 리세스(195)가 형성되지 않은 액티브 핀(105)의 상부(105a) 저면보다 높도록 형성될 수도 있다.
일 실시예에 있어서, 제3 리세스(195)는 상기 복수 개의 더미 게이트 구조물들 중 이웃하는 2개의 더미 게이트 구조물들에 각각 인접하는 부분 및 이들 사이의 가운데 부분에 형성될 수 있으며, 이에 따라 상기 이웃하는 2개의 게이트 구조물들 사이에 3개의 제3 리세스들(195)이 형성될 수 있다. 따라서 상기 더미 게이트 구조물들이 서로 멀리 떨어져 있더라도, 이들 사이에 형성되는 제3 리세스(195)는 상기 제1 방향으로의 폭이 크지 않을 수 있다.
도 60 내지 도 62를 참조하면, 도 42 내지 도 44를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제3 리세스(195)를 채우는 제3 에피택시얼 층(220)을 액티브 핀(105) 상면에 형성한다.
예시적인 실시예들에 있어서, 제3 에피택시얼 층(220)은 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스 및 포스핀(PH3) 가스와 같은 n형 불순물 소스 가스를 사용하거나 혹은 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, SiH3CH3 가스와 같은 탄소 소스 가스 및 포스핀(PH3) 가스와 같은 n형 불순물 소스 가스를 사용하는 제3 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 층 혹은 단결정 실리콘 탄화물 층이 형성될 수 있다.
전술한 바와 같이, 제3 리세스(195)는 상기 제1 방향으로의 폭이 크지 않으므로, 상기 제3 선택적 에피택시얼 성장(SEG) 공정에 의해 제3 리세스(195) 상에 형성되는 제3 에피택시얼 층(220)은 제3 리세스(195)를 충분히 채울 수 있다. 이에 따라, 제3 에피택시얼 층(220)의 상면은 제3 리세스(195)가 형성되지 않은 액티브 핀(105)의 상면보다 높도록 형성될 수 있다.
도 63을 참조하면, 도 45 및 도 47을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 이온 주입 공정을 수행하여 액티브 핀(105) 상부에 불순물을 각각 주입함으로써 제4 및 제5 불순물 영역들(255, 265)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제4 및 제5 불순물 영역들(255, 265)은 예를 들어, 인, 비소와 같은 n형 불순물을 주입하여 형성할 수 있다. 예시적인 실시예들에 있어서, 제4 불순물 영역(255)은 액티브 핀 상부(105a)의 상부에 상기 제1 방향을 따라 일정한 두께로 형성될 수 있으며, 제5 불순물 영역(265)은 제4 불순물 영역(255) 하부에 형성되어 그 저면이 제3 에피택시얼 층(220)의 저면보다 낮도록 형성될 수 있다.
다시 도 52 내지 도 55를 참조하면, 도 34 내지 도 37을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 상기 정전기 보호 소자를 완성할 수 있다.
다만, 콘택 플러그(330)는 제1 및 제2 층간 절연막들(270, 320)을 관통하면서 제3 에피택시얼 층들(220) 중 적어도 하나의 상면에 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 에피택시얼 층들(220) 적어도 하나의 상면과 충분히 접촉할 수 있도록, 콘택 플러그(330)의 저면이 상기 제3 에피택시얼 층들(220) 중 적어도 하나의 상기 제1 방향으로의 가운데 부분의 상면보다 낮도록 형성될 수 있다.
한편, 상기 정전기 보호 소자가 엔모스 트랜지스터 대신에 피모스 트랜지스터를 포함하는 경우에는, 기판(100)에 n형 불순물이 도핑된 웰 영역 및 헤일로 영역이 형성될 수 있고, 제3 에피택시얼 층(220) 및 제4 및 제5 불순물 영역들(255, 265)은 p형 불순물로 도핑될 수 있다.
도 64는 예시적인 실시예들에 따른 정전기 보호 소자를 설명하기 위한 평면도이고, 도 65 내지 도 67은 상기 정전기 보호 소자를 설명하기 위한 단면도들이다. 이때, 도 65 내지 도 67은 도 64의 A-A'선, B-B'선 및 D-D'선을 따라 각각 절단한 단면도들이다. 상기 정전기 보호 소자는 에피택시얼 층의 형상을 제외하고는, 도 52 내지 도 55를 참조로 설명한 정전기 보호 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 64 내지 도 67을 참조하면, 상기 정전기 보호 소자는 기판(100), 게이트 구조물, 제3 에피택시얼 층(220), 제4 불순물 영역(255), 제5 불순물 영역(265) 및 콘택 플러그(330)를 포함할 수 있다. 또한, 상기 정전기 보호 소자는 소자 분리막(120), 게이트 스페이서(160) 및 제1 및 제2 층간 절연막들(270, 320)을 더 포함할 수 있다.
제3 에피택시얼 층(220)은 상기 게이트 구조물들 사이의 액티브 핀(105) 부분에 형성된 제3 리세스(195) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 리세스(195)는 상기 복수 개의 게이트 구조물들 중 이웃하는 2개의 게이트 구조물들 사이에 복수 개로 형성될 수 있다. 이에 따라, 상기 게이트 구조물들이 서로 멀리 떨어져 있더라도, 이들 사이에 형성되는 제3 리세스(195)는 상기 제1 방향으로의 폭이 크지 않을 수 있다. 일 실시예에 있어서, 제3 리세스(195)는 상기 이웃하는 2개의 게이트 구조물들에 각각 인접하는 부분 및 이들 사이의 가운데 부분에 형성될 수 있으며, 이에 따라 상기 이웃하는 2개의 게이트 구조물들 사이에 3개의 제3 리세스들(195)이 형성될 수 있다.
한편, 제3 리세스(195) 상에 제3 선택적 에피택시얼 성장(SEG) 공정에 의해 형성되는 제3 에피택시얼 층(220)은 제3 리세스(195)를 충분히 채울 수 있으며, 그 상면이 제3 리세스(195)가 형성되지 않은 액티브 핀(105)의 상면보다 높을 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향을 따라 복수 개의 제3 에피택시얼 층들(220)이 형성될 수 있으며, 상기 제2 방향으로 서로 이웃하는 제3 에피택시얼 층들(220)은 서로 연결될 수 있다. 이때, 제3 에피택시얼 층들(220)의 상부는 상기 제2 방향을 따라 절단된 단면이 이웃하는 5각형 혹은 6각형이 서로 연결된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 도 52 내지 도 55를 참조로 설명한 정전기 보호 소자는 로직 소자에 형성될 수 있으며, 도 65 내지 도 67을 참조로 설명한 정전기 보호 소자는 에스램 소자에 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 도 52 내지 도 55를 참조로 설명한 정전기 보호 소자와 도 65 내지 도 67을 참조로 설명한 정전기 보호 소자는 함께 형성될 수도 있다. 예를 들어, 로직 소자와 에스램 소자가 함께 형성되는 경우, 제3 에피택시얼 층(220)은 상기 제2 방향을 따라 독립적인 5각형 혹은 6각형 단면을 가지는 부분과, 상기 제2 방향을 따라 서로 연결된 5각형 혹은 6각형 단면을 가지는 부분을 동시에 포함할 수 있다.
한편, 상기 정전기 보호 소자는 도 53 내지 도 55를 참조로 설명한 정전기 보호 소자에 비해 액티브 핀들(105)이 상기 제2 방향으로 더 조밀하게 형성됨에 따라, 상기 제3 선택적 에피택시얼 성장(SEG) 공정을 수행할 때 제3 에피택시얼 층들(220)이 서로 연결되도록 성장함으로써 제조될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 핀
110: 트렌치 120: 소자 분리막
130: 게이트 절연막 패턴 140: 더미 게이트 전극
150: 게이트 마스크 160: 게이트 스페이서
170, 175: 제1, 제2 마스크
180, 190, 195: 제1, 제2, 제3 리세스
200, 210, 220: 제1, 제2, 제3 에피택시얼 층
240, 250, 260, 255, 265: 제1, 제2, 제3, 제4, 제5 불순물 영역
270, 320: 제1, 제2 층간 절연막 280: 개구
290: 고유전막 패턴 300: 게이트 전극

Claims (33)

  1. 제1 방향으로 연장되는 액티브 핀(active fin)을 포함하는 기판;
    상기 제1 방향과 일정한 각도를 이루는 제2 방향으로 각각 연장되어 상기 액티브 핀을 부분적으로 감싸는 복수 개의 게이트 구조물들;
    상기 게이트 구조물들 사이의 상기 액티브 핀 부분에 형성된 리세스(recess) 상에 성장한 에피택시얼 층(epitaxial layer);
    상기 에피택시얼 층 하부에 형성되며, 상기 제1 방향을 따라 중앙부의 두께가 가장자리부의 두께보다 두껍도록 상기 액티브 핀에 형성된 불순물 영역; 및
    상기 불순물 영역의 상기 중앙부에 오버랩되도록 상기 에피택시얼 층의 상면에 접촉하여 외부 전압이 인가되는 콘택 플러그를 포함하는 정전기 보호 소자.
  2. 제 1 항에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함하며,
    상기 리세스의 저면은 상기 리세스가 형성되지 않은 상기 액티브 핀 하부의 상면보다 낮은 정전기 보호 소자.
  3. 제 1 항에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함하며,
    상기 리세스의 저면은 상기 액티브 핀 상부의 저면보다 높은 정전기 보호 소자.
  4. 제 1 항에 있어서, 상기 에피택시얼 층 및 상기 불순물 영역은 n형 불순물을 포함하는 정전기 보호 소자.
  5. 삭제
  6. 제 1 항에 있어서, 상기 에피택시얼 층은 상면에서 보았을 때 상기 제1 방향을 따라 연장되며, 상기 각 게이트 구조물들에 인접한 부분에서 상대적으로 넓은 폭을 갖는 정전기 보호 소자.
  7. 제 1 항에 있어서, 상기 액티브 핀 및 상기 에피택시얼 층은 상기 제2 방향을 따라 각각 복수 개로 형성되며,
    상기 각 에피택시얼 층들은 상면에서 보았을 때 상기 제1 방향을 따라 연장되고, 상기 제2 방향으로 서로 이웃하는 상기 에피택시얼 층들은 상기 각 게이트 구조물들에 인접한 부분에서 서로 연결되는 정전기 보호 소자.
  8. 제 1 항에 있어서, 상기 에피택시얼 층은 상기 제1 방향을 따라 중앙부의 상면이 가장자리부의 상면보다 낮은 정전기 보호 소자.
  9. 제 1 항에 있어서, 상기 콘택 플러그의 저면이 상기 에피택시얼 층의 상기 제1 방향으로의 가운데 부분의 상면보다 낮은 정전기 보호 소자.
  10. 삭제
  11. 삭제
  12. 제 1 항에 있어서, 상기 제2 방향은 상기 제1 방향에 수직인 정전기 보호 소자.
  13. 제1 방향으로 연장되는 액티브 핀을 포함하는 기판;
    상기 제1 방향과 일정한 각도를 이루는 제2 방향으로 각각 연장되어 상기 액티브 핀을 부분적으로 감싸며, 상기 제1 방향을 따라 복수 개로 형성된 게이트 구조물들;
    상기 게이트 구조물들 중 상기 제1 방향을 따라 서로 이웃하는 두 개의 게이트 구조물들 사이에서 이들에 인접한 상기 액티브 핀 부분들에 각각 형성된 리세스들 상에 각각 성장한 에피택시얼 층들;
    상기 에피택시얼 층들 사이의 상기 액티브 핀 부분 상부에 형성된 제1 불순물 영역; 및
    상기 제1 불순물 영역 상면에 접촉하여 외부 전압이 인가되는 콘택 플러그를 포함하는 정전기 보호 소자.
  14. 제 13 항에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함하며,
    상기 리세스의 저면은 상기 리세스가 형성되지 않은 상기 액티브 핀 하부의 상면보다 낮은 정전기 보호 소자.
  15. 제 13 항에 있어서, 상기 액티브 핀은 측벽이 소자 분리막에 의해 커버되는 하부 및 상기 하부 상에 형성된 상부를 포함하며,
    상기 리세스의 저면은 상기 액티브 핀 상부의 저면보다 높은 정전기 보호 소자.
  16. 제 13 항에 있어서, 상기 제1 불순물 영역 하부에 형성되며 상기 에피택시얼 층들의 저면보다 낮은 저면을 갖는 제2 불순물 영역을 더 포함하는 정전기 보호 소자.
  17. 제 16 항에 있어서, 상기 제2 불순물 영역은 p형 불순물을 포함하는 정전기 보호 소자.
  18. 제 16 항에 있어서, 상기 제2 불순물 영역은 n형 불순물을 포함하는 정전기 보호 소자.
  19. 제 13 항에 있어서, 상기 에피택시얼 층 및 상기 제1 불순물 영역은 p형 불순물을 포함하는 정전기 보호 소자.
  20. 삭제
  21. 제 13 항에 있어서, 상기 에피택시얼 층 및 상기 제1 불순물 영역은 n형 불순물을 포함하는 정전기 보호 소자.
  22. 삭제
  23. 제 13 항에 있어서, 상기 에피택시얼 층의 상면은 액티브 핀의 상면보다 높은 정전기 보호 소자.
  24. 제 13 항에 있어서, 상기 액티브 핀 및 상기 에피택시얼 층은 상기 제2 방향을 따라 각각 복수 개로 형성되며,
    상기 제2 방향으로 서로 이웃하는 상기 에피택시얼 층들은 서로 연결되는 정전기 보호 소자.
  25. 삭제
  26. 삭제
  27. 제1 방향으로 연장되는 액티브 핀을 포함하는 기판;
    상기 제1 방향에 수직한 제2 방향으로 각각 연장되어 상기 액티브 핀을 부분적으로 감싸며 상기 제1 방향을 따라 복수 개로 형성된 게이트 구조물들;
    상기 게이트 구조물들 사이의 상기 액티브 핀 부분에 형성된 복수 개의 리세스들 상에 각각 성장한 복수 개의 에피택시얼 층들;
    상기 에피택시얼 층들 사이의 상기 액티브 핀 부분 상부에 형성된 제1 불순물 영역;
    상기 제1 불순물 영역 하부에 형성되며 상기 에피택시얼 층들의 저면보다 낮은 저면을 갖는 제2 불순물 영역; 및
    상기 에피택시얼 층들 중 적어도 하나의 상면에 접촉하여 외부 전압이 인가되는 콘택 플러그를 포함하는 정전기 보호 소자.
  28. 삭제
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  31. 삭제
  32. 삭제
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