KR102336787B1 - 반도체 장치 - Google Patents

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Abstract

핀과 같은 형상의 전계 효과 트랜지스터(FINFET)의 채널 형상 조절을 통한 폭 효과(width effect)를 증가시킴으로써, 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴, 상기 제1 핀형 패턴을 가로지르도록 형성되는 게이트 전극, 상기 제1 핀형 패턴을 정의하는 제1 트렌치, 및 상기 제1 핀형 패턴의 일부를 둘러싸는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제1 핀형 패턴의 하부와 상부를 구분하는 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하되, 상기 제1 트렌치의 하면을 기준으로, 제1 높이에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제1 거리는, 상기 제1 높이보다 낮은 제2 높이에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제2 거리보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 핀과 같은 형상의 전계 효과 트랜지스터(FINFET)의 채널 형상 조절을 통한 폭 효과(width effect)를 증가시킴으로써, 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴, 상기 제1 핀형 패턴을 가로지르도록 형성되는 게이트 전극, 상기 제1 핀형 패턴을 정의하는 제1 트렌치, 및 상기 제1 핀형 패턴의 일부를 둘러싸는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제1 핀형 패턴의 하부와 상부를 구분하는 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하되, 상기 제1 트렌치의 하면을 기준으로, 제1 높이에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제1 거리는, 상기 제1 높이보다 낮은 제2 높이에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제2 거리보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 높이에서 측정한 상기 제2 측벽과 상기 제1 핀 중심선 사이의 제3 거리는, 상기 제2 높이에서 측정한 상기 제2 측벽과 상기 제1 핀 중심선 사이의 제4 거리보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 높이와 상기 제2 높이는, 상기 제1 트렌치의 하면으로부터 상기 제1 경계선까지의 높이보다 낮고, 상기 제1 거리와 상기 제2 거리는, 상기 제1 경계선 상에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제5 거리보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀 중심선과 상기 제1 핀형 패턴의 상부의 상기 제1 측벽 사이의 거리는, 상기 제1 경계선으로부터 멀어짐에 따라 감소할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀 중심선은, 상기 제1 측벽과 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 측벽과 인접한 상기 제1 트렌치의 바닥면으로부터 돌출된 돌출 구조를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치는 상기 제1 측벽와 접하는 제1 서브 트렌치와, 상기 제2 측벽과 접하는 제2 서브 트렌치를 포함하고, 상기 제1 서브 트렌치의 상면은, 상기 제2 서브 트렌치의 상면과 다른 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴이 배치되는 기판을 포함하고, 상기 기판을 기준으로, 상기 제1 서브 트렌치의 높이는 상기 제2 서브 트렌치의 높이보다 낮게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 하부를 감싸는 라이너(linear)를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 서로 마주보는 제3 측벽 및 제4 측벽을 포함하고, 상기 제1 트렌치에 인접하는 제2 핀형 패턴과, 상기 제1 핀형 패턴의 상기 제1 측벽 및 상기 제2 핀형 패턴의 제4 측벽에 인접하여 형성되는 제2 트렌치를 더 포함하고, 상기 필드 절연막은 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우고, 상기 제2 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제2 핀형 패턴의 하부와 상부를 구분하는 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고, 상기 제1 높이에서 측정한 상기 제4 측벽과 상기 제2 핀 중심선 사이의 제3 거리는, 상기 제2 높이에서 측정한 상기 제4 측벽과 상기 제2 핀 중심선 사이의 제4 거리보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀 중심선과 상기 제2 핀 중심선 사이에, 상기 제1 핀 중심선 및 상기 제2 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고, 상기 필드 중심선을 기준으로, 상기 제2 측벽과 상기 제3 측벽은 서로 대칭일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴은 상기 제1 트렌치에 의해 정의되고, 상기 제1 트렌치의 제1 깊이는 상기 제2 트렌치의 제2 깊이보다 얕거나 같을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치는 액티브 영역을 정의할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 트렌치에 의해 정의되는 제3 핀형 패턴을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 핀형 패턴은, 서로 마주보는 제5 측벽 및 제6 측벽을 포함하고, 상기 제3 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제3 핀형 패턴의 하부와 상부를 구분하는 제3 경계선과, 상기 제3 경계선과 직교하고 상기 제3 핀형 패턴의 상부의 최상부와 만나는 제3 핀 중심선을 포함하고, 상기 제3 핀 중심선을 기준으로, 상기 제5 측벽과 상기 제6 측벽은 대칭일 수 있다.
본 발명의 몇몇 실시예에서, 서로 마주보는 제3 측벽 및 제4 측벽을 포함하는 제2 핀형 패턴을 더 포함하고, 상기 제2 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제2 핀형 패턴의 하부와 상기 제2 핀형 패턴의 상부 사이의 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고, 상기 제2 핀 중심선을 기준으로, 상기 제3 측벽과 상기 제4 측벽은 대칭일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴, 상기 제1 핀형 패턴을 가로지르도록 형성되는 게이트 전극, 및 상기 제1 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제1 핀형 패턴의 하부와 상부를 구분하는 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선과, 상기 제1 핀 중심선과 평행하고 제1 지점에서 접하는 제1 라인과, 상기 제1 핀 중심선과 평행하고 제2 지점에서 접하는 제2 라인을 포함하되, 상기 제2 라인은 상기 제1 라인보다 상기 제1 핀 중심선에 가깝고, 상기 제2 지점은 상기 제1 지점 아래에 위치한다.
본 발명의 몇몇 실시예에서, 상기 제2 라인은, 상기 제1 라인보다 상기 제1 핀 중심선에 더 가까이 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1핀 중심선과 상기 제1 라인은, 서로 오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀 중심선은, 상기 제1 라인 및 상기 제2 라인보다, 상기 제1 핀형 패턴의 외측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴을 정의하는 제1 트렌치를 더 포함하되, 상기 제1 측벽과 인접한 상기 제1 트렌치의 바닥면으로부터 돌출된 돌출 구조를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 서로 마주보는 제3 측벽 및 제4 측벽을 포함하고, 상기 제1 핀형 패턴에 인접하는 제2 핀형 패턴과, 서로 마주보는 상기 제1 핀형 패턴의 제2 측벽 및 상기 제2 핀형 패턴의 제3 측벽 사이에 형성되는 제1 트렌치를 더 포함하고, 상기 제2 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제2 핀형 패턴의 하부와 상부를 구분하는 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선과, 상기 제2 핀 중심선과 평행하고 제3 지점에서 접하는 제3 라인과, 상기 제2 핀 중심선과 평행하고 제4 지점에서 접하는 제4 라인을 포함하되, 상기 제3 평행선은 상기 제4 평행선보다 상기 제2 핀 중심선에 가깝고, 상기 제4 지점은 상기 제3 지점 아래에 위치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 제2 측벽과 상기 제2 핀형 패턴의 제3 측벽은 상기 필드 절연막을 사이에 두고 서로 마주보고, 상기 제1 핀 중심선과 상기 제2 핀 중심선 사이에, 상기 제1 핀 중심선 및 상기 제2 핀 중심선으로부터 동일 거리에 위치하는 필드 중심선이 정의되고, 상기 필드 중심선을 기준으로, 상기 제2 측벽과 상기 제3 측벽은 대칭일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 라인과 상기 제4 라인은, 상기 필드 중심선으로부터 동일 거리에 위치할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴, 상기 제1 핀형 패턴과 최인접한 제2 핀형 패턴, 상기 제2 핀형 패턴과 최인접한 제3 핀형 패턴, 상기 제1 내지 제3 핀형 패턴을 가로지르도록 형성되는 게이트 전극, 및 상기 제1 내지 제3 핀형 패턴의 일부와 접촉하는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제1 핀형 패턴의 하부와 상부를 구분하는 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하되, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이의 트렌치의 하면을 기준으로, 제1 높이에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제1 거리는, 상기 제1 높이보다 낮은 제2 높이에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제2 거리보다 크고, 상기 제1 핀 중심선과 평행하고 상기 제2 핀형 패턴의 최상부와 만나는 제2 핀 중심선과 상기 제1 핀 중심선 간의 제1 간격은, 상기 제1 핀 중심선과 평행하고 상기 제3 핀형 패턴의 최상부와 만나는 제3 핀 중심선과 상기 제2 핀 중심선 간의 제2 간격과 다르다.
본 발명의 몇몇 실시예에서, 상기 제2 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부를 포함하고, 상기 제3 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부를 포함하되, 상기 제1 핀형 패턴의 상부와 상기 제2 핀형 패턴의 상부 사이의 제1 면적은, 상기 제2 핀형 패턴의 상부와 상기 제3 핀형 패턴의 상부 사이의 제2 면적과 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 간격은 상기 제2 간격보다 크고, 상기 제1 면적은 상기 제2 면적보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 간격은 상기 제2 간격보다 작고, 상기 제1 면적은 상기 제2 면적보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀 중심선에 평행한 직선에 접하는 상기 제1 측벽 상의 제1 지점 및 제2 지점을 포함하되, 상기 제2 지점은 상기 제1 지점 아래에 위치하고, 상기 제2 지점은 상기 제1 지점보다 상기 제1 핀 중심선에 가까울 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 지점을 지나고, 상기 제1 핀 중심선에 평행한 제1 라인과, 상기 제2 지점을 지나고, 상기 제1 핀 중심선에 평행한 제2 라인을 더 포함하되, 상기 제2 라인은, 상기 제1 라인보다 상기 제1 핀 중심선에 더 가까이 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 지점을 지나고, 상기 제1 핀 중심선에 평행한 제1 라인과, 상기 제2 지점을 지나고, 상기 제1 핀 중심선에 평행한 제2 라인을 더 포함하되, 상기 제1 핀 중심선은, 상기 제1 라인과 상기 제2 라인 사이에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 높이와, 상기 제2 또는 제3 핀형 패턴의 높이는 서로 다를 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은, 서로 분리된 제1 액티브 영역과 제2 액티브 영역을 정의하는 제1 깊이의 제1 트렌치, 상기 제1 액티브 영역 내에 제1 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제2 깊이의 제2 트렌치, 상기 제2 액티브 영역 내에 제2 핀형 패턴을 정의하고, 상기 제1 깊이보다 얕은 제3 깊이의 제3 트렌치, 상기 제1 및 제2 핀형 패턴을 가로지르도록 형성되는 제1 게이트 전극, 및 상기 제1 트렌치의 일부, 상기 제2 트렌치의 일부 및 상기 제3 트렌치의 일부를 채우는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은, 서로 마주보는 제1 측벽 및 제2 측벽과, 상기 필드 절연막에 둘러싸인 하부와, 상기 제1 게이트 전극에 둘러싸인 상부와, 상기 제1 핀형 패턴의 하부와 상부를 구분하는 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선과, 상기 제1 핀 중심선과 평행하고 제1 지점에서 접하는 제1 라인과, 상기 제1 핀 중심선과 평행하고 제2 지점에서 접하는 제2 라인을 포함하되, 상기 제2 라인은 상기 제1 라인보다 상기 제1 핀 중심선에 가깝고, 상기 제2 지점은 상기 제1 지점 아래에 위치하고, 상기 제2 핀형 패턴은, 상기 제1 트렌치의 중앙에 위치하는 제1 필드 중심선을 기준으로 상기 제1 핀형 패턴과 대칭이다.
본 발명의 몇몇 실시예에서, 서로 분리된 제3 액티브 영역과 제4 액티브 영역을 정의하는 제4 깊이의 제4 트렌치와, 상기 제3 액티브 영역 내에 제3 핀형 패턴을 정의하고, 상기 제4 깊이보다 얕은 제5 깊이의 제5 트렌치와, 상기 제4 액티브 영역 내에 제4 핀형 패턴을 정의하고, 상기 제4 깊이보다 얕은 제6 깊이의 제6 트렌치와, 상기 제3 및 제4 핀형 패턴을 가로지르도록 형성되는 제2 게이트 전극을 더 포함하되, 상기 제3 핀형 패턴은, 서로 마주보는 제3 측벽 및 제4 측벽과, 상기 필드 절연막에 둘러싸인 하부와, 상기 제2 게이트 전극에 둘러싸인 상부와, 상기 제3 핀형 패턴의 하부와 상부를 구분하는 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제3 핀형 패턴의 상부의 최상부와 만나는 제3 핀 중심선과, 상기 제3 핀 중심선과 평행하고 제3 지점에서 접하는 제3 라인과, 상기 제3 핀 중심선과 평행하고 제4 지점에서 접하는 제4 라인을 포함하고, 상기 제4 핀형 패턴은, 상기 제4 트렌치의 중앙에 위치하는 제2 필드 중심선을 기준으로 상기 제3 핀형 패턴과 대칭일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 라인과 상기 제2 라인 간의 제1 간격은, 상기 제3 라인과 상기 제4 라인 간의 제2 간격과 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 간의 제3 간격는, 상기 제3 핀형 패턴과 상기 제4 핀형 패턴 간의 제4 간격보다 크고, 상기 제1 간격은 상기 제2 간격보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴은, 상기 제1 트렌치에 최인접하게 배치될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4a는 도 3에서 게이트 전극을 제외하고 도시한 도면이다.
도 4b는 도 4a의 일부를 확대한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 다른 변형예를 설명하기 위한 도면이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 또 다른 변형예를 설명하기 위한 도면이다.
도 8a 및 8b은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 B - B를 따라서 절단한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 도 11의 B - B를 따라서 절단한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 도 13의 C - C를 따라서 절단한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 다른 변형예를 설명하기 위한 도면이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 도 17의 B - B를 따라서 절단한 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 20a는 도 19의 D - D를 따라서 절단한 단면도이다.
도 20b는 도 19의 E - E를 따라서 절단한 단면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 4a는 도 3에서 게이트 전극을 제외하고 도시한 도면이다. 도 4b는 도 4a의 일부를 확대한 도면이다.
도 1 내지 도 4b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 기판(100), 제1 핀형 패턴(110)과, 게이트 전극(210) 등을 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제1 핀형 패턴(110)은 제1 방향(X)을 따라서 길게 연장될 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치(1)에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
제1 핀형 패턴(110)은 직사각형 형태인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 제1 핀형 패턴(110)이 직사각형 형태인 경우, 장변(long side)과 단변(short side)을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성되고, 제1 핀형 패턴(110) 주변에 배치될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 일부를 둘러싸도록 형성될 수 있다. 제1 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 필드 절연막(105)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 핀형 패턴(110) 및 필드 절연막(105)에 관한 설명은 도 4b를 참조하여 구체적으로 설명하도록 한다.
게이트 전극(210)은 제2 방향(Y)으로 연장되어, 제1 핀형 패턴(110)을 가로지르도록 형성될 수 있다. 게이트 전극(210)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 배치될 수 있다.
게이트 전극(210)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(210)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 이러한 게이트 전극(210)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(115, 212)은 제1 핀형 패턴(110)과 게이트 전극(210) 사이에 형성될 수 있다. 게이트 절연막(115, 212)은 계면막(115)과 고유전율 절연막(212)을 포함할 수 있다.
계면막(115)은 제1 핀형 패턴(110)의 일부를 산화시켜 형성될 수 있다. 계면막(115)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 제1 핀형 패턴(110)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(115)은 실리콘 산화막을 포함할 수 있다.
고유전율 절연막(212)은 계면막(115)과 게이트 전극(210) 사이에 형성될 수 있다. 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율 절연막(212)은 게이트 전극(210)과 필드 절연막(105) 사이에 형성될 수 있다.
고유전율 절연막(212)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
스페이서(214)는 제2 방향(Y)으로 연장된 게이트 전극(210)의 측벽 상에 배치될 수 있다. 스페이서(214)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도 2에서는 스페이서(214)의 일 측면을 직선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(214)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(214)의 형상은 도시된 것과 달리 곡선형 또는 L자형 등으로 변형될 수 있다.
소오스 또는 드레인(117)은 게이트 전극(210)의 양측에, 제1 핀형 패턴(110) 상에 형성될 수 있다. 소오스 또는 드레인(117)은 에피 공정에 의해 형성될 수 있다. 소오스 또는 드레인(117)은 예를 들어, 상승된 소오스 또는 드레인일 수 있다. 이때, 소오스 또는 드레인(117)의 하부는, 도 2에 나타난 것과 같이, 라운드된 형태로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 소오스 또는 드레인(117)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 실시예에 따른 반도체 장치(1)가 NMOS 트랜지스터인 경우, 소오스 또는 드레인(117)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘일 때, 소오스 또는 드레인(117)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
한편, 도 3을 참조하면, 제1 핀형 패턴(110)은 상부(112)와 하부(111)을 포함할 수 있다. 제1 핀형 패턴(110)은 제1 깊이의 제1 얕은 트렌치(shallow trench)(T1)에 의해 정의되고, 제1 액티브 영역(ACT1)은 제1 얕은 트렌치(T1)보다 깊은 제2 깊이의 제1 깊은 트렌치(deep trench)(DT1)에 의해 정의될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)에서, 제1 얕은 트렌치(T1) 및 제1 깊은 트렌치(DT1)는 제1 핀형 패턴(110)의 양측에 배치될 수 있다.
여기서, 제1 얕은 트렌치(T1)와 제1 깊은 트렌치(DT1)는 바로 인접하여 배치될 수 있다. 여기서, 바로 인접한다는 의미는, 제1 깊은 트렌치(DT1)와 제1 얕은 트렌치(T1) 사이에, 다른 제1 깊이의 얕은 트렌치가 배치되지 않는다는 의미이다.
필드 절연막(105)은 제1 얕은 트렌치(T1)의 일부 및 제1 깊은 트렌치(DT1)의 일부를 채우도록 형성될 수 있다.
이하에서 설명하는 도면에서는, 설명의 편의를 위하여, 게이트 전극(210), 게이트 절연막(115, 212) 등을 제외하고 도시하였다.
도 4a를 참조하면, 본 발명의 실시예에 따른 반도체 장치(1)의 제1 핀형 패턴(110)은 서로 마주보는 제1 측벽(S11)과 제2 측벽(S12)을 포함할 수 있다. 제1 핀형 패턴(110)은 상부(112)와 하부(111)을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 제1 핀형 패턴(110)의 상부(112) 및 제1 핀형 패턴(110)의 하부(111) 사이의 제1 경계선(M1)을 포함할 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)의 일부와 접촉할 수 있다. 제1 핀형 패턴(110) 중, 제1 핀형 패턴(110)의 하부(111)는 필드 절연막(105)에 둘러싸일 수 있고, 제1 핀형 패턴(110)의 상부(112)는 게이트 전극(210)에 둘러싸일 수 있다.
제1 경계선(M1)은 필드 절연막(105)과 접하는 제1 핀형 패턴(110)의 하부(111)와, 필드 절연막(105)과 접하지 않는 제1 핀형 패턴(110)의 상부(112) 사이의 경계일 수 있다. 또한, 제1 경계선(M1)은 필드 절연막(105)이 제1 측벽(S11) 및 제2 측벽(S12)과 만나는 지점을 연결하는 선일 수 있다.
또한, 제1 핀형 패턴(110)은 제1 경계선(M1)과 직교하고, 제1 핀형 패턴(110)의 최상부(P0)와 만나는 제1 핀 중심선(C1)을 포함할 수 있다. 즉, 제1 핀 중심선(C1)은 제1 핀형 패턴(110)의 상부(112)의 최상부(P0)와 만날 수 있다.
여기서, 제1 핀형 패턴(110)의 최상부(P0)는 제1 경계선(M1)과 평행인 선을 이동하여, 제1 핀형 패턴(110)과 마지막까지 만나는 지점일 수 있다. 또한, 제1 핀형 패턴(110)의 최상부(P0)가 평평한 면을 이루고 있을 경우, 제1 핀형 패턴(110)의 최상부(P0)는 평평한 면의 중간 지점일 수 있다.
제1 핀형 패턴(110)은 일측으로 굽은 형상을 가질 수 있다. 예를 들어, 제1 핀형 패턴(110)의 제1 측벽(S11)은 S자로 휘어진 형태를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 핀형 패턴(110)은 제1 핀 중심선(C1)에 평행한 직선에 접하는 제1 측벽(S11) 상의 제1 지점(P1) 및 제2 지점(P2)을 포함할 수 있다. 구체적으로, 제1 핀 중심선(C1)을 제1 핀형 패턴(110)의 외측으로 평행하게 움직일때, 제1 측벽(S11)과 접하는 지점이 제1 지점(P1) 및 제2 지점(P2)이 된다.
제1 지점(P1)은 제2 지점(P2)보다 제1 핀형 패턴(110)의 외측에 배치될 수 있다. 또한, 제2 지점(P2)은 제1 지점(P1) 아래에 위치하고, 제2 지점(P2)은 제1 지점(P1)보다 제1 핀 중심선(C1)에 가까이 배치될 수 있다.
이때, 제1 핀 중심선(C1)에 평행한 제1 라인(L1)과 제2 라인(L2)을 그릴 수 있다. 제1 라인(L1)은 제1 지점(P1)을 지나고, 제2 라인(L2)은 제2 지점(P2)을 지날 수 있다. 제1 라인(L1)과 제2 라인(L2)은 제1 경계선(M1)에 수직할 수 있다.
제2 라인(L2)은 제1 라인(L1)보다 제1 핀 중심선(C1)에 더 가까이 배치될 수 있다. 이에 따라, 제1 핀형 패턴(110)의 제1 측벽(S11)의 하부는, 제1 지점(P1)보다 제1 핀 중심선(C1)에 가깝도록 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 라인(L1)과 제2 라인(L2)는 거리는 D11만큼 이격될 수 있다. 제1 라인(L1)과 제2 라인(L2)는 거리(D11)가 증가할 때, 제1 측벽(S11)의 휘어짐은 더 커질 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)에서, 제1 핀형 패턴(110)의 제1 측벽(S11)과 제2 측벽(S12)은, 제1 핀 중심선(C1)을 기준으로 비대칭일 수 있다. 예를 들어, 제1 핀형 패턴(110)의 상부(112)의 제1 측벽(S11)과, 제1 핀형 패턴(110)의 상부(112)의 제2 측벽(S12)은 제1 핀 중심선(C1)을 기준으로 비대칭일 수 있다.
여기서, 제1 핀형 패턴(110)의 비대칭은 다음과 같이 정의될 수 있다.
제1 얕은 트렌치(T1)의 하면을 기준으로 제1 높이(h22)에서 측정한 제1 측벽(S11)과 제1 핀 중심선(C1) 사이의 제1 거리(L12)는, 제1 높이(h22)보다 낮은 제2 높이(h23)에서 측정한 제1 측벽(S11)과 제1 핀 중심선(C1) 사이의 제2 거리(L13)보다 클 수 있다. 이때, 제1 높이(h22)와 제2 높이(h23)는, 제1 경계선(M1)의 높이보다 낮을 수 있다.
이때, 제1 거리(L12)와 제2 거리(L13)는, 제1 경계선(M1) 상에서 측정한 제1 측벽(S11)과 제1 핀 중심선(C1) 사이의 거리(L11)보다 작을 수 있다.
또한, 제1 높이(h22)에서 측정한 제2 측벽(S12)과 제1 핀 중심선(C1) 사이의 거리(L22)는, 제1 높이(h22)보다 작은 제2 높이(h23)에서 측정한 제2 측벽(S12)과 제1 핀 중심선(C1) 사이의 거리(L23)보다 작을 수 있다.
또한, 제1 핀 중심선(C1)과 제1 핀형 패턴(110)의 상부(112)의 제1 측벽(S11) 사이의 거리는, 제1 경계선(M1)으로부터 멀어짐에 따라 감소할 수 있다. 즉, 제1 경계선(M1) 상에서 측정한 제1 측벽(S11)과 제1 핀 중심선(C1) 사이의 거리(L11)는, 제1 경계선(M1)과 평행하고 제1 핀형 패턴(110)의 상부(112)를 가로지르는 라인(M0) 상에서 측정한 제1 측벽(S11)과 제1 핀 중심선(C1) 사이의 거리(L14)보다 클 수 있다. 이때, 라인(M0)에서 측정한 제2 측벽(S12)과 제1 핀 중심선(C1) 사이의 거리(L24)는, 제1 측벽(S11)과 제1 핀 중심선(C1) 사이의 거리(L14)보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 높이(h22)에서 측정한 제2 측벽(S12)과 제1 핀 중심선(C1) 사이의 거리(L22)는, 제1 높이(h22)에서 측정한 제1 측벽(S11)과 제1 핀 중심선(C1) 사이의 거리(L12)보다 클 수 있다. 마찬가지로, 제2 높이(h23)에서 측정한 제2 측벽(S12)과 제1 핀 중심선(C1) 사이의 거리(L23)는, 제1 높이(h22)에서 측정한 제1 측벽(S11)과 제1 핀 중심선(C1) 사이의 거리(L13)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 제1 핀형 패턴(110)의 제2 측벽(S12)은 제1 변곡점(P3)을 포함하고, 제1 핀형 패턴(110)의 제1 측벽(S11)은 제2 변곡점(P4)을 포함할 수 있다. 제1 경계선(M1)으로부터 제1 변곡점(P1)까지의 거리는 h31이고, 제1 경계선(M1)으로부터 제2 변곡점(P2)까지의 거리는 h21-h22일 수 있다.
제2 측벽(S12)의 제1 변곡점(P3)까지의 거리(h31)는, 제1 측벽(S11)의 제2 변곡점(P4)까지의 거리(h21-h22)와 다를 수 있다.
또한, 제2 측벽(S12)의 제1 변곡점(P3)은 제1 핀형 패턴(110)의 상부(112)에 포함되고, 제1 측벽(S11)의 제2 변곡점(P4)은 제1 핀형 패턴(110)의 하부(111)에 포함될 수 있다. 즉, 제2 측벽(S12)의 제1 변곡점(P3)은 필드 절연막(105)의 상면보다 위에 위치하고, 제1 측벽(S11)의 제2 변곡점(P4)은 필드 절연막(105) 내에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 변형예(2)에서, 제1 핀형 패턴(110)의 상부(112)는 앞에서 설명한 본 발명의 반도체 장치(1)보다 우측으로 더 기울어진 프로파일로 형성될 수 있다.
구체적으로, 제1 핀 중심선(C1)에 평행한 직선에 접하는 제1 측벽(S11) 상의 제1 지점(P1) 및 제2 지점(P2)을 포함할 수 있다. 제1 핀 중심선(C1)을 제1 핀형 패턴(110)의 평행하게 움직일때, 제1 측벽(S11)과 접하는 지점이 제1 지점(P1)과 제2 지점(P2)이 된다. 제1 지점(P1)은 제2 지점(P2)보다 제1 핀형 패턴(110)의 외측에 배치될 수 있다. 제2 지점(P2)은 제1 지점(P1) 아래에 위치할 수 있고, 제2 지점(P2)은 제1 지점(P1)보다 제1 핀 중심선(C1)에 가까울 수 있다. 예를 들어, 제2 지점(P2)은 제1 핀 중심선(C1) 상에 배치될 수 있다.
제1 지점(P1)을 지나고, 제1 핀 중심선(C1)에 평행한 직선을 제1 라인(L1)이라고 하고, 제2 지점(P2)을 지나고, 제1 핀 중심선(C1)에 평행한 직선을 제2 라인(L2)이라 정의할 때, 제2 라인(L2)은 제1 핀 중심선(C1)과 오버랩될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제2 라인(L2)은 제1 라인(L1)보다 제1 핀 중심선(C1)에 가까이에 배치될 수 있다.
이에 따라, 제1 핀형 패턴(110)의 제1 측벽(S11)의 하부의 일부는 제1 핀 중심선(C1)과 접할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 제1 핀형 패턴(110)의 상부는 우측이 아닌 좌측으로 프로파일로 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 다른 변형예를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 다른 변형예(3)에서, 제1 핀형 패턴(110)의 상부(112)는 앞에서 설명한 본 발명의 반도체 장치(2)보다 우측으로 더 기울어진 프로파일이 될 수 있다.
구체적으로, 제1 라인(L1)은 제2 라인(L2)보다 제1 핀 중심선(C1)에 가까이에 위치할 수 있다.
이때, 제1 핀 중심선(C1)은 제1 경계선(M1)과 직교하고, 제1 핀형 패턴(110)의 최상부(P0)와 만나는 직선이며, 실질적으로 제1 핀형 패턴(110)의 무게중심에 해당하지 않을 수 있다. 제1 핀 중심선(C1)은 제1 라인(L1) 및 제2 라인(L2)보다 제1 핀형 패턴(110)의 외측에 위치할 수 있다.
또한, 제1 핀형 패턴(110)에서 제1 측벽(S11)의 길이는 제2 측벽(S12)의 길이보다 짧을 수 있다. 여기에서, 제1 측벽(S11)과 제2 측벽(S12)이 만나는 점은 제1 핀형 패턴(110)의 최상부(P0)가 될 수 있으며, 예를 들어, 최상부(P0)를 기준으로 오른쪽이 제1 측벽(S11), 왼편이 제2 측벽(S12)이 될 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 제1 핀형 패턴(110)의 상부(112)는 우측이 아닌 좌측으로 기울어진 형태가 될 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 또 다른 변형예를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 7a을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 또 다른 변형예(4a)는 돌출 구조(protrusion structure)(PRT)을 더 포함할 수 있다.
돌출 구조(PRT)는 제1 얕은 트렌치(T1)의 바닥에서 돌출되어 형성되고, 필드 절연막(105)의 상면보다는 낮도록 형성될 수 있다. 돌출 구조(PRT)는 제1 얕은 트렌치(T1)와 제1 깊은 트렌치(DT1)의 경계에 위치할 수 있다.
또한, 도 7a에서, 돌출 구조(PRT)는 제1 핀형 패턴(110)의 일측에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 돌출 구조(PRT)는 제1 핀형 패턴(110)의 양측에 형성될 수 있음은 물론이다. 돌출 구조(PRT)는 이하에서 설명할 본 발명의 몇몇 실시예에 따른 반도체 장치에(예를 들어, 얕은 트렌치와 깊은 트렌치 사이에) 모두 나타날 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 7b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 또 다른 변형예(4b)에서, 제1 핀형 패턴(110)은 제1 얕은 트렌치(T1)에 의해 정의된다. 이때, 제1 얕은 트렌치(T1)는 제1 측벽(S11)와 접하는 제1 서브 트렌치(T12)와, 제2 측벽(S12)과 접하는 제2 서브 트렌치(T11)를 포함할 수 있다.
제1 서브 트렌치(T12)의 상면은, 제2 서브 트렌치(T11)의 상면과 다른 평면 상에 배치될 수 있다. 즉, 기판의 상면을 기준으로, 제1 서브 트렌치(T12)의 높이(h11)는 제2 서브 트렌치(T11)의 높이(h12)와 다를 수 있다. 예를 들어, 제1 서브 트렌치(T12)의 높이(h11)는 제2 서브 트렌치(T11)의 높이(h12)보다 낮게 형성될 수 있고, 제1 서브 트렌치(T12)의 높이(h11)는 제2 서브 트렌치(T11)의 높이(h12)와 h13만큼 차이가 날 수 있다. 이때, 제1 서브 트렌치(T12)의 상면은 제1 깊은 트렌치(DT1)의 상면보다 위쪽에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 7c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 또 다른 변형예(4c)에서, 제1 핀형 패턴(110)은 제1 얕은 트렌치(T1)와 제1 깊은 트렌치(DT1)에 의해 정의된다.
이때, 제1 핀형 패턴(110)의 제1 측벽(S11)은 제1 깊은 트렌치(DT1)와 접하고, 제2 측벽(S12)은 제1 얕은 트렌치(T1)와 접할 수 있다. 즉, 제1 측벽(S11)의 최하단과, 제2 측벽(S12)의 최하단의 높이는 서로 다를 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 8a 및 8b은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 8a 및 도 8b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(5a, 5b)는 라이너(180, 181)(liner)를 더 포함할 수 있다.
구체적으로, 도 8a를 참조하면, 라이너(180)는 제1 핀형 패턴(110)의 하부(111)의 측면 및 제1 얕은 트렌치(T1) 상에 형성될 수 있다. 라이너(180)는 제1 액티브 영역(ACT1)의 상면 및 제1 핀형 패턴(110)의 측면 상에 컨포멀하게 형성될 수 있다. 라이너(180)는 폴리 실리콘(poly-Si), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 등을 포함할 수 있다. 라이너(180)는 화학적 산화공정 또는 에치백 공정을 통하여 형성될 수 있다. 예를 들어, 라이너(180)는 ALD, ISSG 공정을 통해 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도면에 명확하게 도시하지는 않았으나, 상기 라이너(180)는 복수의 레이어를 포함할 수 있다. 이때, 라이너(180)는 서로 다른 물질을 포함하는 제1 레이어와 제2 레이어를 포함할 수 있다. 예를 들어, 제1 레이어는 폴리 실리콘(poly-Si)을 포함하고, 제2 레이어는 실리콘 질화물(SiN)을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 8b를 참조하면, 라이너(181)는 제1 핀형 패턴(110)의 하부(111)의 측면, 제1 얕은 트렌치(T1), 제1 깊은 트렌치(DT1) 상에 형성될 수 있다. 이때, 라이너(181)는 일정한 두께로 컨포멀하게 형성될 수 있다. 제1 핀형 패턴(110)의 하부(111)의 측면, 제1 얕은 트렌치(T1) 및 제1 깊은 트렌치(DT1) 상에 형성된 라이너(181)는 동일한 물질로 일체로 형성될 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, 상기 라이너(181)는 복수의 레이어를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10은 도 9의 B - B를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다. 또한, 도 10은 게이트 전극(210)을 제외하고 핀형 패턴 및 필드 절연막을 도시하였다.
도 9 및 도 10을 참고하면, 본 발명의 다른 실시예에 따른 반도체 장치(6)는 제2 핀형 패턴(120)을 더 포함할 수 있다. 제2 핀형 패턴(120)은 제1 핀형 패턴(110)과 최인접하여 형성될 수 있다.
제2 핀형 패턴(120)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제2 핀형 패턴(120)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 필드 절연막(105)은 제2 핀형 패턴(120)의 일부와 접촉할 수 있다.
제2 핀형 패턴(120)은 제1 깊이의 제1 얕은 트렌치(T1)에 의해 정의될 수 있다. 제1 얕은 트렌치(T1)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 배치되어, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)을 구분할 수 있다. 제2 핀형 패턴(120)의 양측에, 제1 얕은 트렌치(T1)가 배치될 수 있다.
제2 핀형 패턴(120)은 서로 마주보는 제3 측벽(S21)과 제4 측벽(S22)을 포함할 수 있다. 제2 핀형 패턴(120)은 상부(122)와 하부(121)을 포함할 수 있다. 또한, 제2 핀형 패턴(120)은 제2 핀형 패턴(120)의 상부(122) 및 제2 핀형 패턴(120)의 하부(121) 사이의 제2 경계선(M2)을 포함할 수 있다.
제1 핀형 패턴(110)과 제2 핀형 패턴(120)을 구분하는 제1 얕은 트렌치(T1)는 제1 핀형 패턴(110)의 제2 측벽(S12)과 제2 핀형 패턴(120)의 제3 측벽(S21) 사이에 배치될 수 있다. 제1 액티브 영역(ACT1)을 정의하는 제1 깊은 트렌치(DT1)는 제1 핀형 패턴(110)의 제1 측벽(S11)과 제2 핀형 패턴(120)의 제4 측벽(S22)에 각각 인접하여 형성될 수 있다. 이때, 제1 얕은 트렌치(T1)의 깊이는 제1 깊은 트렌치(DT1)의 깊이보다 얕거나 같을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 도면에 명확하게 나타나지는 않았으나, 제1 얕은 트렌치(T1)와 제1 깊은 트렌치(DT1)의 경계에 돌출 구조(도 7a의 PRT)가 위치할 수 있다. 이때, 돌출 구조(도 7a의 PRT)는 제1 핀형 패턴(110)의 일측 또는 제2 핀형 패턴(120)의 타측에 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
필드 절연막(105)은 제2 핀형 패턴(120)의 일부와 접촉할 수 있다. 제2 핀형 패턴(120) 중, 제2 핀형 패턴(120)의 하부(121)는 필드 절연막(105)에 둘러싸일 수 있고, 제2 핀형 패턴(120)의 상부(122)는 게이트 전극(210)에 둘러싸일 수 있다.
또한, 제2 핀형 패턴(120)은 제2 경계선(M2)과 직교하고, 제2 핀형 패턴(120)의 최상부(P0)와 만나는 제2 핀 중심선(C2)을 포함할 수 있다. 즉, 제2 핀 중심선(C2)은 제2 핀형 패턴(120)의 상부(122)의 최상부(P02)와 만날 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(6)에서, 제1 핀형 패턴(110)의 제1 측벽(S11)과 제2 측벽(S12)은, 제1 핀 중심선(C1)을 기준으로 비대칭이고, 제2 핀형 패턴(120)의 제3 측벽(S21)과 제4 측벽(S22)은, 제2 핀 중심선(C2)을 기준으로 비대칭일 수 있다. 예를 들어, 제1 핀형 패턴(110)은 일측으로 굽은 형상을 가질 수 있고, 제2 핀형 패턴(120)은 타측으로 굽은 형상을 가질 수 있다.
좀더 구체적으로, 제2 핀형 패턴(120)은 제2 핀 중심선(C2)에 평행한 직선에 접하는 제4 측벽(S22) 상의 제3 지점(P5) 및 제4 지점(P6)을 포함할 수 있다. 구체적으로, 제2 핀 중심선(C2)을 제2 핀형 패턴(120)의 외측으로 평행하게 움직일 때, 제4 측벽(S22)과 접하는 지점이 제3 지점(P5)과 제4 지점(P6)이 된다.
제3 지점(P5)은 제4 지점(P6)보다 제2 핀형 패턴(120)의 외측에 배치될 수 있다. 또한, 제4 지점(P6)은 제3 지점(P5) 아래에 위치하고, 제4 지점(P6)은 제3 지점(P5)보다 제2 핀 중심선(C2)에 가까울 수 있다.
이때, 제3 라인(L3)은 제3 지점(P5)을 지나고, 제2 핀 중심선(C2)에 평행할 수 있다. 마찬가지로, 제4 라인(L4)은 제4 지점(P6)을 지나고, 제2 핀 중심선(C2)에 평행할 수 있다. 따라서, 제3 라인(L3)과 제4 라인(L4)은 제2 경계선(M2)에 수직할 수 있다.
제4 라인(L4)은 제3 라인(L3)보다 제2 핀 중심선(C2)에 더 가까이 배치될 수 있다. 이에 따라, 제2 핀형 패턴(120)의 제4 측벽(S22)의 하부는, 제3 지점(P5)보다 제2 핀 중심선(C2)에 가깝도록 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 얕은 트렌치(T1)의 하면을 기준으로 제1 높이에서 측정한 제4 측벽(S22)과 제2 핀 중심선(C2) 사이의 제3 거리는, 제2 높이에서 측정한 제4 측벽(S22)과 제2 핀 중심선(C2) 사이의 제4 거리보다 클 수 있다.
추가적으로, 제1 핀 중심선(C1)과, 제2 핀 중심선(C2) 사이에, 제1 핀 중심선(C1) 및 제2 핀 중심선(C2)으로부터 동일한 거리에 위치하는 제1 필드 중심선(FC1)이 정의될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치(6)에서, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 제1 필드 중심선(FC1)을 기준으로 대칭일 수 있다. 제1 핀형 패턴(110)의 제2 측벽(S12)과 제2 핀형 패턴(120)의 제3 측벽(S21)은 제1 필드 중심선(FC1)을 기준으로 대칭일 수 있다. 또한, 제1 핀형 패턴(110)의 제1 측벽(S11)과 제2 핀형 패턴(120)의 제4 측벽(S22)은 제1 필드 중심선(FC1)을 기준으로 대칭일 수 있다.
또한, 동일한 높이에서, 제3 측벽(S21)의 기울기는 제2 측벽(S12)의 기울기와 실질적으로 동일하고, 제4 측벽(S22)의 기울기는 제1 측벽(S11)의 기울기와 실질적으로 동일할 수 있다. 제1 라인(L1)과 제2 라인(L2) 사이의 거리는 제3 라인(L3)과 제4 라인(L4) 사이의 거리와 실질적으로 동일할 수 있다.
또한, 제1 핀형 패턴(110)의 제1 측벽(S11)은 제1 변곡점(P3)을 포함하고, 제2 핀형 패턴(120)의 제3 측벽(S21)은 제3 변곡점(P7)을 포함할 수 있다. 제1 변곡점(P1)은 제1 경계선(M1)으로부터 제1 간격(h31)을 갖고, 제3 변곡점(P7)은 제2 경계선(M2)으로부터 제2 간격(h32)을 가질 수 있다. 이때, 제1 간격(h31)과, 제2 간격(h32)은 실질적으로 동일할 수 있고. 제1 변곡점(P3) 및 제3 변곡점(P7) 모두 필드 절연막(105)과 접하지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 12는 도 11의 B - B를 따라서 절단한 단면도이다. 또한, 도 12는 게이트 전극 등을 제외하고 핀형 패턴 및 필드 절연막을 도시하였다. 설명의 편의상, 이하에서는 도 9 및 도 10을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 및 도 12를 참고하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(7)는 제3 핀형 패턴(130)을 더 포함할 수 있다. 제3 핀형 패턴(130)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 배치될 수 있다. 제3 핀형 패턴(130)은 제3 핀 중심선(C3)을 기준으로 대칭일 수 있다.
또한, 제1 핀 중심선(C1)과 제2 핀 중심선(C2) 사이에, 제1 핀 중심선(C1) 및 제2 핀 중심선(C2)으로부터 동일한 거리에 위치하는 필드 중심선(FC1)은 제3 핀형 패턴(130) 내에 위치할 수 있다. 도 12에서, 제3 핀 중심선(C3)과, 제1 필드 중심선(FC1)이 동일한 것으로 도시하였지만, 본 발명이 이에 제한되는 것은 아니다.
제3 핀형 패턴(130)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제3 핀형 패턴(130)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 필드 절연막(105)은 제3 핀형 패턴(130)의 일부와 접촉할 수 있다.
제3 핀형 패턴(130)은 제1 깊이의 제1 얕은 트렌치(T1)에 의해 정의될 수 있다. 제1 얕은 트렌치(T1)은 제2 핀형 패턴(120)과 제3 핀형 패턴(130) 사이 및 제1 핀형 패턴(110)과 제3 핀형 패턴(130) 사이에 배치되어, 제2 핀형 패턴(120)과 제3 핀형 패턴(130)을 구분할 수 있다. 제3 핀형 패턴(130)의 양측에, 제1 얕은 트렌치(T1)가 배치될 수 있다.
제3 핀형 패턴(130)은 서로 마주보는 제5 측벽과 제6 측벽을 포함할 수 있다. 제3 핀형 패턴(130)은 상부(132)와 하부(131)를 포함할 수 있다. 또한, 제3 핀형 패턴(130)은 제3 핀형 패턴(130)의 상부(132) 및 제3 핀형 패턴(130)의 하부(131) 사이의 제3 경계선(M3)을 포함할 수 있다.
제3 핀형 패턴(130) 중, 제3 핀형 패턴(130)의 하부(131)는 필드 절연막(105)과 접할 수 있고, 제3 핀형 패턴(130)의 상부(132)는 필드 절연막(105)과 접촉하지 않을 수 있다.
또한, 제3 핀형 패턴(130)은 제3 경계선(M3)과 직교하고, 제3 핀형 패턴(130)의 최상부(P03)와 만나는 제3 핀 중심선(C3)을 포함할 수 있다. 즉, 제3 핀 중심선(C3)은 제3 핀형 패턴(130)의 상부(132)의 최상부(P0)와 만날 수 있다. 이때, 제3 핀형 패턴(130)의 제5 측벽과 제6 측벽은, 제3 핀 중심선(C3)을 기준으로 대칭일 수 있다.
본 발명의 반도체 장치(7)에서, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 제1 필드 중심선(FC1)을 기준으로 대칭일 수 있다. 또한, 제3 핀형 패턴(130)도 제1 필드 중심선(FC1)을 기준으로 대칭일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 도 13의 C - C를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 13 및 도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(8)는, 제1 내지 제4 핀형 패턴(110, 120, 130, 140)을 포함할 수 있다. 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 각각 평행하게 배치될 수 있다. 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 제1 얕은 트렌치(T1)에 의해 정의될 수 있다.
제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 동일 피치(P1)를 갖도록 배치될 수 있다. 즉, 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 제1 피치(P1)만큼 동일 간격으로 이격되도록 배치될 수 있다.
이때, 제1 핀형 패턴(110)은, 도 1 내지 도 7c를 참조하여 설명하였던 것과 같이, 비대칭 프로파일을 가질 수 있다. 이에 대한 자세한 설명은 전술하였으므로 생략하도록 한다. 이에 반하여, 제2 내지 제4 핀형 패턴(120, 130, 140)은 대칭인 형상의 프로파일을 가질 수 있다.
구체적으로, 도 14를 참조하면, 제1 핀형 패턴(110)은 일측으로 굽은 형상을 가질 수 있다. 예를 들어, 제1 핀형 패턴(110)의 제1 측벽(S11)은 S자로 휘어진 형태를 가질 수 있다.
제1 핀형 패턴(110)은 필드 절연막(105)에 둘러싸인 하부와, 게이트 전극(210)에 둘러싸인 상부와, 제1 핀형 패턴(110)의 하부와 상부를 구분하는 제1 경계선(M1)과, 제1 경계선(M1)과 직교하고 제1 핀형 패턴(110)의 상부의 최상부와 만나는 제1 핀 중심선(C1)을 포함한다.
이때, 제1 핀 중심선(C1)에 평행한 직선에 접하는 제1 측벽(S11) 상의 제1 지점(P1) 및 제2 지점(P2)을 포함할 수 있다. 제2 지점(P2)은 제1 지점(P1) 아래에 위치하고, 제2 지점(P2)은 제1 지점(P1)보다 제1 핀 중심선(C1)에 가깝게 위치할 수 있다. 제1 핀 중심선(C1)을 기준으로 제1 핀 중심선(C1)에 평행한 제1 라인(L1)과 제2 라인(L2)을 그릴 수 있다.
제1 라인(L1)은 제1 지점(P1)을 지나고, 제1 핀 중심선(C1)에 평행할 수 있다. 마찬가지로, 제2 라인(L2)은 제2 지점(P2)을 지나고, 제1 핀 중심선(C1)에 평행할 수 있다. 제2 라인(L2)은 제1 라인(L1)보다 제1 핀 중심선(C1)에 더 가까이 배치될 수 있다. 이에 따라, 제1 핀형 패턴(110)의 제1 측벽(S11)의 하부는, 제1 지점(P1)보다 제1 핀 중심선(C1)에 가깝도록 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 핀형 패턴(120)과 제3 핀형 패턴(130)은 제1 깊이의 제1 얕은 트렌치(T1)에 의해 정의될 수 있다. 제1 얕은 트렌치(T1)는 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이 및 제2 핀형 패턴(120)과 제3 핀형 패턴(130)에 위치할 수 있다. 또한, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 위치한 제1 얕은 트렌치(T1)는, 제2 핀형 패턴(120)과 제3 핀형 패턴(130) 사이 제1 얕은 트렌치(T1)와 동일한 간격을 가질 수 있다.
제2 핀형 패턴(120)은 상부와 하부를 포함할 수 있다. 또한, 제2 핀형 패턴(120)은 제2 핀형 패턴(120)의 상부 및 제2 핀형 패턴(120)의 하부 사이의 제2 경계선(M2)을 포함할 수 있다. 제2 핀형 패턴(120) 중, 제2 핀형 패턴(120)의 하부는 필드 절연막(105)에 둘러싸일 수 있고, 제2 핀형 패턴(120)의 상부는 게이트 전극(210)에 둘러싸일 수 있다..
또한, 제2 핀형 패턴(120)은 제2 경계선(M2)과 직교하고, 제2 핀형 패턴(120)의 최상부(P0)와 만나는 제2 핀 중심선(C2)을 포함할 수 있다. 즉, 제2 핀 중심선(C2)은 제2 핀형 패턴(120)의 상부의 최상부와 만날 수 있다.
마찬가지로, 제3 핀형 패턴(130)은 상부와 하부를 포함할 수 있다. 또한, 제3 핀형 패턴(130)은 제3 핀형 패턴(130)의 상부 및 제3 핀형 패턴(130)의 하부 사이의 제3 경계선(M3)을 포함할 수 있다. 제3 핀형 패턴(130) 중, 제3 핀형 패턴(130)의 하부는 필드 절연막(105)에 둘러싸일 수 있고, 제3 핀형 패턴(130)의 상부는 게이트 전극(210)에 둘러싸일 수 있다..
또한, 제3 핀형 패턴(130)은 제3 경계선(M3)과 직교하고, 제3 핀형 패턴(130)의 최상부(P0)와 만나는 제3 핀 중심선(C3)을 포함할 수 있다. 즉, 제3 핀 중심선(C3)은 제3 핀형 패턴(130)의 상부의 최상부와 만날 수 있다.
제1 경계선(M1), 제2 경계선(M2), 및 제3 경계선(M3)은 동일한 라인(M11) 상에 위치할 수 있다. 마찬가지로, 제1 핀형 패턴(110)의 최상부, 제2 핀형 패턴(120)의 최상부, 및 제3 핀형 패턴(130)의 최상부도 동일한 라인(M12) 상에 배치될 수 있다.
이때, 제2 핀 중심선(C2)과 제1 핀 중심선(C1) 간의 제1 간격(W11)은, 제3 핀 중심선(C3)과 제2 핀 중심선(C2) 간의 제2 간격(W12)과 다를 수 있다. 예를 들어, 제1 간격(W11)은 제2 간격(W12)보다 클 수 있다. 이는, 제1 핀형 패턴(110)의 제1 측벽(S11)이 제1 액티브 영역(ACT1)의 외측을 향해 굽어진 프로파일을 갖기 때문이다. 다만, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 제1 핀형 패턴(110)의 상부와 제2 핀형 패턴(120)의 상부 사이의 제1 면적(A1)은, 제2 핀형 패턴(120)의 상부와 제3 핀형 패턴(130)의 상부 사이의 제2 면적(B1)과 서로 다를 수 있다. 예를 들어, 제1 면적(A1)은 제2 면적(B1)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다. 설명의 편의상, 이하에서는 도 13 및 도 14를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치의 변형예(9)에서, 제2 핀 중심선(C2)과 제1 핀 중심선(C1) 간의 제1 간격(W21)은, 제3 핀 중심선(C3)과 제2 핀 중심선(C2) 간의 제2 간격(W22)과 동일하거나 작을 수 있다. 예를 들어, 제1 간격(W11)은 제2 간격(W12)과 같을 수 있다. 이는, 제1 핀형 패턴(110)의 상부가 제1 액티브 영역(ACT1)의 내측으로 굽어진 프로파일을 갖기 때문이다. 다만, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 제1 핀형 패턴(110)의 상부와 제2 핀형 패턴(120)의 상부 사이의 제1 면적(A2)은, 제2 핀형 패턴(120)의 상부와 제3 핀형 패턴(130)의 상부 사이의 제2 면적(B2)과 실질적으로 거의 동일하거나 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 다른 변형예를 설명하기 위한 도면이다. 설명의 편의상, 이하에서는 도 13 및 도 14를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치의 변형예(10)에서, 제1 핀형 패턴(110)의 프로파일은, 도 14를 참조하여 설명한 제1 핀형 패턴(110)의 프로파일보다, 제1 액티브 영역(ACT1)의 외측으로 더 굽어질 수 있다.
이에 따라, 제1 핀형 패턴(110)의 제1 핀 중심선(C1)은 제2 라인(L2)보다 제1 핀형 패턴(110)의 외측에 배치될 수 있다. 예를 들어, 제1 핀형 패턴(110)의 제1 핀 중심선(C1)은 제1 라인(L1)과 제2 라인(L2) 사이에 위치할 수 있다. 또한, 도면에 명확하게 도시되지는 않았으나, 제1 핀 중심선(C1)은 제1 라인(L1)보다 제1 핀형 패턴(110)의 외측에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이에 따라, 제2 핀 중심선(C2)과 제1 핀 중심선(C1) 간의 제1 간격(W31)은, 제3 핀 중심선(C3)과 제2 핀 중심선(C2) 간의 제2 간격(W32)과 다를 수 있다. 예를 들어, 제1 간격(W31)은 제2 간격(W32)보다 클 수 있다. 이는, 제1 핀형 패턴(110)의 제1 측벽(S11)이 제1 액티브 영역(ACT1)의 외측을 향해 더 굽어진 프로파일을 갖기 때문이다. 다만, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 제1 핀형 패턴(110)의 상부와 제2 핀형 패턴(120)의 상부 사이의 제1 면적(A3)은, 제2 핀형 패턴(120)의 상부와 제3 핀형 패턴(130)의 상부 사이의 제2 면적(B3)과 서로 다를 수 있다. 예를 들어, 제1 면적(A3)은 제2 면적(B3)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 핀형 패턴(110)의 높이와, 제2 핀형 패턴(120) 또는 제3 핀형 패턴(130)의 높이는 서로 다를 수 있다. 이에 따라, 제1 핀형 패턴(110)의 최상부는, 제2 핀형 패턴(120)의 최상부 또는 제3 핀형 패턴(130)의 최상부와 동일한 라인(M12) 상에 배치되지 않을 수 있다. 예를 들어, 제1 핀형 패턴(110)의 높이와 제2 핀형 패턴(120)의 높이는 D13만큼 차이날 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18은 도 17의 B - B를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 17 및 도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(11)는, 제1 내지 제4 핀형 패턴(110, 120, 130, 140)을 포함할 수 있다. 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제1 액티브 영역(ACT1) 제1 깊은 트렌치(DT1)에 의해 정의될 수 있다.
제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 각각 평행하게 배치될 수 있다. 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 제1 얕은 트렌치(T1)에 의해 정의될 수 있다. 또한, 제1 핀형 패턴(110)와 제4 핀형 패턴(140)은 제1 깊은 트렌치(DT1)에 인접할 수 있다.
제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 동일 피치(P1)를 갖도록 배치될 수 있다. 즉, 제1 내지 제4 핀형 패턴(110, 120, 130, 140)은 제1 피치(P1)만큼 동일하게 이격되도록 배치될 수 있다.
이때, 제1 핀형 패턴(110)과 제4 핀형 패턴(140)은, 도 1 내지 도 7c를 참조하여 설명하였던 것과 같이, 비대칭인 형상의 프로파일을 가질 수 있다. 이에 반하여, 제2 핀형 패턴(120) 및 제3 핀형 패턴(130)은 대칭인 형상의 프로파일을 가질 수 있다. 비대칭 프로파일과 대칭인 형상의 프로파일에 대한 자세한 설명은 전술하였으므로 생략하도록 한다.
구체적으로, 도 18를 참조하면, 제1 핀형 패턴(110)은 일측으로 굽은 형상을 가질 수 있다. 반면, 제4 핀형 패턴(140)은 타측으로 굽은 형상을 가질 수 있다. 제1 핀형 패턴(110)과 제4 핀형 패턴(140)의 전체적인 프로파일은 서로 대칭이 될 수 있다.
제1 핀형 패턴(110)은 제1 핀형 패턴(110)의 상부 및 제1 핀형 패턴(110)의 하부 사이의 제1 경계선(M1)을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 제1 경계선(M1)과 직교하고, 제1 핀형 패턴(110)의 최상부(P0)와 만나는 제1 핀 중심선(C1)을 포함할 수 있다.
마찬가지로, 제2 핀형 패턴(120)은 제1 핀 중심선(C1)과 평행하고, 제2 핀형 패턴(120)의 최상부와 만나는 제2 핀 중심선(C2)을 포함할 수 있다. 제3 핀형 패턴(130)은 제1 핀 중심선(C1)과 평행하고, 제3 핀형 패턴(130)의 최상부와 만나는 제3 핀 중심선(C3)을 포함할 수 있다. 제4 핀형 패턴(140)은 제1 핀 중심선(C1)과 평행하고, 제4 핀형 패턴(140)의 최상부와 만나는 제4 핀 중심선(C4)을 포함할 수 있다.
제2 핀 중심선(C2)과 제3 핀 중심선(C3) 사이에, 제2 핀 중심선(C2) 및 제3 핀 중심선(C3)으로부터 동일한 거리에 위치하는 제1 필드 중심선(FC1)이 정의될 수 있다. 이때, 제1 핀형 패턴(110)과 제4 핀형 패턴(140)는 제1 필드 중심선(FC1)를 중심으로 대칭되도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 핀 중심선(C1)과 제2 핀 중심선(C2) 간의 제1 간격(W41)은, 제2 핀 중심선(C2)과 제3 핀 중심선(C3) 간의 제2 간격(W42)과 다를 수 있다. 반면, 제1 핀 중심선(C1)과 제2 핀 중심선(C2) 간의 제1 간격(W41)은, 제3 핀 중심선(C3)과 제4 핀 중심선(C4) 간의 제3 간격(W43)과 같을 수 있다. 이는, 제1 핀형 패턴(110)과 제4 핀형 패턴(140)이 제1 액티브 영역(ACT1)의 외측을 향해 굽어진 프로파일을 갖기 때문이다. 다만, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 제1 핀형 패턴(110)의 상부와 제2 핀형 패턴(120)의 상부 사이의 제1 면적(A4)은, 제2 핀형 패턴(120)의 상부와 제3 핀형 패턴(130)의 상부 사이의 제2 면적(B4)과 서로 다를 수 있다. 반면, 제1 핀형 패턴(110)의 상부와 제2 핀형 패턴(120)의 상부 사이의 제1 면적(A4)은, 제3 핀형 패턴(130)의 상부와 제4 핀형 패턴(140)의 상부 사이의 제3 면적(C4)과 실질적으로 동일할 수 있다. 예를 들어, 제1 면적(A1)은 제2 면적(B1)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 20a는 도 19의 D - D를 따라서 절단한 단면도이다. 도 20b는 도 19의 E - E를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다. 또한, 도 19a 및 도19b는 제1 게이트 전극 및 제2 게이트 전극 등을 제외하고 핀형 패턴 및 필드 절연막을 도시하였다.
도 19 내지 도 20b를 참조하면, 본 발명의 또 다른 실시예에 다른 반도체 장치(12)의 기판은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함한다. 제1 영역(Ⅰ)은 제1 및 제2 액티브 영역(ACT1, ACT2), 제1 게이트 전극(410), 제1 핀형 패턴(320), 제2 핀형 패턴(330)을 포함할 수 있다. 제2 영역(Ⅱ)은 제3 및 제4 액티브 영역(ACT3, ACT4), 제2 게이트 전극(610), 제3 핀형 패턴(530), 제2 핀형 패턴(540)을 포함할 수 있다.
제1 게이트 전극(410)은 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)을 가로지를 수 있다. 제2 게이트 전극(610)은 제3 액티브 영역(ACT3)과 제4 액티브 영역(ACT4)을 가로지를 수 있다. 이때, 제1 게이트 전극(410)과 제2 게이트 전극(610)은 평행하게 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 19와 도 20a를 참조하면, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 서로 분리되어 배치되며, 제1 깊이의 제1 트렌치(DT3)에 의해 정의될 수 있다.
제1 액티브 영역(ACT1)은 제1 핀형 패턴(320)과 제2 트렌치(T1)를 포함할 수 있다. 제2 트렌치(T1)는 제1 액티브 영역(ACT1) 내에 제1 핀형 패턴(320)을 정의하고, 제1 깊이보다 얕은 제2 깊이로 형성될 수 있다.
마찬가지로, 제2 액티브 영역(ACT2)은 제2 핀형 패턴(330)과 제3 트렌치(T2)를 포함할 수 있다. 제3 트렌치(T2)는 제2 액티브 영역(ACT2) 내에 제2 핀형 패턴(330)을 정의하고, 제1 깊이보다 얕은 제3 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 트렌치(DT3)와, 제2 및 제3 트렌치(T1, T2)는 동일한 깊이로 형성될 수 있다. 제1 핀형 패턴(320)과 제2 핀형 패턴(330)은 제1 트렌치(DT3)에 최인접하게 배치될 수 있다.
제1 게이트 전극(410)은 제1 핀형 패턴(320) 및 제2 핀형 패턴(330)을 가로지르도록 형성될 수 있다. 필드 절연막(105)은 제1 트렌치(DT3)의 일부, 제2 트렌치(T1)의 일부, 및 제3 트렌치(T2)의 일부를 채울 수 있다.
제1 핀형 패턴(320)은 앞에서 설명한 비대칭 형상을 갖는 프로파일을 가질 수 있다. 구체적으로, 제1 핀형 패턴(320)은 필드 절연막(105)에 둘러싸인 하부와, 제1 게이트 전극(410)에 둘러싸인 상부와, 제1 핀형 패턴(320)의 하부와 상부를 구분하는 제1 경계선(M1)과, 제1 경계선(M1)과 직교하고 제1 핀형 패턴(320)의 상부의 최상부와 만나는 제1 핀 중심선(C1)을 포함한다. 이때, 제1 핀 중심선(C1)에 평행한 직선에 접하는 제1 측벽(S11) 상의 제1 지점(P11) 및 제2 지점(P12)을 포함할 수 있다. 제2 지점(P12)은 제1 지점(P11) 아래에 위치하고, 제2 지점(P12)은 제1 지점(P11)보다 제1 핀 중심선(C1)에 가깝게 위치할 수 있다. 제1 핀 중심선(C1)을 기준으로 제1 핀 중심선(C1)에 평행한 제1 라인(L1)과 제2 라인(L2)을 그릴 수 있다. 이때, 제2 라인(L2)은 제1 라인(L1)보다 제1 핀 중심선(C1)에 더 가까이 배치될 수 있다. 또한, 제1 라인(L1)과 제2 라인(L2)은 제1 간격(S11)만큼 이격될 수 있다.
마찬가지로, 제2 핀형 패턴(330)은 앞에서 설명한 비대칭 형상을 갖는 프로파일을 가질 수 있다. 제2 핀형 패턴(330)은 제1 핀 중심선(C1)과 평행하고, 제2 핀형 패턴(330)의 최상부와 만나는 제2 핀 중심선(C2)을 포함할 수 잇다.
제1 핀 중심선(C1)과 제2 핀 중심선(C2) 사이에, 제1 핀 중심선(C1) 및 제2 핀 중심선(C2)으로부터 동일한 거리에 위치하는 제1 필드 중심선(FC3)이 정의될 수 있다. 제1 필드 중심선(FC3)은 제1 트렌치(DT3)의 중심에 해당한다.
제1 핀형 패턴(320)과 제2 핀형 패턴(330)은 제1 필드 중심선(FC3)을 기준으로 대칭이 되도록 형성될 수 있다.
도 19와 도 20b를 참조하면, 제3 액티브 영역(ACT3)과 제4 액티브 영역(ACT4)은 서로 분리되어 배치되며, 제4 깊이의 제4 트렌치(DT4)에 의해 정의될 수 있다. 제4 트렌치(DT4)의 깊이는 제1 트렌치(DT3)의 깊이와 실질적으로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 액티브 영역(ACT3)은 제3 핀형 패턴(530)과 제5 트렌치(T3)를 포함할 수 있다. 제5 트렌치(T3)는 제3 액티브 영역(ACT3) 내에 제3 핀형 패턴(530)을 정의하고, 제4 깊이보다 얕은 제5 깊이로 형성될 수 있다.
마찬가지로, 제4 액티브 영역(ACT4)은 제4 핀형 패턴(540)과 제6 트렌치(T4)를 포함할 수 있다. 제6 트렌치(T4)는 제4 액티브 영역(ACT4) 내에 제4 핀형 패턴(540)을 정의하고, 제4 깊이보다 얕은 제6 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제4 트렌치(DT4)와, 제5 및 제6 트렌치(T3, T4)는 동일한 깊이로 형성될 수 있다.
제3 핀형 패턴(530)과 제4 핀형 패턴(540)은 제4 트렌치(DT4)에 최인접하게 배치될 수 있다.
제2 게이트 전극(610)은 제3 핀형 패턴(530) 및 제4 핀형 패턴(540)을 가로지르도록 형성될 수 있다. 필드 절연막(105)은 제4 트렌치(DT4)의 일부, 제5 트렌치(T3)의 일부 및 제6 트렌치(T4)의 일부를 채울 수 있다.
제3 핀형 패턴(530)은 앞에서 설명한 비대칭 형상을 갖는 프로파일을 가질 수 있다. 구체적으로, 제3 핀형 패턴(530)은 필드 절연막(105)에 둘러싸인 하부와, 제2 게이트 전극(610)에 둘러싸인 상부와, 제3 핀형 패턴(530)의 하부와 상부를 구분하는 제3 경계선(M3)과, 제3 경계선(M3)과 직교하고 제3 핀형 패턴(530)의 상부의 최상부와 만나는 제3 핀 중심선(C3)을 포함한다. 이때, 제3 핀 중심선(C3)에 평행한 직선에 접하는 제3 측벽(S21) 상의 제3 지점(P31) 및 제4 지점(P32)을 포함할 수 있다. 제4 지점(P32)은 제3 지점(P31) 아래에 위치하고, 제4 지점(P32)은 제3 지점(P31)보다 제3 핀 중심선(C3)에 가깝게 위치할 수 있다. 제3 핀 중심선(C3)을 기준으로 제3 핀 중심선(C3)에 평행한 제3 라인(L3)과 제4 라인(L4)을 그릴 수 있다. 이때, 제4 라인(L4)은 제3 라인(L3)보다 제3 핀 중심선(C3)에 더 가까이 배치될 수 있다. 또한, 제3 라인(L3)과 제4 라인(L4)은 제2 간격(S21)만큼 이격될 수 있다.
마찬가지로, 제4 핀형 패턴(540)은 앞에서 설명한 비대칭 형상을 갖는 프로파일을 가질 수 있다. 제4 핀형 패턴(540)은 제3 핀 중심선(C3)과 평행하고, 제4 핀형 패턴(540)의 최상부와 만나는 제4 핀 중심선(C4)을 포함할 수 잇다.
제3 핀 중심선(C3)과 제4 핀 중심선(C4) 사이에, 제3 핀 중심선(C3) 및 제4 핀 중심선(C4)으로부터 동일한 거리에 위치하는 제2 필드 중심선(FC4)이 정의될 수 있다. 제2 필드 중심선(FC4)은 제4 트렌치(DT4)의 중심에 해당한다.
제3 핀형 패턴(530)과 제4 핀형 패턴(540)은 제2 필드 중심선(FC4)을 기준으로 대칭이 되도록 형성될 수 있다.
이때, 제1 핀형 패턴(320)의 제1 라인(L1)과 제2 라인(L2) 간의 제1 간격(S11)은, 제3 핀형 패턴(530)의 제3 라인(L3)과 제4 라인(L4) 간의 제2 간격(S21)과 다를 수 있다. 예를 들어, 제1 간격(S11)은 제2 간격(S21)보다 클 수 있다. 이는, 제1 핀형 패턴(320)이 굽은 정도가 제3 핀형 패턴(530)의 굽은 정도보다 크기 때문이다. 마찬가지로, 제2 핀형 패턴(330)의 굽은 정도는 제4 핀형 패턴(540)의 굽은 정도보다 클 수 있다.
추가적으로, 제1 핀형 패턴(320)과 제2 핀형 패턴(330) 간의 제3 간격(D3)는, 제3 핀형 패턴(530)과 제4 핀형 패턴(540) 간의 제4 간격(D4)보다 클 수 있다.
제1 핀형 패턴(320)와 제2 핀형 패턴(330)의 굽은 정도는, 제1 핀형 패턴(320)와 제2 핀형 패턴(330) 사이에 배치되는 필드 절연막(105)의 면적에 비례하여 달라질 수 있다. 마찬가지로, 제3 핀형 패턴(530)와 제4 핀형 패턴(540)의 굽은 정도는, 제3 핀형 패턴(530)와 제4 핀형 패턴(540) 사이에 배치되는 필드 절연막(105)의 면적에 비례하여 달라질 수 있다.
예를 들어, 도 20a와 도 20b를 참조하여 설명한 것처럼, 제1 핀형 패턴(320)과 제2 핀형 패턴(330) 간의 제3 간격(D3)이, 제3 핀형 패턴(530)과 제4 핀형 패턴(540) 간의 제4 간격(D4)보다 큰 경우, 제1 핀형 패턴(320)의 굽은 정도는 제3 핀형 패턴(530)의 굽은 정도보다 클 수 있다. 이에 따라, 제1 핀형 패턴(320)의 제1 라인(L1)과 제2 라인(L2) 간의 제1 간격(S11)은, 제3 핀형 패턴(530)의 제3 라인(L3)과 제4 라인(L4) 간의 제2 간격(S21)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 21은 도 19의 D - D를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 21을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(13)는, 얕은 트렌치와 깊은 트렌치의 경계에 위치하는 돌출 구조(PRT1, PRT2)를 더 포함할 수 있다. 예를 들어, 돌출 구조(PRT1, PRT2)는 제1 핀형 패턴(320)의 일측 및 제2 핀형 패턴(330)의 타측에 위치할 수 있다.
구체적으로, 제1 돌출 구조(PRT1)는 제2 트렌치(T1)의 바닥에서 돌출되어 형성되고, 필드 절연막(105)의 상면보다는 낮도록 형성될 수 있다. 제1 돌출 구조(PRT1)는 제1 트렌치(DT3)와 제2 트렌치(T1)의 경계에 위치할 수 있다.
또한, 제2 돌출 구조(PRT2)는 제3 트렌치(T2)의 바닥에서 돌출되어 형성되고, 필드 절연막(105)의 상면보다는 낮도록 형성될 수 있다. 제2 돌출 구조(PRT2)는 제1 트렌치(DT3)와 제3 트렌치(T2)의 경계에 위치할 수 있다.
도면에 명확하게 도시하지는 않았으나, 제4 트렌치(DT4)와 제5 트렌치(T3)의 경계 및 제4 트렌치(DT4)와 제6 트렌치(T5)의 경계에도 돌출구조가 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
또한, 앞에서 설명한 SoC 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
210: 게이트 전극 C: 핀 중심선
FC: 필드 중심선
110, 120, 130, 140: 핀형 패턴

Claims (20)

  1. 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴;
    상기 제1 핀형 패턴을 가로지르도록 형성되는 게이트 전극;
    상기 제1 핀형 패턴을 정의하는 제1 트렌치; 및
    상기 제1 핀형 패턴의 일부를 둘러싸는 필드 절연막을 포함하고,
    상기 제1 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제1 핀형 패턴의 하부와 상부를 구분하는 제1 경계선과, 상기 제1 경계선과 직교하고 상기 제1 핀형 패턴의 상부의 최상부와 만나는 제1 핀 중심선을 포함하되,
    상기 제1 트렌치의 하면을 기준으로, 제1 높이에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제1 거리는, 상기 제1 높이보다 낮은 제2 높이에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제2 거리보다 크고,
    상기 제1 트렌치의 하면을 기준으로, 상기 제1 높이에서 측정한 상기 제2 측벽과 상기 제1 핀 중심선 사이의 제3 거리는, 상기 제2 높이에서 측정한 상기 제2 측벽과 상기 제1 핀 중심선 사이의 제4 거리보다 작은 반도체 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 높이와 상기 제2 높이는, 상기 제1 트렌치의 하면으로부터 상기 제1 경계선까지의 높이보다 낮고,
    상기 제1 거리와 상기 제2 거리는, 상기 제1 경계선 상에서 측정한 상기 제1 측벽과 상기 제1 핀 중심선 사이의 제5 거리보다 작은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 핀 중심선은, 상기 제1 측벽과 접하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 측벽과 인접한 상기 제1 트렌치의 바닥면으로부터 돌출된 돌출 구조를 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 트렌치는 상기 제1 측벽와 접하는 제1 서브 트렌치와, 상기 제2 측벽과 접하는 제2 서브 트렌치를 포함하고,
    상기 제1 서브 트렌치의 상면은, 상기 제2 서브 트렌치의 상면과 다른 평면 상에 배치되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 핀형 패턴이 배치되는 기판을 포함하고,
    상기 기판을 기준으로, 상기 제1 서브 트렌치의 높이는 상기 제2 서브 트렌치의 높이보다 낮게 형성되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 핀형 패턴의 하부를 감싸는 라이너(linear)를 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    서로 마주보는 제3 측벽 및 제4 측벽을 포함하고, 상기 제1 트렌치에 인접하는 제2 핀형 패턴과,
    상기 제1 핀형 패턴의 상기 제1 측벽 및 상기 제2 핀형 패턴의 제4 측벽에 인접하여 형성되는 제2 트렌치를 더 포함하고,
    상기 필드 절연막은 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우고,
    상기 제2 핀형 패턴은 상기 필드 절연막에 둘러싸인 하부와, 상기 게이트 전극에 둘러싸인 상부와, 상기 제2 핀형 패턴의 하부와 상부를 구분하는 제2 경계선과, 상기 제2 경계선과 직교하고 상기 제2 핀형 패턴의 상부의 최상부와 만나는 제2 핀 중심선을 포함하고,
    상기 제1 높이에서 측정한 상기 제4 측벽과 상기 제2 핀 중심선 사이의 제5 거리는, 상기 제2 높이에서 측정한 상기 제4 측벽과 상기 제2 핀 중심선 사이의 제6 거리보다 큰 반도체 장치.
  10. 삭제
  11. 제9 항에 있어서,
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 트렌치에 의해 정의되는 제3 핀형 패턴을 더 포함하는 반도체 장치.
  12. 삭제
  13. 삭제
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