KR102340313B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102340313B1
KR102340313B1 KR1020160025047A KR20160025047A KR102340313B1 KR 102340313 B1 KR102340313 B1 KR 102340313B1 KR 1020160025047 A KR1020160025047 A KR 1020160025047A KR 20160025047 A KR20160025047 A KR 20160025047A KR 102340313 B1 KR102340313 B1 KR 102340313B1
Authority
KR
South Korea
Prior art keywords
nanowire
spacer
gate
gate electrode
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020160025047A
Other languages
English (en)
Other versions
KR20170102662A (ko
Inventor
석성대
송승민
배금종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160025047A priority Critical patent/KR102340313B1/ko
Priority to US15/444,550 priority patent/US10204983B2/en
Priority to CN201710569298.1A priority patent/CN108511524B/zh
Publication of KR20170102662A publication Critical patent/KR20170102662A/ko
Application granted granted Critical
Publication of KR102340313B1 publication Critical patent/KR102340313B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L29/7831—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H01L29/0669—
    • H01L29/413—
    • H01L29/6656—
    • H01L29/7855—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/023—Manufacture or treatment of FETs having insulated gates [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판, 상기 기판과 이격되고, 제1 방향으로 연장되는 제1 나노 와이어, 상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 반대되는 제1 및 제2 측벽을 포함하는 게이트 전극, 상기 게이트 전극의 상기 제1 측벽 상에 형성되고, 상기 제1 나노 와이어가 관통되는 제1 게이트 스페이서, 상기 게이트 전극의 상기 제2 측벽 상에 형성되고, 상기 제1 나노 와이어가 관통되는 제2 게이트 스페이서, 상기 게이트 전극의 적어도 일측에, 상기 제1 나노 와이어와 연결된 소오스/드레인 에피층 및 상기 제1 나노 와이어와 상기 기판 사이에서 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서를 서로 연결하는 스페이서 커넥터를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판과 이격되고, 제1 방향으로 연장되는 제1 나노 와이어, 상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 반대되는 제1 및 제2 측벽을 포함하는 게이트 전극, 상기 게이트 전극의 상기 제1 측벽 상에 형성되고, 상기 제1 나노 와이어가 관통되는 제1 게이트 스페이서, 상기 게이트 전극의 상기 제2 측벽 상에 형성되고, 상기 제1 나노 와이어가 관통되는 제2 게이트 스페이서, 상기 게이트 전극의 적어도 일측에, 상기 제1 나노 와이어와 연결된 소오스/드레인 에피층 및 상기 제1 나노 와이어와 상기 기판 사이에서 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서를 서로 연결하는 스페이서 커넥터를 포함한다.
상기 제1 게이트 스페이서는 상기 제1 나노 와이어의 상면 및 측면과 접하는 제1 외측 스페이서와, 상기 제1 나노 와이어의 하면과 접하는 제1 내측 스페이서를 포함하고, 상기 제2 게이트 스페이서는 상기 제1 나노 와이어의 상면 및 측면과 접하는 제2 외측 스페이서와, 상기 제1 나노 와이어의 하면과 접하는 제2 내측 스페이서를 포함하고, 상기 제1 외측 스페이서와 상기 제1 내측 스페이서는 서로 다른 물질을 포함하고, 상기 제2 외측 스페이서와 상기 제2 내측 스페이서는 서로 다른 물질을 포함할 수 있다.
상기 제1 및 제2 내측 스페이서는 서로 동일한 물질을 포함할 수 있다.
상기 제1 및 제2 외측 스페이서는 서로 이격되고, 상기 제1 및 제2 내측 스페이서는 상기 스페이서 커넥터를 통해 서로 연결될 수 있다.
상기 스페이서 커넥터와 제1 및 제2 내측 스페이서는 하나의 통합된 구조일 수 있다.
여기서, 상기 제1 나노 와이어 상에 상기 제1 방향으로 연장되고, 상기 제1 나노 와이어와 이격되는 제2 나노 와이어를 더 포함할 수 있다.
상기 제1 게이트 스페이서는 상기 제2 나노 와이어의 상면, 측면 및 상기 제1 나노 와이어의 측면과 접하는 제1 외측 스페이서와, 상기 제2 나노 와이어의 하면과 상기 제1 나노 와이어의 상면과 접하는 제1 상부 내측 스페이서와, 상기 제1 나노 와이어의 하면과 접하는 제1 하부 내측 스페이서를 포함하고, 상기 제2 게이트 스페이서는 상기 제2 나노 와이어의 상면, 측면 및 상기 제1 나노 와이어의 측면과 접하는 제2 외측 스페이서와, 상기 제2 나노 와이어의 하면과 상기 제1 나노 와이어의 상면과 접하는 제2 상부 내측 스페이서와, 상기 제1 나노 와이어의 하면과 접하는 제2 하부 내측 스페이서를 포함할 수 있다.
상기 제1 상부 내측 스페이서와 상기 제1 하부 내측 스페이서는 서로 동일한 물질을 포함하고, 상기 제2 상부 내측 스페이서와 상기 제2 하부 내측 스페이서는 서로 동일한 물질을 포함할 수 있다.
상기 제1 하부 내측 스페이서와 상기 제2 하부 내측 스페이서는 상기 스페이서 커넥터를 통해서 서로 연결될 수 있다.
상기 스페이서 커넥터는 절연 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판, 상기 기판과 이격되고, 제1 방향으로 연장되는 제1 나노 와이어, 상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 측벽에 형성되고, 서로 마주보는 내측벽 및 외측벽을 포함하는 게이트 스페이서로서, 상기 게이트 스페이서의 내측벽은 상기 게이트 전극과 마주보는 게이트 스페이서, 상기 게이트 전극의 적어도 일측에, 상기 제1 와이어 패턴과 연결된 소오스/드레인 에피층으로서, 상기 제1 나노 와이어는 상기 게이트 스페이서를 관통하여 상기 소오스 드레인과 연결되는 소오스/드레인 에피층 및 상기 기판과 상기 제1 나노 와이어 사이에 형성되고, 상기 제1 나노 와이어의 하면과 접하는 돌출부와, 상기 돌출부와 연결되고, 상기 제1 나노 와이어의 하면과 이격되는 이격부를 포함하는 하부 스페이서를 포함한다.
상기 게이트 전극은 서로 반대인 제1 및 제2 측면을 포함하고, 상기 돌출부는 상기 제1 측면에 접하는 제1 돌출부와, 상기 제2 측면에 접하는 제2 돌출부를 포함할 수 있다.
상기 게이트 스페이서는 상기 제1 측면에 접하는 제1 게이트 스페이서와, 상기 제2 측면에 접하는 제2 게이트 스페이서를 포함하고, 상기 제1 돌출부의 두께는 상기 제1 게이트 스페이서와 동일하고, 상기 제2 돌출부의 두께는 상기 제2 게이트 스페이서와 동일할 수 있다.
상기 하부 스페이서의 상기 제1 방향의 길이는 상기 제1 나노 와이어의 상기 제1 방향의 길이와 동일할 수 있다.
상기 이격부와 상기 제1 나노 와이어 사이에 상기 게이트 전극이 형성될 수 있다.
여기서, 상기 이격부 상에 상기 이격부와 접하는 실리콘 패턴을 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 반도체 패턴과, 상기 제1 반도체 패턴 상에 교대로 적층되는 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고, 제1 방향으로 연장되는 핀형 구조체를 기판 상에 형성하고, 상기 핀형 구조체 상에, 상기 핀형 구조체와 교차하고, 상기 제1 방향과 다른 제2 방향으로 연장되는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측벽에 제1 스페이서를 형성하고, 상기 더미 게이트 전극, 상기 제1 스페이서와 비오버랩되는 핀형 구조체를 제거하여, 상기 핀형 구조체 내에 리세스를 형성하고, 상기 리세스에 의해 노출되고, 상기 제1 스페이서와 중첩되는 상기 제2 반도체 패턴의 적어도 일부를 제거하여, 딤플을 형성하고, 상기 리세스에 의해 노출되는 상기 제1 반도체 패턴을 완전히 제거하여 관통홀을 형성하고, 상기 딤플 및 상기 관통홀을 채우는 이너 스페이서막을 형성하고, 상기 이너 스페이서막의 일부를 제거하여 상기 딤플 내부에 상부 내측 스페이서와 상기 관통홀 내부에 하부 내측 스페이서를 형성하고, 상기 리세스를 채우는 소오스/드레인을 형성하는 것을 포함한다.
상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 동일한 제1 물질을 포함하고, 상기 제1 반도체 패턴의 상기 제1 물질의 농도는 상기 제2 반도체 패턴의 상기 제1 물질의 농도보다 클 수 있다.
상기 제1 물질은 Ge일 수 있다.
상기 하부 내측 스페이서는 상기 제2 반도체 패턴의 하면과 접하는 돌출부와, 상기 돌출부와 연결되고, 상기 제2 반도체 패턴의 하면과 이격되는 이격부를 포함할 수 있다.
상기 더미 게이트 전극을 제거하여 제2 반도체 패턴을 노출시키고, 상기 제2 반도체 패턴을 완전히 제거하여 상기 제3 반도체 패턴을 노출시켜 나노 와이어를 형성하고, 상기 나노 와이어를 둘러싸는 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 핀형 구조체를 형성하는 것은, 상기 제2 반도체 패턴 상에 패시베이션 막을 형성하고, 상기 패시베이션 막 상에 상기 제2 및 제3 반도체 패턴을 교대로 적층시키는 것을 포함할 수 있다.
상기 관통홀을 형성하는 것은,
상기 제1 반도체 패턴을 완전히 제거한 후, 상기 패시베이션 막을 적어도 일부 제거하는 것을 포함할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 2의 하부 스페이서를 세부적으로 설명하기 위한 사시도이다.
도 4는 도 1의 B - B'로 자른 단면도이다.
도 5는 도 1의 C - C'로 자른 단면도이다.
도 6은 도 5의 외측 스페이서 및 내측 스페이서를 세부적으로 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 도 7의 반도체 장치를 설명하기 위한 단면도이다.
도 9는 도 8의 외측 스페이서 및 내측 스페이서를 세부적으로 설명하기 위한 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 도 10의 반도체 장치를 설명하기 위한 단면도이다.
도 12는 도 10의 반도체 장치를 설명하기 위한 단면도이다.
도 13 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14 도 13의 반도체 장치를 설명하기 위한 단면도이다.
도 15 도 13의 반도체 장치를 설명하기 위한 단면도이다.
도 16 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17 도 16의 반도체 장치를 설명하기 위한 단면도이다.
도 18 도 16의 반도체 장치를 설명하기 위한 단면도이다.
도 19 내지 도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 38 및 도 39는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 2의 하부 스페이서를 세부적으로 설명하기 위한 사시도이고, 도 4는 도 1의 B - B'로 자른 단면도이다. 도 5는 도 1의 C - C'로 자른 단면도이고, 도 6은 도 5의 제1 게이트 스페이서 및 하부 스페이서를 세부적으로 설명하기 위한 단면도이다.
도 1을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴(110)과, 제1 나노 와이어(120)와, 게이트 전극(130)과, 게이트 스페이서(140)와, 소오스/드레인(150) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(105)은 핀형 패턴(110)의 측벽의 적어도 일부를 감쌀 수 있다. 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 1에서, 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
핀형 패턴(110)은 제1 방향(X)으로 길게 연장될 수 있다. 즉, 핀형 패턴(110)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
핀형 패턴(110)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 핀형 패턴(110)은 실리콘을 포함하는 것으로 설명한다.
제1 나노 와이어(120)는 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제1 나노 와이어(120)는 제1 방향(X)으로 연장되어 형성될 수 있다.
구체적으로, 제1 나노 와이어(120)는 핀형 패턴(110) 상에, 핀형 패턴(110)과 이격되어 형성될 수 있다. 제1 나노 와이어(120)는 핀형 패턴(110)과 오버랩될 수 있다. 제1 나노 와이어(120)는 필드 절연막(105) 상에 형성되는 것이 아니라, 핀형 패턴(110) 상에 형성될 수 있다.
도 4에서, 제1 나노 와이어(120)의 제2 방향(Y)으로의 폭은 핀형 패턴(110)의 제2 방향(Y) 폭과 같은 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 제1 나노 와이어(120)의 단면은 사각형인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제1 나노 와이어(120)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 나노 와이어(120)는 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 나노 와이어(120)의 물질은 반도체 장치가 PMOS 인지 NMOS인지 여부에 따라서 달라질 수 있지만, 이에 제한되는 것은 아니다.
또한, 제1 나노 와이어(120)는 핀형 패턴(110)과 동일한 물질을 포함할 수도 있고, 핀형 패턴(110)과 다른 물질을 포함할 수도 있다. 하지만, 설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 나노 와이어(120)는 각각 실리콘을 포함하는 것으로 설명한다.
게이트 전극(130)은 필드 절연막(105)과 핀형 패턴(110) 상에 형성될 수 있다. 게이트 전극(130)은 제2 방향(Y)으로 연장될 수 있다.
게이트 전극(130)은 핀형 패턴(110)의 상면과 이격되어 형성되는 제1 나노 와이어(120)의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(130)은 제1 나노 와이어(120)와 핀형 패턴(110) 사이의 이격된 공간에도 형성될 수 있다.
게이트 전극(130)은 도전성 물질을 포함할 수 있다. 게이트 전극(130)은 단일층으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 게이트 전극(130)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(130)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 게이트 전극(130)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(140)는 제2 방향(Y)으로 연장된 게이트 전극(130)의 양 측벽 상에 형성될 수 있다. 게이트 스페이서(140)는 제1 나노 와이어(120)의 양측에서, 서로 마주보며 형성될 수 있다. 각각의 게이트 스페이서(140)는 관통홀(140h)을 포함할 수 있다. 게이트 전극(130)은 서로 반대되는 제1 및 제2 측면을 포함하므로, 게이트 스페이서(140)는 상기 제1 측면에 접하는 제1 게이트 스페이서(140a)와 상기 제2 측면에 접하는 제2 게이트 스페이서(140b)를 포함할 수 있다.
제1 나노 와이어(120)는 게이트 스페이서(140)를 통과할 수 있다. 제1 나노 와이어(120)는 관통홀(140h)을 통과할 수 있다. 게이트 스페이서(140)는 제1 나노 와이어(120)의 측면의 일부의 둘레와 전체적으로 접촉할 수 있다.
트리밍(trimming) 공정 등을 통해, 게이트 전극(130)에 의해 둘러싸인 제1 나노 와이어(120)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(140)와 접촉하는 제1 나노 와이어(120)의 측면의 일부의 단면과, 게이트 전극(130)에 의해 둘러싸인 제1 나노 와이어(120)의 단면은 서로 다를 수 있다.
제1 게이트 스페이서(140a)는 제1 외측 스페이서(141a)와 내측 스페이서(142)을 포함할 수 있다. 제1 외측 스페이서(141a)는 내측 스페이서(142)와 직접 접촉할 수 있다. 내측 스페이서(142)는 핀형 패턴(110)의 상면과 제1 나노 와이어(120) 사이에 배치되어, 핀형 패턴(110)의 상면과 면 접촉을 할 수 있다. YZ 단면 상에서, 내측 스페이서(142)는 제1 나노 와이어(120)와, 제1 외측 스페이서(141a)와, 핀형 패턴(110)에 의해 둘러싸여 있을 수 있다.
제2 게이트 스페이서(140b)는 제2 외측 스페이서(141b)와 내측 스페이서(142)을 포함할 수 있다. 제2 외측 스페이서(141b)는 내측 스페이서(142)와 직접 접촉할 수 있다. 내측 스페이서(142)는 핀형 패턴(110)의 상면과 제1 나노 와이어(120) 사이에 배치되어, 핀형 패턴(110)의 상면과 면 접촉을 할 수 있다. YZ 단면 상에서, 내측 스페이서(142)는 제1 나노 와이어(120)와, 제2 외측 스페이서(141b)와, 핀형 패턴(110)에 의해 둘러싸여 있을 수 있다.
제1 게이트 스페이서(140a)와 제2 게이트 스페이서(140b)는 서로 동일한 형상 및 재질을 가질 수 있다. 이하에서는 제1 게이트 스페이서(140a)의 형상을 예시적으로 설명한다.
제1 게이트 스페이서(140a)의 관통홀(140h)은 제1 외측 스페이서(141a)와 내측 스페이서(142)에 의해 정의될 수 있다. 제1 나노 와이어(120)의 종단은 제1 외측 스페이서(141a) 및 내측 스페이서(142)와 접촉할 수 있다.
도 6에서, 관통홀(140h)은 제2 방향(Y)으로 마주보는 제1 변(140h-1)과, 제3 방향(Z)으로 마주보는 제2 변(140h-2)를 포함할 수 있다. 관통홀(140h)의 제2 변(140h-2)는 마주보는 관통홀(140h)의 제1 변(140h-1)을 연결할 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 관통홀(140h)의 제2 변(140h-2) 중 적어도 하나는 내측 스페이서(142)에 의해 정의될 수 있다. 하지만, 관통홀(140h)의 제1 변(140h-1)은 제1 외측 스페이서(141a)에 의해 정의될 수 있다.
좀 더 구체적으로, 관통홀(140h)은 제1 외측 스페이서(141a)에 의해 정의되는 세 개의 변(140h-1, 140h-2)과, 내측 스페이서(142)에 의해 정의되는 하나의 변(140h-2)을 포함할 수 있다.
이 때, 관통홀(140h)의 제1 변(140h-1)은 제1 외측 스페이서(141a)에 의해 정의될 수 있다. 또한, 관통홀(140h)의 제2 변(140h-2) 중 하나는 제1 외측 스페이서(141a)에 의해 정의되지만, 관통홀(140h)의 제2 변(140h-2) 중 다른 하나는 내측 스페이서(142)에 의해 정의될 수 있다.
제1 외측 스페이서(141a)와 내측 스페이서(142)는 서로 다른 물질을 포함할 수 있다. 제1 외측 스페이서(141)에 포함된 물질의 유전율은 제1 유전율이고, 내측 스페이서(142)에 포함된 물질의 유전율은 제2 유전율일 때, 제1 유전율과 제2 유전율은 서로 다를 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 제1 외측 스페이서(141a)에 포함된 물질의 제1 유전율은 내측 스페이서(142)에 포함된 물질의 제2 유전율보다 클 수 있다. 제2 유전율이 제1 유전율보다 작게 해줌으로써, 게이트 전극(130)과 소오스/드레인(150) 사이의 기생 캐패시턴스(fringing capacitance)를 줄여줄 수 있다.
제1 외측 스페이서(141a)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 내측 스페이서(142)는 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
다른 측면으로, 제1 게이트 스페이서(140a)의 제1 외측 스페이서(141a)는 제1 영역(141a-1)과 제2 영역(141a-2)를 포함할 수 있다. 제2 영역(141a-2)은 제1 영역(141a-1)을 중심으로 제2 방향(Y)으로 양측에 배치될 수 있다.
제1 영역(141a-1)은 제1 나노 와이어(120)가 통과하는 영역일 수 있다. 제2 영역(141a-2)은 제1 나노 와이어(120)가 통과하지 않는 부분일 수 있다. 즉, 제1 게이트 스페이서(140a)의 관통홀(140h)은 제1 영역(141a-1)에 포함될 수 있다. 구체적으로, 관통홀(140h)은 제1 영역(141a-1)과 내측 스페이서(142)에 의해서 둘러싸일 수 있다.
제2 영역(141a-2)은 제1 외측 스페이서(141a)로만 이루어질 수 있다. 반면, 제1 영역(141a-1)은 제1 외측 스페이서(141a)와 내측 스페이서(142)를 포함할 수 있다. 좀 더 구체적으로, 제1 영역(141a-1)은 제1 외측 스페이서(141a)의 일부를 포함할 수 있다.
기판(100)의 상면으로부터 게이트 스페이서의 제1 영역(141a-1) 까지의 높이는 기판(100)의 상면으로부터 내측 스페이서(142)까지의 높이보다 높다.
본 발명의 실시예들에 따른 반도체 장치에서, 관통홀(140h)의 제2 변(140h-2) 중 적어도 하나는 내측 스페이서(142)에 의해 정의될 수 있다. 하지만, 관통홀(140h)의 제1 변(140h-1)은 제1 영역(140a-1) 즉, 제1 외측 스페이서(141a)에 의해 정의될 수 있다.
내측 스페이서(142)는 제2 영역(141a-2)과 직접 접촉할 수 있다. 또한, 제2 영역(141a-2)과 제1 영역(140a-1)은 제1 외측 스페이서(141a)에 포함된다. 따라서, 게이트 스페이서의 제2 영역(141a-2)과 제1 영역(140a-1)은 통합 구조(integral structure)일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서(140a)와 중첩되는 부분에서, 제1 나노 와이어(120)의 최상부와 제1 외측 스페이서(141a) 사이에 개재되는 막이 없을 수 있다. 다시 말하면, 제1 나노 와이어(120)의 최상부는 게이트 스페이서의 제1 부분(140a-1)과 접촉할 수 있다.
이에 따라, 제1 나노 와이어(120)의 최하부는 게이트 스페이서의 내측 스페이서(142)와 접촉하고, 제1 나노 와이어(120)의 최상부는 제1 영역(140a-1)과 접촉할 수 있다.
다시 말하면, 제1 나노 와이어(120)의 최하부는 내측 스페이서(142)와 접촉하고, 제1 나노 와이어(120)의 최상부는 제1 외측 스페이서(141a)와 접촉할 수 있다.
도 2 및 도 3을 참조하면, 내측 스페이서(142)는 이격부(142b)와 돌출부(142a, 142c)를 포함할 수 있다.
이격부(142b)는 제1 나노 와이어(120)와 이격되게 형성될 수 있다. 이격부(142b)의 하면은 핀형 패턴(110)의 상면과 접할 수 있다. 즉, 이격부(142b)의 하면은 핀형 패턴(110)의 상면을 따라 형성될 수 있다.
돌출부(142a, 142c)는 이격부(142b)에서 연장될 수 있다. 구체적으로, 제1 돌출부(142a)와 제2 돌출부(142b)는 이격부(142b)의 양 종단에서 연결될 수 있다. 이에 따라, 제1 돌출부(142a)와 제2 돌출부(142b) 사이에 게이트 전극(130)이 형성될 수 있다. 즉, 게이트 전극(130)의 양 측면에 제1 돌출부(142a)와 제2 돌출부(142b)가 각각 형성될 수 있다. 구체적으로, 제1 돌출부(142a)는 게이트 전극(130)의 제1 측면에 형성되고, 제2 돌출부(142b)는 게이트 전극(130)의 제2 측면에 형성될 수 있다.
제1 돌출부(142a)는 제1 외측 스페이서(141a)와 수직적으로 오버랩될 수 있다. 제1 돌출부(142a)의 폭은 제1 외측 스페이서(141a)와 동일할 수 있다. 단, 이에 제한되는 것은 아니다.
마찬가지로, 제2 돌출부(142b)는 제2 외측 스페이서(141b)와 수직적으로 오버랩될 수 있다. 제2 돌출부(142b)의 폭은 제2 외측 스페이서(141b)와 동일할 수 있다. 단, 이에 제한되는 것은 아니다.
본 발명의 다른 몇몇 실시예에서는, 내측 스페이서(142)가 돌출부(142a, 142c)를 포함하지 않을 수 있다. 이러한 경우에는 내측 스페이서(142)의 상면이 제1 나노 와이어(120)의 하면에 완전히 접할 수 있다. 즉, 평평한 상면을 포함하고, 제1 방향(X)으로 연장되는 형상일 수 있다.
게이트 절연막(147)은 제1 나노 와이어(120)와 게이트 전극(130) 사이에 형성될 수 있다. 또한, 게이트 절연막(147)은 필드 절연막(105) 및 게이트 전극(130) 사이와, 내측 스페이서(142) 및 게이트 전극(130) 사이에도 형성될 수 있다.
예를 들어, 게이트 절연막(147)은 계면막(146)과 고유전율 절연막(145)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 나노 와이어(120)의 물질 등에 따라, 게이트 절연막(147)의 계면막(146)은 생략될 수 있다.
계면막(146)은 제1 나노 와이어(120)의 둘레에 형성될 수 있으므로, 제1 나노 와이어(120)와 게이트 전극(130) 사이와, 핀형 패턴(110)과 게이트 전극(130) 사이에 형성될 수 있다. 반면, 고유전율 절연막(145)은 제1 나노 와이어(120)와 게이트 전극(130) 사이와, 내측 스페이서(142) 및 게이트 전극(130) 사이와, 필드 절연막(105) 및 게이트 전극(130) 사이와, 외측 스페이서(141) 및 게이트 전극(130) 사이에 형성될 수 있다.
게이트 절연막(147)은 제1 나노 와이어(120)의 둘레를 따라 형성될 수 있다. 게이트 절연막(147)은 필드 절연막(105)의 상면과 내측 스페이서(142)의 이격부(142b)의 상면을 따라서 형성될 수 있다. 덧붙여, 게이트 절연막(147)은 내측 스페이서(142)와 외측 스페이서(141)의 측벽을 따라서 형성될 수 있다.
제1 나노 와이어(120)가 실리콘을 포함할 경우, 계면막(146)은 실리콘 산화막을 포함할 수 있다. 이 때, 계면막(146)은 제1 나노 와이어(120)의 둘레 및 내측 스페이서(142)의 상면 상에 형성될 수 있지만, 내측 스페이서(142) 및 외측 스페이서(141)의 측벽을 따라서 형성되지 않을 수 있다.
고유전율 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것과 같이, 계면막(146)이 생략되는 경우, 고유전율 절연막(145)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
소오스/드레인(150)은 게이트 전극(130)의 양측에 형성될 수 있다. 소오스/드레인(150)은 핀형 패턴(110) 상에 형성될 수 있다. 소오스/드레인(150)은 핀형 패턴(110)의 상면 상에 형성된 에피층을 포함할 수 있다.
소오스/드레인(150)의 외주면은 다양한 형상일 수 있다. 예를 들어, 소오스/드레인(150)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다. 도 1에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
소오스/드레인(150)은 채널 영역으로 사용되는 제1 나노 와이어(120)와 직접 연결될 수 있다. 즉, 소오스/드레인(150)은 게이트 스페이서(140)의 관통홀(140h)을 통과한 제1 나노 와이어(120)와 직접 연결될 수 있다.
하지만, 소오스/드레인(150)은 게이트 절연막(147)과 직접 접촉하지 않을 수 있다. 소오스/드레인(150)과 게이트 절연막(147) 사이에, 게이트 스페이서(140)가 위치할 수 있다. 좀 더 구체적으로, 내측 스페이서(142)의 일 측벽은 게이트 절연막(147)과 접촉하고, 내측 스페이서(142)의 타 측벽은 소오스/드레인(150)과 접촉하기 때문에, 제1 나노 와이어(120)와 기판(100) 사이에서, 소오스/드레인(150)과 게이트 절연막(147)은 접촉하지 않을 수 있다. 또한, 외측 스페이서(141)는 제1 나노 와이어(120)의 최상부와 접촉하므로, 제1 나노 와이어(120) 위에서, 소오스/드레인(150)과 게이트 절연막(147)은 접촉하지 않을 수 있다.
이하, 도 1, 도 7 내지 도 9를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 8은 도 7의 반도체 장치를 설명하기 위한 단면도이다. 도 9는 도 8의 외측 스페이서 및 내측 스페이서를 세부적으로 설명하기 위한 단면도이다.
참고적으로, 도 7은 도 1의 A - A를 따라서 절단한 단면도이다. 도 8은 도 1의 C - C를 따라서 절단한 단면도이다. 도 9는 도 7의 게이트 스페이서만을 나타낸 도면이다.
도 1 및 도 7 내지 도 9을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 하부 내측 스페이서(142)와 제3 방향(Z)으로 이격되는 제1 상부 내측 스페이서(142-1)를 포함할 수 있다. 제1 상부 내측 스페이서(142-1)는 게이트 전극(130)의 제1 측면에 접하는 제1 측면의 제1 상부 내측 스페이서(142-1a) 및 게이트 전극(130)의 제2 측면에 접하는 제2 측면의 제1 상부 내측 스페이서(142-1b)를 포함할 수 있다.
이에 따라, 제1 나노 와이어(120)의 최상부는 제1 상부 내측 스페이서(142-1)와 접하고, 제1 나노 와이어(120)의 최하부는 하부 내측 스페이서(142)와 접촉할 수 있다.
제1 영역(141a-1)에서, 제1 나노 와이어(120)의 위와 아래에 각각 제1 외측 스페이서(141a)보다 유전율이 낮은 물질을 포함하는 하부 내측 스페이서(142) 및 제1 측면의 제1 상부 내측 스페이서(142-1a)가 위치한다.
좀 더 구체적으로, 관통홀(140h)은 제1 외측 스페이서(141a)의 의해 정의되는 두 개의 변(140h-1)과, 하부 내측 스페이서(142) 및 제1 측면의 제1 상부 내측 스페이서(142-1a)에 의해 정의되는 두 개의 변(140h-2)을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 방향(Y)으로 마주보는 관통홀(140h)의 제1 변(140h-1)은 제1 외측 스페이서(141a)에 의해 정의되고, 제3 방향(Z)으로 마주보는 관통홀(140h)의 제2 변(140h-2)은 하부 내측 스페이서(142) 및 제1 측면의 제1 상부 내측 스페이서(142-1a)에 의해 정의될 수 있다.
제2 게이트 스페이서(140b)는 제1 게이트 스페이서(140a)와 동일한 형상일 수 있으므로, 제1 게이트 스페이서(140a)의 설명으로 대체한다.
도 1, 도 10 내지 도 12를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 도 1 내지 도 9를 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 11은 도 10의 반도체 장치를 설명하기 위한 단면도이다. 도 12는 도 10의 반도체 장치를 설명하기 위한 단면도이다.
참고적으로, 도 10는 도 1의 A - A를 따라서 절단한 단면도이다. 도 11은 도 1의 B - B를 따라서 절단한 단면도이다. 도 12는 도 1의 C - C를 따라서 절단한 단면도이다. 단, 도 1 및 도 10 내지 도 12의 비율은 서로 다르게 도시될 수 있다.
도 1 및 도 10 내지 도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 나노 와이어(125)를 더 포함할 수 있다.
제2 나노 와이어(125)는 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제2 나노 와이어(125)는 제1 방향(X)으로 연장되어 형성될 수 있다.
제2 나노 와이어(125)는 제1 나노 와이어(120)보다 기판(100)으로부터 더 멀리 이격되어 형성될 수 있다. 즉, 핀형 패턴(110)의 상면으로부터 제2 나노 와이어(125)까지의 높이는 핀형 패턴(110)의 상면으로부터 제1 나노 와이어(120)까지의 높이보다 높다.
제2 나노 와이어(125)는 핀형 패턴(110)과 오버랩될 수 있다. 제2 나노 와이어(125)는 필드 절연막(105) 상에 형성되는 것이 아니라, 핀형 패턴(110) 상에 형성될 수 있다.
제2 나노 와이어(125)는 트랜지스터의 채널 영역으로 사용될 수 있다. 따라서, 제2 나노 와이어(125)는 제1 나노 와이어(120)와 동일한 물질을 포함할 수 있다.
게이트 전극(130)은 제2 나노 와이어(125)의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(130)은 제1 나노 와이어(120)와 제2 나노 와이어(125) 사이의 이격된 공간에도 형성될 수 있다.
게이트 스페이서(140)는 제1 나노 와이어(120)의 양 종단 및 제2 나노 와이어(125)의 양 종단에 배치될 수 있다. 각각의 게이트 스페이서는 복수의 관통홀(140h)을 포함할 수 있다.
제2 나노 와이어(125)는 게이트 스페이서(140)를 통과할 수 있다. 제2 나노 와이어(125)는 복수의 관통홀 중 하나의 관통홀(140h)을 통과할 수 있다. 제2 나노 와이어(125)의 종단의 둘레는 게이트 스페이서(140)와 전체적으로 접촉할 수 있다.
제1 나노 와이어(120)와 마찬가지로, 트리밍(trimming) 공정 등을 통해, 게이트 전극(130)에 의해 둘러싸인 제2 나노 와이어(125)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(140)와 접촉하는 제2 나노 와이어(125)의 종단의 단면과, 게이트 전극(130)에 의해 둘러싸인 제2 나노 와이어(125)의 단면은 서로 다를 수 있다.
제2 나노 와이어(125)는 제1 나노 와이어(120)와 정렬될 수 있다. 제2 나노 와이어(125)는 제1 나노 와이어(120)와 제3 방향(Z)으로 오버랩될 수 있다. 제1 나노 와이어(120)와 제2 나노 와이어(125)는 서로 동일한 길이를 가질 수 있다. 단, 이에 제한되는 것은 아니다.
하부 내측 스페이서(142)는 핀형 패턴(110)의 상면과 제1 나노 와이어(120) 사이에 배치될 수 있다. 제1 상부 내측 스페이서(142-1)는 제1 나노 와이어(120)와 제2 나노 와이어(125) 사이에 배치될 수 있다.
도 10에서, 제2 나노 와이어(125)의 최상면은 외측 스페이서(141)와 접하고, 제2 나노 와이어(125)의 최하면은 제1 상부 내측 스페이서(142-1)와 접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도 7에서와 같이, 제2 나노 와이어(125)의 최상면 및 제2 나노 와이어(125)의 최하면이 각각 내측 스페이서들과 접할 수 있음은 물론이다.
게이트 절연막(147)은 제2 나노 와이어(125)와 게이트 전극(130) 사이에 형성될 수 있다. 게이트 절연막(147)은 제2 나노 와이어(125)의 둘레를 따라서 형성될 수 있다.
소오스/드레인(150)은 채널 영역으로 사용되는 제2 나노 와이어(125)와 직접 연결될 수 있다. 즉, 소오스/드레인(150)은 게이트 스페이서(140)의 관통홀(140h)을 통과한 제1 나노 와이어(120) 및 제2 나노 와이어(125)와 직접 연결될 수 있다.
이하, 도 1, 도 13 내지 도 15를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 도 1 내지 도 12를 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
도 13 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 14 도 13의 반도체 장치를 설명하기 위한 단면도이다. 도 15 도 13의 반도체 장치를 설명하기 위한 단면도이다.
참고적으로, 도 13은 도 1의 A - A를 따라서 절단한 단면도이다. 도 14는 도 1의 B - B를 따라서 절단한 단면도이다. 도 15는 도 1의 C - C를 따라서 절단한 단면도이다. 단, 도 1 및 도 13 내지 도 15의 비율은 서로 다르게 도시될 수 있다.
도 1 및 도 10 내지 도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 나노 와이어(125) 및 제2 상부 내측 스페이서(142-2)를 더 포함할 수 있다.
제3 나노 와이어(127)는 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제3 나노 와이어(127)는 제1 방향(X)으로 연장되어 형성될 수 있다.
제3 나노 와이어(127)는 제1 나노 와이어(120) 및 제2 나노 와이어(125)보다 기판(100)으로부터 더 멀리 이격되어 형성될 수 있다. 즉, 핀형 패턴(110)의 상면으로부터 제3 나노 와이어(127)까지의 높이는 핀형 패턴(110)의 상면으로부터 제1 나노 와이어(120)까지의 높이 및 제2 나노 와이어(125)까지의 높이보다 높다.
제3 나노 와이어(127)는 핀형 패턴(110)과 오버랩될 수 있다. 제3 나노 와이어(127)는 필드 절연막(105) 상에 형성되는 것이 아니라, 핀형 패턴(110) 상에 형성될 수 있다.
제3 나노 와이어(127)는 트랜지스터의 채널 영역으로 사용될 수 있다. 따라서, 제3 나노 와이어(127)는 제1 나노 와이어(120) 및 제2 나노 와이어(125)와 동일한 물질을 포함할 수 있다.
게이트 전극(130)은 제3 나노 와이어(127)의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(130)은 제2 나노 와이어(125)와 제3 나노 와이어(127) 사이의 이격된 공간에도 형성될 수 있다.
게이트 스페이서(140)는 제1 나노 와이어(120)의 양 종단, 제2 나노 와이어(125)의 양 종단 및 제3 나노 와이어(127)의 양 종단에 배치될 수 있다. 각각의 게이트 스페이서는 복수의 관통홀(140h)을 포함할 수 있다.
제3 나노 와이어(127)는 게이트 스페이서(140)를 통과할 수 있다. 제3 나노 와이어(127)는 복수의 관통홀 중 하나의 관통홀(140h)을 통과할 수 있다. 제3 나노 와이어(127)의 종단의 둘레는 게이트 스페이서(140)와 전체적으로 접촉할 수 있다.
제1 나노 와이어(120) 및 제2 나노 와이어(125)와 마찬가지로, 트리밍(trimming) 공정 등을 통해, 게이트 전극(130)에 의해 둘러싸인 제3 나노 와이어(127)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(140)와 접촉하는 제3 나노 와이어(127)의 종단의 단면과, 게이트 전극(130)에 의해 둘러싸인 제3 나노 와이어(127)의 단면은 서로 다를 수 있다.
제3 나노 와이어(127)는 제1 나노 와이어(120) 및 제2 나노 와이어(125)와 정렬될 수 있다. 제3 나노 와이어(127)는 제1 나노 와이어(120) 및 제2 나노 와이어(125)와 제3 방향(Z)으로 오버랩될 수 있다. 제1 나노 와이어(120) 내지 제3 나노 와이어(127)는 서로 동일한 길이를 가질 수 있다. 단, 이에 제한되는 것은 아니다.
하부 내측 스페이서(142)는 핀형 패턴(110)의 상면과 제1 나노 와이어(120) 사이에 배치될 수 있다. 제1 상부 내측 스페이서(142-1)는 제1 나노 와이어(120)와 제2 나노 와이어(125) 사이에 배치될 수 있다. 제2 상부 내측 스페이서(142-2)는 제2 나노 와이어(125)와 제3 나노 와이어(127) 사이에 배치될 수 있다. 제2 상부 내측 스페이서(142-2)는 게이트 전극(130)의 제1 측면에 접하는 제1 측면의 제2 상부 내측 스페이서(142-2a)와 게이트 전극(130)의 제2 측면에 접하는 제2 측면의 제2 상부 내측 스페이서(142-2b)를 포함할 수 있다.
도 13에서, 제3 나노 와이어(127)의 최상면은 외측 스페이서(141)와 접하고, 제3 나노 와이어(127)의 최하면은 제2 상부 내측 스페이서(142-2)와 접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도 7에서와 같이, 제3 나노 와이어(127)의 최상면 및 제3 나노 와이어(127)의 최하면이 각각 내측 스페이서들과 접할 수 있음은 물론이다.
게이트 절연막(147)은 제3 나노 와이어(127)와 게이트 전극(130) 사이에 형성될 수 있다. 게이트 절연막(147)은 제3 나노 와이어(127)의 둘레를 따라서 형성될 수 있다.
소오스/드레인(150)은 채널 영역으로 사용되는 제3 나노 와이어(127)와 직접 연결될 수 있다. 즉, 소오스/드레인(150)은 게이트 스페이서(140)의 관통홀(140h)을 통과한 제1 나노 와이어(120) 내지 제3 나노 와이어(127)와 직접 연결될 수 있다.
이하, 도 1, 도 16 내지 도 18을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 도 1 내지 도 15를 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
도 16 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 17 도 16의 반도체 장치를 설명하기 위한 단면도이다. 도 18 도 16의 반도체 장치를 설명하기 위한 단면도이다.
참고적으로, 도 16은 도 1의 A - A를 따라서 절단한 단면도이다. 도 17은 도 1의 B - B를 따라서 절단한 단면도이다. 도 18은 도 1의 C - C를 따라서 절단한 단면도이다. 단, 도 1 및 도 16 내지 도 18의 비율은 서로 다르게 도시될 수 있다.
도 1 및 도 16 내지 도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 패시베이션 막(119)을 포함할 수 있다.
패시베이션 막(119)은 식각 공정 중에 제1 나노 와이어(120)의 식각에 의한 손실을 방지하기 위해서 형성될 수 있다. 패시베이션 막(119)은 하부 내측 스페이서(142)의 돌출부(142a, 142c)의 상면과 제1 나노 와이어(120)의 하면 사이에 형성될 수 있다.
패시베이션 막(119)은 제1 패시베이션 막(119a) 및 제2 패시베이션 막(119b)을 포함할 수 있다. 제1 패시베이션 막(119a)은 제1 돌출부(142a) 상에 형성될 수 있다. 제2 패시베이션 막(119b)은 제2 돌출부(142b) 상에 형성될 수 있다.
제1 패시베이션 막(119a)의 폭은 제1 돌출부(142a)의 폭과 동일할 수 있다. 제2 패시베이션 막(119b)의 폭은 제2 돌출부(142b)의 폭과 동일할 수 있다.
패시베이션 막(119)은 실리콘을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이하, 도 19 내지 도 36을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 19 내지 도 36을 통해서 제조되는 반도체 장치는 도 7 내지 도 9를 통해 설명한 반도체 장치이다.
도 19 내지 도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 31, 도 33 및 도 35는 도 30의 D - D를 따라서 절단한 단면도이고, 도 32, 도 34 및 도 36는 도 30의 E - E를 따라서 절단한 단면도이다.
도 19를 참고하면, 기판(100) 상에, 하부 희생막(2005), 제1 희생막(2001), 프리 패시베이션 막(2004)과, 액티브막(2002)과, 제2 희생막(2003)을 순차적으로 형성한다.
제1 희생막(2001)과 제2 희생막(2003)은 동일한 물질을 포함할 수 있고, 제1 희생막(2001)과 액티브막(2002)은 서로 다른 물질을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 제1 희생막(2001)과 제2 희생막(2003)은 동일한 물질을 포함하는 것으로 설명한다. 또한, 액티브막(2002)은 제1 희생막(2001)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
하부 희생막(2005)은 제1 희생막(2001) 및 제2 희생막(2003)과 동일한 물질을 포함하되, 서로 다른 물질의 농도를 가질 수 있다.
예를 들어, 기판(100)과 액티브막(2002)은 트랜지스터의 채널 영역으로 쓰일 수 있는 물질을 포함할 수 있다. 즉, PMOS의 경우, 액티브막(2002)은 정공의 이동도가 높은 물질을 포함할 수 있고, NMOS의 경우, 액티브막(2002)은 전자의 이동도가 높은 물질을 포함할 수 있다.
제1 희생막(2001) 및 제2 희생막(2003)은 액티브막(2002)과 유사한 격자 상수 및 격자 구조를 갖는 물질을 포함할 수 있다. 즉, 제1 희생막(2001) 및 제2 희생막(2003)은 반도체 물질일 수도 있고, 결정화된 금속 물질일 수도 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 액티브막(2002)은 실리콘을 포함하고, 제1 희생막(2001) 및 제2 희생막(2003)은 각각 실리콘게르마늄을 포함하는 것으로 설명한다. 또한, 하부 희생막(2005) 역시 실리콘 게르마늄을 포함할 수 있다.
이 때, 하부 희생막(2005)의 게르마늄 농도는 제1 희생막(2001) 및 제2 희생막(2003)의 게르마늄 농도보다 높을 수 있다. 이를 통해서, 추후에 식각 공정에서 하부 희생막(2005)의 식각율을 제1 희생막(2001) 및 제2 희생막(2003)의 식각율보다 높게 할 수 있다.
도 19에서, 액티브막(2002)은 하나인 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 제1 희생막(2001)과 액티브막(2002)이 교대로 복수의 쌍을 이루고, 최상부 액티브막(2002) 상에 제2 희생막(2003)이 형성될 수 있다.
또한, 도 19에서, 제2 희생막(2003)이 적층막 구조의 최상부에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 액티브막(2002)가 적층막 구조의 최상부에 위치할 수 있음은 물론이다.
이어서, 제2 희생막(2003) 상에 제1 마스크 패턴(2103)을 형성한다. 제1 마스크 패턴(2103)은 제1 방향(X)으로 길게 연장될 수 있다.
제1 마스크 패턴(2103)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 20을 참고하면, 제1 마스크 패턴(2103)을 마스크로 하여, 식각 공정을 진행하여 핀형 구조체(110P)를 형성한다.
제2 희생막(2003)과, 액티브막(2002)과, 프리 패시베이션 막(2004)과, 제1 희생막(2001)과, 하부 희생막(2005)과, 기판(100)의 일부를 패터닝하여, 핀형 구조체(110P)가 형성될 수 있다.
핀형 구조체(110P)는 기판(100) 상에 형성되고, 기판(100)으로부터 돌출되어 있을 수 있다. 핀형 구조체(110P)는 제1 마스크 패턴(2103)과 같이, 제1 방향(X)을 따라 연장될 수 있다.
핀형 구조체(110P)는 기판(100) 상에 핀형 패턴(110)과, 하부 희생 패턴(125)과, 제1 희생 패턴(121)과, 패시베이션 막(119)과, 제1 나노 와이어(120)와, 제2 희생 패턴(123)이 순차적으로 적층되어 있다.
도 21을 참고하면, 핀형 구조체(110P)의 측벽을 적어도 일부 덮는 필드 절연막(105)을 기판(100) 상에 형성할 수 있다.
구체적으로, 기판(100) 상에 핀형 구조체(110P)를 덮는 필드 절연막(105)을 형성한다. 필드 절연막(105)의 평탄화 공정을 통해, 핀형 구조체(110P)의 상면 및 필드 절연막(105)의 상면은 동일 평면 상에 놓일 수 있다.
평탄화 공정을 진행하면서, 제1 마스크 패턴(2103)은 제거될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 필드 절연막(105)의 상부를 리세스하여, 핀형 구조체(110P)의 일부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 즉, 필드 절연막(105) 상으로 돌출되는 핀형 구조체(110P)가 형성될 수 있다.
도 21에서, 제2 희생 패턴(123)과, 제1 나노 와이어(120)와, 패시베이션 막(119)과, 제1 희생 패턴(121)과, 하부 희생 패턴(125)은 필드 절연막(105)의 상면 위로 돌출되고, 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 필드 절연막(105)의 상부 리세스 공정을 통해, 핀형 패턴(110)의 측벽의 일부가 필드 절연막(105)의 상면 위로 돌출될 수 있다.
핀형 구조체(110P)의 일부를 필드 절연막(105)의 상면보다 위로 돌출시키는 리세스 공정의 전 및/또는 후에, 제1 나노 와이어(120)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 장치가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 장치가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있지만, 이에 제한되는 것은 아니다.
도 22를 참고하면, 제2 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 핀형 구조체(110P)와 교차하여 제2 방향(Y)으로 연장되는 더미 게이트 패턴(135)을 형성할 수 있다. 더미 게이트 패턴(135)은 핀형 구조체(110P) 상에 형성될 수 있다.
더미 게이트 패턴(135)은 더미 게이트 절연막(136)과 더미 게이트 전극(137)을 포함할 수 있다. 예를 들어, 더미 게이트 절연막(136)은 실리콘 산화막을 포함할 수 있고, 더미 게이트 전극(137)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 23을 참고하면, 더미 게이트 패턴(135)의 측벽에 외측 스페이서(141)를 형성할 수 있다. 즉, 외측 스페이서(141)는 더미 게이트 절연막(136) 및 더미 게이트 전극(137)의 측벽 상에 형성될 수 있다.
구체적으로, 더미 게이트 패턴(135)과, 핀형 구조체(110P)를 덮는 제1 스페이서막을 필드 절연막(105) 상에 형성한다. 이 후, 제1 스페이서막을 에치백(etch-back)하여, 더미 게이트 패턴(135)의 측벽 상에 외측 스페이서(141)를 형성할 수 있다.
도 24를 참조하면, 더미 게이트 전극(137)을 포함하는 더미 게이트 패턴(135)을 마스크로 이용하여, 더미 게이트 전극(137), 외측 스페이서(141)와 비오버랩되는 핀형 구조체(110P)를 제거한다. 이를 통해, 핀형 구조체(110P) 내에 리세스(150r)을 형성할 수 있다. 리세스(150r)의 바닥면은 핀형 패턴(110)일 수 있다.
외측 스페이서(141)를 형성하는 것과, 리세스(150r)을 형성하는 것은 동시에 진행될 수도 있지만, 이에 제한되는 것은 아니다. 즉, 외측 스페이서(141)를 형성한 후, 핀형 구조체(110P)의 일부를 제거하여 리세스(150r)를 형성할 수 있다.
핀형 구조체(110P) 내에 리세스(150r)을 형성되는 동안, 더미 게이트 전극(137), 외측 스페이서(141)와 비오버랩되는 제1 희생 패턴(121) 및 제2 희생 패턴(123)은 제거될 수 있다. 또한, 핀형 구조체(110P) 내에 리세스(150r)을 형성하는 동안, 더미 게이트 전극(137), 외측 스페이서(141)와 비오버랩되는 제1 나노 와이어(120)가 제거됨으로써, 제1 나노 와이어(120)가 완성될 수 있다.
리세스(150r)에 의해, 하부 희생 패턴(125)의 단면, 제1 희생 패턴(121)의 단면, 패시베이션 막(119)의 단면, 제2 희생 패턴(123)의 단면 및 제1 나노 와이어(120)의 단면이 노출될 수 있다.
도 25를 참고하면, 리세스(150r)에 의해 노출되고, 외측 스페이서(141)와 오버랩되는 하부 희생 패턴(125)의 전부와, 제1 희생 패턴(121)의 적어도 일부 및 제2 희생 패턴(123)의 적어도 일부를 제거할 수 있다. 이를 통해, 외측 스페이서(141) 사이 및 더미 게이트 패턴(135) 사이에 하부 관통홀(142h)이 형성될 수 있다.
또한, 하부 관통홀(142h)과 연결되고, 제1 희생 패턴(121)과 수평적으로 오버랩되는 부분에 제1 딤플(142r1)이 형성될 수 있다. 외측 스페이서(141) 및 제1 나노 와이어(120) 사이 즉, 제2 희생 패턴(123)과 수평적으로 오버랩되는 부분에는 제2 딤플(142r2)이 형성될 수 있다.
딤플(142r1, 142r2)은 리세스(150r)에 의해 노출되는 제1 나노 와이어(120)의 단면보다 제1 방향(X)으로 움푹 들어간 형태일 수 있다.
딤플(142r1, 142r2)은 예를 들어, 선택적 식각 공정을 이용하여 형성될 수 있다. 구체적으로, 딤플(142r1, 142r2)은 제1 희생 패턴(121) 및 제2 희생 패턴(123)에 대한 식각 속도가 제1 나노 와이어(120)에 대한 식각 속도보다 큰 에천트(etchant)를 이용한 식각 공정을 통해 형성될 수 있다.
하부 관통홀(142h)은 예를 들어, 선택적 식각 공정을 이용하여 형성될 수 있다. 구체적으로, 하부 관통홀(142h)은 하부 희생 패턴(125)에 대한 식각 속도가 제1 나노 와이어(120), 제1 희생 패턴(121) 및 제2 희생 패턴(123)에 대한 식각 속도보다 큰 에천트(etchant)를 이용한 식각 공정을 통해 형성될 수 있다.
도 26을 참고하면, 패시베이션 막(119)의 일부를 제거할 수 있다. 패시베이션 막(119)은 제1 희생 패턴(121)에 의해서 커버되지 않은 부분만 제거될 수 있다. 즉, 제1 딤플(142r1)에 의해서 노출된 부분만 제거될 수 있다. 이에 따라, 제1 딤플(142r1)은 제3 딤플(142r1')로 확장될 수 있다.
본 발명의 몇몇 실시예에서는, 패시베이션 막(119)이 제거되지 않을 수 있다. 이를 통해서, 본 발명의 도 16 내지 도 18의 반도체 장치를 제조할 수도 있다.
도 27을 참고하면, 제3 딤플(142r1')를 절연물질로 채워, 하부 내측 스페이서(142)를 형성하고, 제2 딤플(142r2)을 절연물질로 채워 제1 상부 내측 스페이서(142-1)를 형성할 수 있다.
예를 들어, 딤플(142r1', 142r2)을 채우는 제2 스페이서막을 형성할 수 있다. 제2 스페이서막은 갭 필(gap-filling) 능력이 좋은 물질일 수 있다. 제2 스페이서막은 필드 절연막(105)과, 외측 스페이서(141)의 측벽과, 더미 게이트 패턴(135) 상에도 형성될 수 있다.
이어서, 식각 공정을 진행하여, 더미 게이트 패턴(135), 외측 스페이서(141)와 비오버랩되는 핀형 패턴(110)의 상면이 노출될 때까지, 제2 스페이서막을 식각하여, 내측 스페이서(142)를 형성할 수 있다.
이를 통해, 외측 스페이서(141)와 내측 스페이서(141)을 포함하는 게이트 스페이서(140)가 형성될 수 있다.
또한, 외측 스페이서(141), 하부 내측 스페이서(142) 및 제1 상부 내측 스페이서(142-1)에 의해 정의되는 관통홀(140h)이 게이트 스페이서(140)에 형성될 수 있다. 관통홀(140h)을 통해, 제1 나노 와이어(120)는 노출될 수 있다. 즉, 제1 나노 와이어(120)는 관통홀(140h)을 통과할 수 있다.
도 28을 참고하면, 리세스(150r)을 채우는 소오스/드레인(150)을 형성할 수 있다. 소오스/드레인(150)은 더미 게이트 패턴(135)의 양측에 형성될 수 있다.
소오스/드레인(150)은 노출된 핀형 패턴(110) 및 제1 나노 와이어(120)를 씨드층으로 하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 리세스(150r)에 의해 노출된 제1 나노 와이어(120)의 돌출된 단면 및 핀형 패턴(110) 상에 씨드막이 더 형성될 수 있음은 물론이다.
소오스/드레인(150)은 하부 내측 스페이서(142)를 덮도록 형성될 수 있다. 소오스/드레인(150)은 하부 내측 스페이서(142)와 접촉할 수 있다.
소오스/드레인(150)은 에피택셜 공정에 의해 형성될 수 있다. 본 발명의 실시예에 따른 반도체 장치가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 소오스/드레인(150)에 포함되는 에피층의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피택셜 공정시 불순물을 인시츄 도핑할 수도 있다.
도 29를 참고하면, 소오스/드레인(150), 게이트 스페이서(140) 및 더미 게이트 패턴(135) 등을 덮는 층간 절연막(180)을 필드 절연막(105) 상에 형성할 수 있다.
층간 절연막(180)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 더미 게이트 전극(137)의 상면이 노출될 때까지, 층간 절연막(180)을 평탄화한다. 그 결과, 제2 마스크 패턴(2104)이 제거되고 더미 게이트 전극(137)의 상면이 노출될 수 있다.
도 30 내지 도 32를 참고하면, 더미 게이트 패턴(135) 즉, 더미 게이트 절연막(136) 및 더미 게이트 전극(137)을 제거할 수 있다.
더미 게이트 절연막(136) 및 더미 게이트 전극(137)의 제거함에 따라, 필드 절연막(105) 및 더미 게이트 패턴(135)과 오버랩된 핀형 구조체(110P)가 노출될 수 있다. 즉, 더미 게이트 패턴(135)과 오버랩되었던 제1 희생 패턴(121)과, 제2 희생 패턴(123)과, 패시베이션 막(119)과, 제1 나노 와이어(120)가 노출될 수 있다.
도 33 및 도 34를 참고하면, 핀형 구조체(110P)의 제1 희생 패턴(121) 및 제2 희생 패턴(123)을 제거할 수 있다.
이를 통해, 패시베이션 막(120)과 하부 내측 스페이서(142) 사이에 공간이 형성될 수 있다. 또한, 핀형 패턴(110) 상에 제1 나노 와이어(120)가 노출될 수 있다.
제1 나노 와이어(120)의 상하에 위치하는 제1 희생 패턴(121) 및 제2 희생 패턴(123)을 제거하는 것은 예를 들어, 식각 공정을 이용할 수 있다. 즉, 제1 희생 패턴(121) 및 제2 희생 패턴(123)과, 제1 나노 와이어(120) 사이의 식각 선택비를 이용할 수 있다.
덧붙여, 제1 희생 패턴(121) 및 제2 희생 패턴(123)이 제거됨으로써, 게이트 스페이서(140) 중 하부 내측 스페이서(142)의 돌출부(142a, 142c)가 노출될 수 있다.
도 35 및 도 36을 참조하면, 패시베이션 막(119)을 제거될 수 있다.
이를 통해서, 제1 나노 와이어(120)의 하면이 노출될 수 있다.
도 7을 참조하여, 제1 나노 와이어(120)의 둘레 및 핀형 패턴(110)의 상면 상에 계면막(146)을 형성할 수 있다.
이어서, 게이트 스페이서(140)의 측벽, 즉, 외측 스페이서(141) 및 내측 스페이서(142)의 측벽과, 제1 나노 와이어(120)의 둘레를 따라서 고유전율 절연막(145)을 형성할 수 있다. 고유전율 절연막(145)은 내측 스페이서(142)와 접촉할 수 있다. 이에 따라, 게이트 절연막(147)이 형성될 수 있다.
이어서, 제1 나노 와이어(120)를 감싸고, 제2 방향(Y)으로 연장되는 게이트 전극(130)을 형성할 수 있다. 게이트 전극(130)은 리플레이스먼트 금속 게이트 전극일 수 있다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 37을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 38 및 도 39는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 35는 태블릿 PC이고, 도 36은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 핀형 패턴 120: 제1 나노 와이어
130: 게이트 전극 142: 하부 내측 스페이서
300: 리디자인 모듈

Claims (10)

  1. 기판;
    상기 기판과 이격되고, 제1 방향으로 연장되는 제1 나노 와이어;
    상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 반대되는 제1 및 제2 측벽을 포함하는 게이트 전극;
    상기 게이트 전극의 상기 제1 측벽 상에 형성되고, 상기 제1 나노 와이어가 관통되는 제1 게이트 스페이서;
    상기 게이트 전극의 상기 제2 측벽 상에 형성되고, 상기 제1 나노 와이어가 관통되는 제2 게이트 스페이서;
    상기 게이트 전극의 적어도 일측에, 상기 제1 나노 와이어와 연결된 소오스/드레인 에피층; 및
    상기 제1 나노 와이어와 상기 기판 사이에서 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서를 서로 연결하는 스페이서 커넥터를 포함하는 제3 게이트 스페이서를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 스페이서는 상기 제1 나노 와이어의 상면 및 측면과 접하는 제1 외측 스페이서와, 상기 제1 나노 와이어의 하면과 접하는 제1 내측 스페이서를 포함하고,
    상기 제2 게이트 스페이서는 상기 제1 나노 와이어의 상면 및 측면과 접하는 제2 외측 스페이서와, 상기 제1 나노 와이어의 하면과 접하는 제2 내측 스페이서를 포함하고,
    상기 제1 외측 스페이서와 상기 제1 내측 스페이서는 서로 다른 물질을 포함하고,
    상기 제2 외측 스페이서와 상기 제2 내측 스페이서는 서로 다른 물질을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 내측 스페이서는 서로 동일한 물질을 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 및 제2 외측 스페이서는 서로 이격되고,
    상기 제1 및 제2 내측 스페이서는 상기 스페이서 커넥터를 통해 서로 연결된 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 나노 와이어 상에 상기 제1 방향으로 연장되고, 상기 제1 나노 와이어와 이격되는 제2 나노 와이어를 더 포함하고,
    상기 제1 나노 와이어와 상기 제2 나노 와이어는 서로 이격되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 게이트 스페이서는 상기 제2 나노 와이어의 상면, 측면 및 상기 제1 나노 와이어의 측면과 접하는 제1 외측 스페이서와, 상기 제2 나노 와이어의 하면과 상기 제1 나노 와이어의 상면과 접하는 제1 상부 내측 스페이서와,
    상기 제1 나노 와이어의 하면과 접하는 제1 하부 내측 스페이서를 포함하고,
    상기 제2 게이트 스페이서는 상기 제2 나노 와이어의 상면, 측면 및 상기 제1 나노 와이어의 측면과 접하는 제2 외측 스페이서와, 상기 제2 나노 와이어의 하면과 상기 제1 나노 와이어의 상면과 접하는 제2 상부 내측 스페이서와,
    상기 제1 나노 와이어의 하면과 접하는 제2 하부 내측 스페이서를 포함하는 반도체 장치.
  7. 기판;
    상기 기판과 이격되고, 제1 방향으로 연장되는 제1 나노 와이어;
    상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽에 배치되고, 서로 반대되는 내측벽 및 외측벽을 포함하는 게이트 스페이서로서, 상기 게이트 스페이서의 내측벽은 상기 게이트 전극과 마주보는 게이트 스페이서;
    상기 게이트 전극의 적어도 일측에 배치되고, 상기 제1 나노 와이어와 연결된 소오스/드레인 에피층으로서, 상기 제1 나노 와이어는 상기 게이트 스페이서를 관통하여 상기 소오스 드레인과 연결되는 소오스/드레인 에피층; 및
    상기 기판과 상기 제1 나노 와이어 사이에 배치되고, 상기 제1 나노 와이어의 하면과 접하는 돌출부와, 상기 돌출부와 연결되고, 상기 제1 나노 와이어의 하면과 이격되는 이격부를 포함하는 하부 스페이서를 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 게이트 전극은 서로 반대인 제1 및 제2 측면을 포함하고,
    상기 돌출부는 상기 게이트 전극의 상기 제1 측면에 접하는 제1 돌출부와,
    상기 게이트 전극의 상기 제2 측면에 접하는 제2 돌출부를 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 게이트 스페이서는 상기 제1 측면에 접하는 제1 게이트 스페이서와,
    상기 제2 측면에 접하는 제2 게이트 스페이서를 포함하고,
    상기 제1 돌출부의 두께는 상기 제1 게이트 스페이서와 동일하고,
    상기 제2 돌출부의 두께는 상기 제2 게이트 스페이서와 동일한 반도체 장치.
  10. 기판;
    상기 기판으로부터 이격되고, 제1 방향으로 연장되는 제1 나노 와이어;
    상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽 상에 배치되고, 서로 반대되는 내측벽 및 외측벽을 포함하는 게이트 스페이서로서, 상기 게이트 스페이서의 내측벽은 상기 게이트 전극과 마주보는 게이트 스페이서;
    상기 게이트 전극의 적어도 일측에 배치되고, 상기 제1 나노 와이어와 연결되는 소오스/드레인 에피층으로서, 상기 제1 나노 와이어는 상기 게이트 스페이서를 관통하여 상기 소오스/드레인 에피층과 연결되는 소오스/드레인 에피층; 및
    상기 기판과 상기 제1 나노 와이어 사이에 배치되는 하부 스페이서를 포함하되,
    상기 게이트 스페이서 내에 포함된 물질은 제1 유전 상수를 갖고, 상기 하부 스페이서 내에 포함된 물질은 상기 제1 유전 상수와 다른 제2 유전 상수를 갖고,
    상기 하부 스페이서의 상기 제1 방향으로의 길이는 상기 제1 나노 와이어의 상기 제1 방향으로의 길이와 동일한 반도체 장치.
KR1020160025047A 2016-03-02 2016-03-02 반도체 장치 및 그 제조 방법 Active KR102340313B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160025047A KR102340313B1 (ko) 2016-03-02 2016-03-02 반도체 장치 및 그 제조 방법
US15/444,550 US10204983B2 (en) 2016-03-02 2017-02-28 Semiconductor device and method for fabricating the same
CN201710569298.1A CN108511524B (zh) 2016-03-02 2017-07-13 半导体器件及用于制造其的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160025047A KR102340313B1 (ko) 2016-03-02 2016-03-02 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170102662A KR20170102662A (ko) 2017-09-12
KR102340313B1 true KR102340313B1 (ko) 2021-12-15

Family

ID=59722849

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160025047A Active KR102340313B1 (ko) 2016-03-02 2016-03-02 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10204983B2 (ko)
KR (1) KR102340313B1 (ko)
CN (1) CN108511524B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10374059B2 (en) 2017-08-31 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with nanowires
US10269914B2 (en) 2017-09-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102353251B1 (ko) 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10608082B2 (en) * 2018-05-31 2020-03-31 Globalfoundries Inc. Field-effect transistors including multiple gate lengths
KR102537527B1 (ko) 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
KR102721970B1 (ko) 2019-05-24 2024-10-29 삼성전자주식회사 반도체 장치
KR102713891B1 (ko) * 2019-06-10 2024-10-04 삼성전자주식회사 반도체 장치
CN112018184B (zh) * 2020-09-07 2022-07-08 中国科学院微电子研究所 带铁电或负电容材料的器件及其制造方法及电子设备
US11721693B2 (en) * 2021-01-11 2023-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor devices and methods of manufacturing thereof
CN114220856A (zh) * 2021-12-13 2022-03-22 中国科学院微电子研究所 具有晶体侧墙的纳米线/片器件及制造方法及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140225065A1 (en) 2011-12-23 2014-08-14 Willy Rachmady Non-planar gate all-around device and method of fabrication thereof
US20150243733A1 (en) 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. Semiconductor device including multiple nanowire transistor
US20150340457A1 (en) 2014-05-21 2015-11-26 Globalfoundries Inc. Methods of forming conductive contact structures for a semiconductor device with a larger metal silicide contact area and the resulting devices
US20170069763A1 (en) 2015-09-04 2017-03-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618831B1 (ko) 2004-06-08 2006-09-08 삼성전자주식회사 게이트 올 어라운드형 반도체소자 및 그 제조방법
TWI283066B (en) 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
KR100594327B1 (ko) 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
KR20070068736A (ko) 2005-12-27 2007-07-02 삼성전자주식회사 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법
FR2895835B1 (fr) 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
KR100756808B1 (ko) 2006-04-14 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US20140151639A1 (en) 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
US8969149B2 (en) 2013-05-14 2015-03-03 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers
US9362397B2 (en) 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
KR102083494B1 (ko) 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US20150333162A1 (en) 2014-05-16 2015-11-19 Globalfoundries Inc. Methods of forming nanowire devices with metal-insulator-semiconductor source/drain contacts and the resulting devices
US20170018623A1 (en) * 2015-07-17 2017-01-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
EP3127862B1 (en) * 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
US9755034B2 (en) * 2015-10-27 2017-09-05 Samsung Electronics Co., Ltd. Semiconductor device having nanowire

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140225065A1 (en) 2011-12-23 2014-08-14 Willy Rachmady Non-planar gate all-around device and method of fabrication thereof
US20150243733A1 (en) 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. Semiconductor device including multiple nanowire transistor
US20150340457A1 (en) 2014-05-21 2015-11-26 Globalfoundries Inc. Methods of forming conductive contact structures for a semiconductor device with a larger metal silicide contact area and the resulting devices
US20170069763A1 (en) 2015-09-04 2017-03-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer

Also Published As

Publication number Publication date
US10204983B2 (en) 2019-02-12
CN108511524A (zh) 2018-09-07
CN108511524B (zh) 2024-01-16
KR20170102662A (ko) 2017-09-12
US20170256608A1 (en) 2017-09-07

Similar Documents

Publication Publication Date Title
KR102404976B1 (ko) 반도체 장치 및 이의 제조 방법
KR102340313B1 (ko) 반도체 장치 및 그 제조 방법
KR102384938B1 (ko) 반도체 장치 및 이의 제조 방법
US10693017B2 (en) Semiconductor device having a multi-thickness nanowire
KR102343234B1 (ko) 반도체 장치 및 이의 제조 방법
US9972717B2 (en) Semiconductor device and method of fabricating the same
KR102343209B1 (ko) 반도체 장치 및 그 제조 방법
CN108573925B (zh) 半导体器件及用于制造其的方法
TWI621267B (zh) 半導體裝置
KR102349990B1 (ko) 반도체 장치 제조 방법
KR102425152B1 (ko) 반도체 장치
KR20150000546A (ko) 반도체 소자 및 이의 제조 방법
KR102366953B1 (ko) 반도체 장치 및 이의 제조 방법
KR102270920B1 (ko) 반도체 장치 및 이의 제조 방법
US20170018623A1 (en) Semiconductor device and method of fabricating the same
KR102455494B1 (ko) 반도체 장치
KR102443803B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160302

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201110

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20160302

Comment text: Patent Application

E701 Decision to grant or registration of patent right
GRNT Written decision to grant
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20211213

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20211213

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20211213

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20241126

Start annual number: 4

End annual number: 4