CN108511524A - 半导体器件及用于制造其的方法 - Google Patents

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Abstract

一种半导体器件可以包括衬底、第一纳米线、栅电极、第一栅极间隔物、第二栅极间隔物、源极/漏极和间隔物连接器。第一纳米线可以在第一方向上延伸并与衬底间隔开。栅电极可以围绕第一纳米线的周边，并且在交叉第一方向的第二方向上延伸，并且包括彼此相对的第一侧壁和第二侧壁。第一栅极间隔物可以形成在栅电极的第一侧壁上。第一纳米线可以穿过第一栅极间隔物。第二栅极间隔物可以形成在栅电极的第二侧壁上。第一纳米线可以穿过第二栅极间隔物。源极/漏极可以设置在栅电极的至少一侧并与第一纳米线连接。间隔物连接器可以设置在第一纳米线与衬底之间。间隔物连接器可以将第一栅极间隔物和第二栅极间隔物彼此连接。

Description

半导体器件及用于制造其的方法
技术领域
本发明构思的示例实施方式总体上涉及半导体器件及制造其的方法。
背景技术
多栅晶体管已经被提出以集成更多的晶体管而不降低其性能。一些多栅晶体管包括三维沟道。多栅晶体管的电流控制能力可以被增强而不增加其栅极长度。此外，短沟道效应(SCE)可以被抑制。
发明内容
本发明构思的一种实施方式提供具有改善的操作特性的半导体器件。
本发明构思的另一实施方式提供制造具有改善的操作特性的半导体器件的方法。
根据本发明构思的示例实施方式，一种半导体器件可以包括衬底、第一纳米线、栅电极、第一栅极间隔物、第二栅极间隔物、源极/漏极和间隔物连接器。第一纳米线可以在第一方向上延伸并与衬底间隔开。栅电极可以围绕第一纳米线的周边，并且可以在交叉第一方向的第二方向上延伸，并且可以包括彼此相对的第一侧壁和第二侧壁。第一栅极间隔物可以形成在栅电极的第一侧壁上。第一纳米线可以穿过第一栅极间隔物。第二栅极间隔物可以形成在栅电极的第二侧壁上。第一纳米线可以穿过第二栅极间隔物。源极/漏极可以设置在栅电极的至少一侧并与第一纳米线连接。间隔物连接器可以设置在第一纳米线与衬底之间。间隔物连接器可以将第一栅极间隔物和第二栅极间隔物彼此连接。
根据本发明构思的示例实施方式，一种半导体器件可以包括衬底、第一纳米线、栅电极、栅极间隔物、源极/漏极和内间隔物。第一纳米线可以在第一方向上延伸并与衬底间隔开。栅电极可以围绕第一纳米线的周边，并且可以在交叉第一方向的第二方向上延伸。栅极间隔物可以设置在栅电极的侧壁上。栅极间隔物可以包括彼此相对的内侧壁和外侧壁，并且栅极间隔物的内侧壁面对栅电极。源极/漏极可以设置在栅电极的至少一侧并与第一纳米线连接。第一纳米线可以穿过栅极间隔物以连接到源极/漏极。内间隔物可以包括突出部分和间隔部分，突出部分设置在衬底与第一纳米线之间并接触第一纳米线的下表面，间隔部分连接到突出部分并与第一纳米线的下表面间隔开。
根据本发明构思的示例实施方式，一种制造半导体器件的方法可以包括：形成在衬底上在第一方向上延伸并具有第一半导体图案、第二半导体图案和第三半导体图案的鳍型结构，第二半导体图案和第三半导体图案交替地堆叠在第一半导体图案上；在鳍型结构上形成虚设栅电极，虚设栅电极交叉鳍型结构并在不同于第一方向的第二方向上延伸；在虚设栅电极的侧壁上形成第一间隔物；去除鳍型结构的不与虚设栅电极和第一间隔物交叠的一部分以在鳍型结构内形成凹陷；去除第二半导体图案的由凹陷暴露并与第一间隔物交叠的一部分以形成凹坑；完全地去除由凹陷暴露的第一半导体图案以形成通孔；形成填充凹坑和通孔的内间隔物层；去除内间隔物层的一部分以形成凹坑中的上部内间隔物以及通孔中的下部内间隔物；以及形成填充凹陷的源极/漏极。
根据本发明构思的示例实施方式，一种半导体器件可以包括：衬底；第一纳米线，在第一方向上延伸并与衬底间隔开；栅电极，围绕第一纳米线的周边并在交叉第一方向的第二方向上延伸；栅极间隔物，设置在栅电极的侧壁上，其中栅极间隔物包括彼此相对的内侧壁和外侧壁，并且栅极间隔物的内侧壁面对栅电极；源极/漏极，设置在栅电极的至少一侧并与第一纳米线连接，其中第一纳米线穿过栅极间隔物以连接到源极/漏极；以及内间隔物，设置在衬底与第一纳米线之间，其中栅极间隔物中包括的材料具有第一介电常数，内间隔物中包括的材料具有不同于第一介电常数的第二介电常数。
附图说明
一些实施方式将从以下结合附图的简要描述中被更清楚地理解。附图体现了如在此描述的非限制性的示例实施方式。
图1是示出根据本发明构思的一些示例实施方式的半导体器件的透视图。
图2是沿图1的线A-A'截取的剖面图。
图3是详细示出图2的内间隔物的透视图。
图4是沿图1的线B-B'截取的剖面图。
图5是沿图1的线C-C'截取的剖面图。
图6是详细示出图5的外间隔物和内间隔物的剖面图。
图7是示出根据本发明构思的一些示例实施方式的半导体器件的剖面图。
图8是示出图7的半导体器件的剖面图。
图9是详细示出图8的内间隔物和外间隔物的剖面图。
图10是示出根据本发明构思的一些示例实施方式的半导体器件的剖面图。
图11是示出图10的半导体器件的剖面图。
图12是示出图10的半导体器件的剖面图。
图13是示出根据本发明构思的一些示例实施方式的半导体器件的剖面图。
图14是示出图13的半导体器件的剖面图。
图15是示出图13的半导体器件的剖面图。
图16是示出根据本发明构思的一些示例实施方式的半导体器件的剖面图。
图17是示出图16的半导体器件的剖面图。
图18是示出图16的半导体器件的剖面图。
图19至36是示出根据本发明构思的示例实施方式的用于制造半导体器件的方法的图。
图37是包括根据本发明构思的一些示例实施方式的半导体器件的电子系统的框图。
图38和39示出包括根据一示例实施方式的半导体器件的示例性半导体系统。
应注意，这些图旨在说明某些实施方式中利用的方法、结构和/或材料的一般特性以及旨在对下面提供的书面描述提供补充。然而，这些附图可以不按比例绘制并且可以非精确地反映给出的任何实施方式的精确的结构特性或性能特性，并且不应被解释为限制由一些实施方式所涵盖的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和位置定位可以被减小或夸大。相似或相同的附图标记在各图中的使用旨在表明相似或相同的元件或特征的存在。
具体实施方式
现在将参照附图在下文中更充分地描述本公开，各种各样的实施方式在附图中被显示。然而，本发明可以以许多不同的形式体现，并且不应被解释为限于在此陈述的示例实施方式。这些示例实施方式仅是示例，并且许多实施方案和变化是可能的，这些实施方案和变化不需要在此提供的细节。还应强调的是，本公开提供了可替代示例的细节，但是替代示例的这样的列举不是详尽无遗的。此外，各种各样的示例之间的任何细节一致性不应被解释为需要这样的细节─为在此描述的每个特征列出每个可能的变化是不切实际的。权利要求的语言应在确定本发明的要求时被引用。
虽然不同的图显示了示例性实施方式的变化，但是这些图并非必然旨在彼此相互排斥。而是，将从下面的详细描述的上下文中看出，当将图和它们的描述作为整体考虑时，不同的图中描绘及描述的某些特征可以与来自其它图的其它特征结合以产生各种各样的实施方式。
将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件，或者可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，没有居间元件存在。用于描述元素或层之间的关系的其它字词应以同样的方式被解释(例如“在……之间”与“直接在……之间”、“相邻的”与“直接相邻的”、“在……上”与“直接在在……上”)。术语“接触”或“与……接触”当在此使用时指直接的连接(例如触摸)。
将理解，虽然术语“第一”、“第二”等可以在此用于描述各种各样的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开来。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离一些实施方式的教导。
为了描述的容易，在此可以使用诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等的空间关系术语来描述如图中所示的一个元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除了图中所绘的取向之外，空间关系术语旨在还涵盖装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”的元件将取向为“在”所述另外的元件或特征“之上”。因此，示例性术语“在……下面”能包含上和下两个方向。装置可以被另行取向(旋转90度或处于另外的取向)，且在此使用的空间关系描述语被相应地解释。
当涉及取向、布局、位置、形状、尺寸、数量或其它度量时，如在此所使用的诸如“相同的”、“相等的”、“平面的”或“共面的”的术语并非必然意味着完全相同的取向、布局、位置、形状、尺寸、数量或其它度量，而是旨在涵盖在可以例如由于制造工艺而发生的可接受的变化内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它度量。术语“基本上”可以在此用来强调这个含义，除非上下文或其它陈述另行指示。例如，被描述为“基本上相同的”、“基本上相等的”或“基本上平面的”的项目可以是完全相同的、相等的或平面的，或者可以是在可以例如由于制造工艺而发生的可接受的变化内相同的、相等的或平面的。
在此参照剖面图描述本发明构思的一些实施方式，所述剖面图是一些实施方式的理想化实施方式(以及中间结构)的示意图。照此，将预期到作为例如制造技术和/或公差的结果的相对于图示的形状的变化。因此，本发明构思的一些实施方式不应被解释为限于在此示出的区域的特别形状，而将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区可以在其边缘处具有圆化的或弯曲的特征和/或注入浓度的梯度，而非从注入区到非注入区的二元变化。同样地，由注入形成的埋入区可以引起埋入区与注入通过其发生的表面之间的区域中的某些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在限制一些实施方式的范围。
在下文中，将参照图1至6说明根据本发明构思的一些示例实施方式的半导体器件。
图1是示出根据本发明构思的一些示例实施方式的半导体器件的透视图，图2是沿图1的线A-A'截取的剖面图。图3是详细示出图2的内间隔物的透视图，图4是沿图1的线B-B'截取的剖面图。图5是沿图1的线C-C'截取的剖面图，图6是详细示出图5的外间隔物和内间隔物的剖面图。
当在此使用时，半导体器件可以指诸如半导体芯片(例如形成在管芯上的存储芯片和/或逻辑芯片)的器件、半导体芯片的堆叠、包括堆叠在封装衬底上的一个或更多个半导体芯片的半导体封装或包括多个封装的层叠封装器件。这些器件可以使用球栅阵列、引线接合、穿通衬底通路或其它电连接元件形成，并且可以包括存储器件诸如易失性或非易失性存储器件。
当在此使用时，电子设备可以指这些半导体器件，但此外还可以包括含这些器件的产品，诸如存储模块、存储卡、包括额外部件的硬盘驱动器，或者移动电话、膝上型电脑、平板电脑、台式电脑、照相机或其它消费电子设备等等。
参照图1和2，半导体器件可以包括鳍型图案110、第一纳米线120、栅电极130、栅极间隔物140和源极/漏极150。
衬底100可以包括例如体硅或绝缘体上硅(SOI)。或者，衬底100可以是硅衬底，或者可以包括其它物质诸如硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物。或者，衬底100可以是具有形成在其上的外延层的基底衬底。
衬底100可以形成有形成鳍型图案110的突起。例如，鳍型图案110可以从衬底100的表面突出。场绝缘层105可以至少部分地覆盖鳍型图案110的侧壁。鳍型图案110可以由场绝缘层105限定。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或其组合中的至少一种。
虽然鳍型图案110的侧壁可以如图1中所示地由场绝缘层105完全覆盖，但这仅是为了说明的目的并且不限于此。在一些实施方式中，鳍型图案110的侧壁可以由场绝缘层105部分地覆盖。
鳍型图案110可以在第一方向X上延伸。例如，鳍型图案110可以包括在第一方向X上延伸的较长边以及在第二方向Y上延伸的较短边。
鳍型图案110可以通过部分地蚀刻衬底100而形成。或者，鳍型图案110可以包括生长在衬底100上的外延层。鳍型图案110可以包括元素半导体材料诸如硅或锗。此外，鳍型图案110可以包括化合物半导体诸如IV-IV族化合物半导体或III-V族化合物半导体。
例如，在IV-IV族化合物半导体中，鳍型图案110可以例如是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或用IV族元素掺杂的上述二元化合物或三元化合物。
例如，在III-V族化合物半导体中，鳍型图案110可以是通过将来自III族的铝(Al)、镓(Ga)和铟(In)中的至少一种与来自V族的磷(P)、砷(As)和锑(Sb)中的至少一种组合而形成的二元化合物、三元化合物或四元化合物。
在下面的描述中，假设鳍型图案110包括硅。
第一纳米线120可以形成在衬底100上并与衬底100间隔开。第一纳米线120可以在第一方向X上延伸。
第一纳米线120可以形成在鳍型图案110上并与鳍型图案110间隔开。第一纳米线120可以与鳍型图案110交叠。在一些实施方式中，第一纳米线120可以形成在鳍型图案110上，而不是形成在场绝缘层105上。
虽然第一纳米线120在第二方向Y上的宽度可以如图4中所示地与鳍型图案110在第二方向Y上的宽度相同，但这仅是为了说明的目的并且不限于此。此外，虽然示出了第一纳米线120具有正方形的横截面，但是它不限于此。在一些实施方式中，第一纳米线120的拐角可以通过诸如修整的工艺被圆化。
第一纳米线120可以用作晶体管的沟道区。第一纳米线120的材料可以取决于半导体器件是PMOS还是NMOS而变化，但本公开不限于此。
第一纳米线120可以包括与鳍型图案110的材料相同的材料，或者包括与鳍型图案110的材料不同的材料。为了说明的方便，在下面的描述中将假设半导体器件的第一纳米线120包括硅。
栅电极130可以形成在场绝缘层105和鳍型图案110上。栅电极130可以在第二方向Y上延伸。
栅电极130可以形成为围绕与鳍型图案110的顶表面间隔开的第一纳米线120的周边。栅电极130还可以形成在限定于第一纳米线120与鳍型图案110之间的空间中。
栅电极130可以包括导电材料。如图所示，栅电极130可以是单层，但本公开不限于此。例如，栅电极130可以包括调节功函数的功函数导电层以及填充由功函数导电层形成的空间的填充导电层。
栅电极130可以包括TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al中的至少一种。或者，栅电极130可以每个由诸如Si或SiGe的非金属元素形成。上述栅电极130可以通过替换工艺形成，但本公开不限于此。
栅极间隔物140可以形成在栅电极130的在第二方向Y上延伸的两个(例如相对的)侧壁上。栅极间隔物140可以形成在第一纳米线120的两侧，以具有彼此面对的部分。栅极间隔物140可以包括通孔140h。第一纳米线120可以包括相对的第一侧表面和第二侧表面。因此，栅极间隔物140可以包括与第一侧表面接触的第一栅极间隔物140a以及与第二侧表面接触的第二栅极间隔物140b。栅极间隔物140可以在此被描述为具有可以称为第一部分、第二部分、第三部分等的部分的单个栅极间隔物。不同的部分也可以每个被称为栅极间隔物。
第一纳米线120可以穿过栅极间隔物140。第一纳米线120可以穿过通孔140h。栅极间隔物140可以完全围绕第一纳米线120的侧表面的一部分的周边。
当第一纳米线120的由栅电极围绕的拐角通过诸如修整的工艺被圆化时，第一纳米线120的与栅极间隔物140接触的剖面可以不同于第一纳米线120的由栅电极130围绕的剖面。
第一栅极间隔物140a可以包括第一外间隔物141a以及一部分内间隔物142。内间隔物142的包括在第一栅极间隔物140a中的所述部分还可以被称为第一内间隔物。第一外间隔物141a可以与内间隔物142接触。内间隔物142可以设置在鳍型图案110的顶表面与第一纳米线120之间，并且可以与鳍型图案110的顶表面表面接触。在YZ剖面上，内间隔物142可以由第一纳米线120、第一外间隔物141a和鳍型图案110围绕。
第二栅极间隔物140b可以包括第二外间隔物141b以及一部分内间隔物142。内间隔物142的包括在第二栅极间隔物140b中的所述部分还可以被称为第二内间隔物。第二外间隔物141b可以与内间隔物142接触。内间隔物142可以设置在鳍型图案110的顶表面与第一纳米线120之间，并且可以与鳍型图案110的顶表面表面接触。在YZ剖面上，内间隔物142可以由第一纳米线120、第二外间隔物141b和鳍型图案110围绕。
第一栅极间隔物140a和第二栅极间隔物140b可以具有彼此相同的形状和材料。在下文中，将经由示例实施方式描述第一栅极间隔物140a的形状。
第一栅极间隔物140a的通孔140h可以由第一外间隔物141a和内间隔物142限定。第一纳米线120的端部可以与第一外间隔物141a和内间隔物142接触。
参照图6，通孔140h可以包括在第二方向Y上彼此面对的两个第一侧面140h-1以及在第三方向Z上彼此面对的两个第二侧面140h-2。通孔140h的第二侧面140h-2可以连接通孔140h的彼此面对的第一侧面140h-1。
在根据示例实施方式的半导体器件中，通孔140h的第二侧面140h-2中的至少一个可以由内间隔物142限定。通孔140h的第一侧面140h-1可以由第一外间隔物141a限定。
更具体地，通孔140h可以包括三个侧面(例如两个第一侧面140h-1和第二侧面140h-2中的由第一外间隔物141a限定的一个侧面)和一个侧面(例如第二侧面140h-2中的由内间隔物142限定的另一个侧面)。
例如，通孔140h的第一侧面140h-1可以由第一外间隔物141a限定。此外，通孔140h的第二侧面140h-2中的一个可以由第一外间隔物141a限定，通孔140h的另一个第二侧面140h-2可以由内间隔物142限定。
第一外间隔物141a和内间隔物142可以包括彼此不同的材料。当第一外间隔物141a中包括的材料具有第一介电常数并且内间隔物142中包括的材料具有第二介电常数时，第一介电常数和第二介电常数可以彼此不同。
在根据示例实施方式的半导体器件中，第一外间隔物141a中包括的材料可以比内间隔物142中包括的材料具有更大的介电常数。可以通过使第二介电常数低于第一介电常数而减小栅电极130与源极/漏极150之间的边缘电容。
例如，第一外间隔物141a可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。例如，内间隔物142可以包括低k电介质材料、硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。然而，如前所述，根据示例实施方式，第一外间隔物141a中包括的材料可以比内间隔物142中包括的材料具有更大的介电常数。低k电介质材料可以是比硅氧化物具有更低介电常数的材料。
第一栅极间隔物140a的第一外间隔物141a可以包括第一区域141a-1和第二区域141a-2。第二区域141a-2可以在第二方向Y上设置在第一区域141a-1的两侧。
第一区域141a-1可以是此处第一纳米线120穿过的区域。第二区域141a-2可以是此处第一纳米线120不需要穿过的区域。例如，第一栅极间隔物140a的通孔140h可以被包括在第一区域141a-1中。更具体地，通孔140h可以由第一区域141a-1和内间隔物142围绕。
第二区域141a-2可以只包括第一外间隔物141a。同时，第一区域141a-1可以包括第一外间隔物141a和内间隔物142。更具体地，第一区域141a-1可以包括第一外间隔物141a的一部分。
从衬底100的顶表面到栅极间隔物的第一区域141a-1的高度可以大于从衬底100的顶表面到内间隔物142的高度。通孔140h的第二侧面140h-2中的至少一个可以由内间隔物142限定。通孔140h的第一侧面140h-1可以由第一外间隔物141a限定。
内间隔物142可以与第二区域141a-2接触。此外，第二区域141a-2和第一区域141a-1可以被包括在第一外间隔物141a中。因此，第二区域141a-2和第一区域141a-1可以是一体的结构。
例如，在第一栅极间隔物140a与第一纳米线120之间的交叠部分处，在第一纳米线120的最上部分与第一外间隔物141a之间可以没有层。换言之，第一纳米线120的最上部分可以与栅极间隔物140的第一区域140a-1接触。
因此，第一纳米线120的最下部分可以与栅极间隔物140的内间隔物142接触，第一纳米线120的最上部分可以与栅极间隔物140的第一区域140a-1接触。
参照图2和3，内间隔物142可以包括间隔部分142c、第一突出部分142a和第二突出部分142b。
间隔部分142c可以形成为与第一纳米线120间隔开。间隔部分142c的下表面可以与鳍型图案110的顶表面接触。例如，间隔部分142c的下表面可以沿着鳍型图案110的顶表面形成。
突出部分142a和142b可以从间隔部分142c延伸。第一突出部分142a和第二突出部分142b可以连接到间隔部分142c的两端。因此，栅电极130可以形成在第一突出部分142a与第二突出部分142b之间。例如，第一突出部分142a和第二突出部分142b可以每个形成在栅电极130的两侧。
第一突出部分142a可以与第一外间隔物141a垂直地交叠。第一突出部分142a的宽度可以与第一外间隔物141a的宽度相同。但本公开不限于此。
类似地，第二突出部分142b可以垂直地交叠第二外间隔物141b。第二突出部分142b的宽度可以与第二外间隔物141b的宽度相同。但本公开不限于此。
第一栅极间隔物140a可以包括第一外间隔物141a以及内间隔物142的第一突出部分142a。类似地，第二栅极间隔物140b可以包括第二外间隔物141b以及内间隔物142的第二突出部分142b。内间隔物142的间隔部分142c可以是将第一栅极间隔物140a连接到第二栅极间隔物140b的间隔物连接器。例如，在栅电极130周围彼此相对形成的第一栅极间隔物140a和第二栅极间隔物140b可以通过内间隔物142的间隔部分142c(即间隔物连接器)彼此连接。
在一些实施方式中，内间隔物142可以不包括突出部分142a和142b。在这种情况下，内间隔物142的顶表面可以完全地与第一纳米线120的下表面接触。例如，内间隔物142可以具有平坦的顶表面并在第一方向X上延伸。
栅极绝缘层147可以形成在第一纳米线120与栅电极130之间。此外，栅极绝缘层147可以形成在场绝缘层105与栅电极130之间以及在内间隔物142与栅电极130之间。
例如，栅极绝缘层147可以包括界面层146和高k绝缘层145，但本公开不限于此。例如，栅极绝缘层147的界面层146可以取决于第一纳米线120的材料而被省略。
因为界面层146可以形成在第一纳米线120的周边上，所以界面层146可以形成在第一纳米线120与栅电极130之间以及在鳍型图案110与栅电极之间。同时，高k绝缘层145可以形成在第一纳米线120与栅极130之间、在内间隔物142与栅电极130之间、在场绝缘层105与栅电极130之间以及在外间隔物141与栅电极130之间。
栅极绝缘层147可以沿着第一纳米线120的周边形成。栅极绝缘层147可以沿着场绝缘层105的顶表面以及内间隔物142的间隔部分142c的顶表面形成。此外，栅极绝缘层147可以沿着内间隔物142和外间隔物141的侧壁形成。
当第一纳米线120包括硅时，界面层146可以包括硅氧化物层。在该实施方式中，当界面层146包括硅氧化物层时，界面层146可以形成在第一纳米线120的周边以及内间隔物142的顶表面上，但不必沿着内间隔物142和外间隔物141的侧壁形成。
高k绝缘层145可以包括比硅氧化物层具有更高的介电常数的高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种，但本公开不限于此。
如上所述，当界面层146被省略时，高k绝缘层145可以不仅包括高k电介质材料，而且包括硅氧化物层、硅氮氧化物层或硅氮化物层。
在一些实施方式中，源极/漏极150可以形成在栅电极130的两侧。源极/漏极150可以形成在鳍型图案110上。源极/漏极150可以包括形成在鳍型图案110的顶表面上的外延层。
源极/漏极150的外周可以具有各种各样的形状。例如，源极/漏极150的外周可以是菱形、圆形、矩形和八边形形状中的至少一种。例如，图1示出了菱形形状(或五边形或六边形形状)。
源极/漏极150可以与用作沟道区的第一纳米线120直接连接。例如，源极/漏极150可以与穿过栅极间隔物140的通孔140h的第一纳米线120直接连接。
然而，源极/漏极150不必与栅极绝缘层147接触。栅极间隔物140可以位于源极/漏极150与栅极绝缘层147之间。例如，内间隔物142的一个侧壁可以与栅极绝缘层147接触，而内间隔物142的另一个侧壁可以与源极/漏极150接触，在这种情况下，源极/漏极150和栅极绝缘层147在第一纳米线120与衬底100之间不必彼此接触。此外，因为外间隔物141与第一纳米线120的最上部分接触，所以源极/漏极150和栅极绝缘层147在第一纳米线120上方不必彼此接触。
在下文中，将参照图1及图7至9说明根据本发明构思的另一示例实施方式的半导体器件。为了说明的方便，下面将主要说明上文参照图1至6未说明的差异。
图7是示出根据本发明构思的一些示例性实施方式的半导体器件的剖面图。图8是示出图7的半导体器件的剖面图。图9是详细示出图8的内间隔物和外间隔物的剖面图。
作为参考，图7是沿图1的线A-A'截取的剖面图。图8是沿图1的线C-C'截取的剖面图。图9仅示出图7的栅极间隔物。
参照图1及图7至9，根据一些实施方式的半导体器件可以包括下部内间隔物142以及在第三方向Z上与下部内间隔物142间隔开的上部内间隔物142-1。上部内间隔物142-1可以包括与栅电极130的第一侧壁接触的第一上部内间隔物142-1a以及与栅电极130的第二侧壁接触的第二上部内间隔物142-1b，栅电极130的第二侧壁与栅电极130的第一侧壁相对。
因此，第一纳米线120的最上部分可以与上部内间隔物142-1接触，第一纳米线120的最下部分可以与下部内间隔物142接触。
在第一区域141a-1中，下部内间隔物142和第一上部内间隔物142-1a可以分别设置在第一纳米线120之上和之下。下部内间隔物142和第一上部内间隔物142-1a可以包括比第一外间隔物141a具有更低的介电常数的材料。
通孔140h可以包括由第一外间隔物141a限定的两个侧面140h-1以及由下部内间隔物142和第一上部内间隔物142-1a限定的两个侧面140h-2。
在一些实施方式中，通孔140h的在第二方向Y上彼此面对的第一侧面140h-1可以由第一外间隔物141a限定，通孔140h的在第三方向Z上彼此面对的第二侧面140h-2可以由下部内间隔物142和第一上部内间隔物142-1a限定。
第二栅极间隔物140b是与第一栅极间隔物140a的形状基本上相同的形状，所以其详细说明被省略并由对第一栅极间隔物140a的描述代替。
将参照图1及图10至12说明根据本发明构思的又一示例性实施方式的半导体器件。为了说明的方便，下面将主要说明上文参照图1至9未说明的差异。
图10至12是示出根据本发明构思的一些示例实施方式的半导体器件的剖面图。
图10是沿图1的线A-A'截取的剖面图。图11是沿图1的线B-B'的截取剖面图。图12是沿图1的线C-C'截取的剖面图。
参照图1及图10至12，根据本发明构思的一些示例实施方式的半导体器件还可以包括第二纳米线125。
第二纳米线125可以在与衬底100间隔开的同时形成在衬底100上。第二纳米线125可以在第一方向X上延伸。
第二纳米线125可以比第一纳米线120与衬底100间隔得更远。例如，从鳍型图案110的顶表面到第二纳米线125的高度可以大于从鳍型图案110的顶表面到第一纳米线120的高度。更具体地，在一些实施方式中，从鳍型图案110的最上表面(或衬底100的最上表面)到第二纳米线125的最下表面的高度可以大于从鳍型图案110的最上表面(或衬底100的最上表面)到第一纳米线120的最下表面的高度。在一些实施方式中，从鳍型图案110的最上表面(或衬底100的最上表面)到第二纳米线125的最上表面的高度可以大于从鳍型图案110的最上表面(或衬底100的最上表面)到第一纳米线120的最上表面的高度。
第二纳米线125可以与鳍型图案110交叠。第二纳米线125可以形成在鳍型图案110上，而不是形成在场绝缘层105上。
第二纳米线125可以用作晶体管的沟道区。因此，第二纳米线125可以包括与第一纳米线120相同的材料。
栅电极130可以形成为围绕第二纳米线125的周边。栅电极130还可以形成在限定于第一纳米线120与第二纳米线125之间的空间中。
栅极间隔物140可以设置在第一纳米线120的两端以及第二纳米线125的两端。栅极间隔物140可以每个包括多个通孔140h。
第二纳米线125可以穿过栅极间隔物140。第二纳米线125可以穿过所述多个通孔140h中的一个。第二纳米线125的末端的周边可以与栅极间隔物140接触。
与第一纳米线120类似，当第二纳米线125的由栅电极130围绕的拐角通过诸如修整的工艺被圆化时，第二纳米线125的与栅极间隔物140接触的末端可以具有与第二纳米线125的由栅电极130围绕的剖面不同的剖面。
第二纳米线125可以与第一纳米线120对准。第二纳米线125可以在第三方向Z上与第一纳米线120交叠。第一纳米线120和第二纳米线125可以具有彼此相同的长度。但本公开不限于此。
下部内间隔物142可以设置在鳍型图案110的顶表面与第一纳米线120之间。第一上部内间隔物142-1可以设置在第一纳米线120与第二纳米线125之间。
参照图10，第二纳米线125的最上表面可以与外间隔物141接触，第二纳米线125的最下表面可以与第一上部内间隔物142-1接触。
栅极绝缘层147可以形成在第二纳米线125与栅电极130之间。栅极绝缘层147可以沿着第二纳米线125的周边形成。
源极/漏极150可以直接连接到用作沟道区的第二纳米线125。例如，源极/漏极150可以直接连接到穿过栅极间隔物140的通孔140h的第一纳米线120和第二纳米线125。
在下文中，将参照图1及图13至15说明根据本发明构思的又一示例性实施方式的半导体器件。为了说明的方便，下面将主要说明上文参照图1至12未说明的差异。
图13至15是示出根据本发明构思的一些示例实施方式的半导体器件的剖面图。
图13是沿图1的线A-A'的截取剖面图。图14是沿图1的线B-B'截取的剖面图。图15是沿图1的线C-C'截取的剖面图。
参照图1及图13至15，根据本发明构思的一些示例实施方式的半导体器件还可以包括第三纳米线127和第二上部内间隔物142-2。
第三纳米线127可以在与衬底100间隔开的同时形成在衬底100上。第三纳米线127可以在第一方向X上延伸。
第三纳米线127可以比第一纳米线110和第二纳米线125与衬底100间隔得更远。例如，从鳍型图案110的顶表面到第三纳米线127的高度可以大于从鳍型图案110的顶表面到第一纳米线120或第二纳米线125的高度。更具体地，在一些实施方式中，从鳍型图案110的最上表面(或衬底100的最上表面)到第三纳米线127的最下表面的高度可以大于从鳍型图案110的最上表面(或衬底100的最上表面)到第一纳米线120的最下表面或第二纳米线125的最下表面的高度。在一些实施方式中，从鳍型图案110的最上表面(或衬底100的最上表面)到第三纳米线127的最上表面的高度可以大于从鳍型图案110的最上表面(或衬底100的最上表面)到第一纳米线120的最上表面或第二纳米线125的最上表面的高度。
第三纳米线127可以与鳍型图案110交叠。在一些实施方式中，第三纳米线127可以形成在鳍型图案110上，而不是形成在场绝缘层105上。
第三纳米线127可以用作晶体管的沟道区。因此，第三纳米线127可以包括与第一纳米线120和第二纳米线125相同的材料。
栅电极130可以形成为围绕第三纳米线127的周边。栅电极130还可以形成在限定于第二纳米线125与第三纳米线127之间的空间中。
栅极间隔物140可以设置在第一纳米线120的两端、在第二纳米线125的两端以及在第三纳米线127的两端。栅极间隔物140可以每个包括多个通孔140h。
第三纳米线127可以穿过栅极间隔物140。第三纳米线127可以穿过所述多个通孔140h中的一个。第三纳米线127的末端的周边可以完全地与栅极间隔物140接触。
与第一纳米线120和第二纳米线125类似，当第三纳米线127的由栅电极130围绕的拐角通过诸如修整的工艺被圆化时，第三纳米线127的与栅极间隔物140接触的末端可以具有与第三纳米线127的由栅电极130围绕的剖面不同的剖面。
第三纳米线127可以与第一纳米线120和第二纳米线125对准。第三纳米线127可以在第三方向Z上与第一纳米线120和第二纳米线125交叠。在一些实施方式中，第一至第三纳米线120、125和127可以具有彼此相同的长度。但本公开不限于此。
下部内间隔物142可以设置在鳍型图案110的顶表面与第一纳米线120之间。第一上部内间隔物142-1可以设置在第一纳米线120与第二纳米线125之间。第二上部内间隔物142-2可以设置在第二纳米线125与第三纳米线127之间。第二上部内间隔物142-2可以包括与栅电极130的第一侧壁接触的第二上部内间隔物142-2a以及与栅电极130的第二侧壁接触的第二上部内间隔物142-2b。
参照图13，第三纳米线127的最上表面可以与外间隔物141接触，第三纳米线127的最下表面可以与第二上部内间隔物142-2接触。但本公开不限于此。
栅极绝缘层147可以形成在第三纳米线127与栅电极130之间。栅极绝缘层147可以沿着第三纳米线127的周边形成。
源极/漏极150可以直接连接到用作沟道区的第三纳米线127。例如，源极/漏极150可以直接连接到穿过栅极间隔物140的通孔140h的第一至第三纳米线120、125和127。
在下文中，将参照图1及图16至18说明根据本发明构思的又一示例性实施方式的半导体器件。为了说明的方便，下面将主要说明上文参照图1至15未说明的差异。
图16至18是示出根据本发明构思的一些示例实施方式的半导体器件的剖面图。
图16是沿图1的线A-A'截取的剖面图。图17是沿图1的线B-B'截取的剖面图。图18是沿图1的线C-C'截取的剖面图。
参照图1及图16至18，根据本发明构思的一些示例实施方式的半导体器件可以包括钝化层119。
钝化层119可以被形成用于防止第一纳米线120在蚀刻工艺期间的损失。钝化层119可以形成在下部内间隔物142的突出部分142a和142b的顶表面与第一纳米线120的下表面之间。
钝化层119可以包括第一钝化层119a和第二钝化层119b。第一钝化层119a可以形成在第一突出部分142a上。第二钝化层119b可以形成在第二突出部分142b上。
第一钝化层119a的宽度可以与第一突出部分142a的宽度相同。第二钝化层119b的宽度可以与第二突出部分142b的宽度相同。钝化层119可以包括硅。
在下文中，将参照图19至36说明根据本发明构思的示例实施方式的用于制造半导体器件的方法。基于图19至36的半导体器件对应于上文参照图7至9描述的半导体器件。
图19至36是示出根据本发明构思的示例实施方式的用于制造半导体器件的方法的图。图31、33和35是沿图30的线D-D'截取的剖面图。图32、34和36是沿图30的线E-E'截取的剖面图。
参照图19，下牺牲层2005、第一牺牲层2001、自由钝化层2004、有源层2002和第二牺牲层2003可以顺序地形成在衬底100上。
第一牺牲层2001和第二牺牲层2003可以包括相同的材料，并且第一牺牲层2001和有源层2002可以包括不同的材料。在说明根据一示例实施方式的用于制造半导体器件的方法中，假设第一牺牲层2001和第二牺牲层2003包括相同的材料。此外，有源层2002可以包括相对于第一牺牲层2001具有蚀刻选择性的材料。
下牺牲层2005可以包括与第一牺牲层2001和第二牺牲层2003相同的材料，但是它们可以用具有掺杂浓度的不同材料掺杂。
例如，衬底100和有源层2002可以包括用作晶体管的沟道区的材料。在PMOS晶体管的情况下，有源层2002可以包括具有高空穴迁移率的材料，而在NMOS晶体管的情况下，有源层2002可以包括具有高电子迁移率的材料。
第一牺牲层2001和第二牺牲层2003可以包括具有与有源层2002相似的晶格常数和晶格结构的材料。例如，第一牺牲层2001和第二牺牲层2003可以是半导体材料或结晶的金属材料。
在说明根据一示例实施方式的用于制造半导体器件的方法中，假设有源层2002包括硅，并且第一牺牲层2001和第二牺牲层2003每个包括硅锗。此外，下牺牲层2005也可以包括硅锗。
下牺牲层2005的锗浓度可以大于第一牺牲层2001和第二牺牲层2003的每个的锗浓度。通过这一点，在蚀刻工艺期间，与第一牺牲层2001和第二牺牲层2003的每个的蚀刻速率相比，下牺牲层2005的蚀刻速率可以被显著地增加。
图19仅示出一个有源层2002，但这只是为了说明的方便并且示例实施方式不限于此。例如，可以有依次形成的多对第一牺牲层2001和有源层2002，并且第二牺牲层2003形成在最上面的有源层2002上。
此外，虽然图19示出位于堆叠层结构的最上部分上的第二牺牲层2003，但示例实施方式不限于此。例如，有源层2002可以在堆叠层结构的最上部分上。
接下来，第一掩模图案2103可以形成在第二牺牲层2003上。第一掩模图案2103可以在第一方向X上延伸。
第一掩模图案2103可以由包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个的材料形成。
参照图20，蚀刻工艺可以使用第一掩模图案2103作为蚀刻掩模被执行以形成鳍型结构110P。
鳍型结构110P可以通过图案化第二牺牲层2003、有源层2002、自由钝化层2004、第一牺牲层2001、下牺牲层2005和衬底100的部分而形成。
鳍型结构110P可以形成在衬底100上并从衬底100突出。鳍型结构110P可以在第一方向X上延伸，就像在第一掩模图案2103的情况下一样。
在鳍型结构110P中，鳍型图案110、下牺牲图案124、第一牺牲图案121、钝化层119、第一纳米线120和第二牺牲图案123可以顺序地堆叠在衬底100上。
参照图21，场绝缘层105可以形成在衬底100上以覆盖鳍型结构110P的侧壁的至少一部分。
例如，场绝缘层105可以形成在衬底100上以覆盖鳍型结构110P。通过对场绝缘层105执行平坦化工艺，鳍型结构110P的顶表面和场绝缘层105的顶表面可以被置于相同的平面上。
第一掩模图案2103可以在平坦化工艺中被去除，但本公开不限于此。
然后，场绝缘层105的上部分可以被凹入以暴露鳍型结构110P的一部分。凹入工艺可以包括选择性蚀刻工艺。因此，鳍型结构可以形成为在场绝缘层105上突出。
参照图21，第二牺牲图案123、第一纳米线120、钝化层119、第一牺牲图案121和下牺牲图案124可以在场绝缘层105的顶表面上突出，并且鳍型图案110的侧壁可以由场绝缘层105围绕。但本公开不限于此。例如，鳍型图案110的侧壁的一部分可以通过场绝缘层105的上部分的凹入工艺在场绝缘层105的顶表面上突出。
在导致鳍型结构110P的所述部分突出超过场绝缘层150的顶表面的凹入工艺之前和/或之后，第一纳米线120可以用杂质掺杂以调节晶体管的阈值电压。当半导体器件是NMOS晶体管时，杂质可以是硼(B)。当半导体器件是PMOS晶体管时，杂质可以是磷(P)或砷(As)。但本公开不限于此。
参照图22，虚设栅极图案135可以通过执行使用第二掩模图案2104作为蚀刻掩模的蚀刻工艺而形成。虚设栅极图案135可以交叉鳍型结构110P并且在第二方向Y上延伸。虚设栅极图案135可以形成在鳍型结构110P上。
虚设栅极图案135可以包括虚设栅极绝缘层136和虚设栅电极137。例如，虚设栅极绝缘层136可以包括硅氧化物层，虚设栅电极137可以包括多晶硅或非晶硅。
参照图23，外间隔物141可以形成在虚设栅极绝缘层136和虚设栅电极137的侧壁上。
例如，第一间隔物层可以形成在场绝缘层105上以覆盖虚设栅极图案135和鳍型结构110P。然后，第一间隔物层可以被回蚀刻以在虚设栅极绝缘层136和虚设栅电极137的侧壁上形成外间隔物141。
参照图24，鳍型结构110P的不与虚设栅电极137和外间隔物141交叠的一部分可以使用蚀刻工艺被去除。在蚀刻工艺中，虚设栅极图案135可以用作蚀刻掩模。通过这样做，凹陷150r可以形成在鳍型结构110P内。凹陷150r的底表面可以是鳍型图案110的顶表面。
形成外间隔物141以及形成凹陷150r可以被同时执行，但本公开不限于此。例如，凹陷150r可以在形成外间隔物141之后通过去除鳍型结构110P的一部分而形成。
通过凹陷150r的存在，下牺牲图案124的剖面、第一牺牲图案121的剖面、钝化层119的剖面、第二牺牲图案123的剖面和第一纳米线120的剖面可以被暴露。
参照图25，下牺牲图案124的整个、第一牺牲层121的由凹陷150r暴露的至少一部分以及第二牺牲图案123的由凹陷150r暴露的至少一部分可以被去除。因此，下通孔142h可以形成在外间隔物141之间并穿过虚设栅极图案135。
此外，第一凹坑142r1可以形成在第一牺牲图案121的由凹陷150r暴露并与外间隔物141交叠的至少一部分中。第二凹坑142r2可形成在第二牺牲图案123的由凹陷150r暴露并在外间隔物141与第一纳米线120之间交叠的至少一部分中。
第一凹坑142r1和第二凹坑142r2可以为凹形凹陷的形式，并且比第一纳米线120的端面在第一方向X上更多地凹入。
例如，凹坑142r1和142r2可以通过使用选择性蚀刻工艺而形成。更具体地，凹坑142r1和142r2可以通过使用蚀刻剂的蚀刻工艺形成，该蚀刻剂具有第一牺牲图案121和第二牺牲图案123相对于第一纳米线120的蚀刻选择性。
例如，下通孔142h可以通过使用选择性蚀刻工艺而形成。更具体地，下通孔142h可以通过使用蚀刻剂的蚀刻工艺形成，该蚀刻剂具有第一纳米线120、第一牺牲图案121和第二牺牲图案123相对于下牺牲图案124的蚀刻选择性。
参照图26，钝化层119的一部分可以被去除。可以只去除钝化层119的未被第一牺牲图案121覆盖的部分。例如，钝化层119的由第一凹坑142r1暴露的部分可以被去除。因此，第一凹坑142r1可以延伸到第三凹坑142r1'。
在一些实施方式中，钝化层119可以不被去除。通过这样做，可以制造图16至18中所示的半导体器件。
参照图27，第三凹坑142r1'可以用绝缘材料填充以形成下部内间隔物142，第二凹坑142r2可以用绝缘材料填充以形成第一上部内间隔物142-1。
例如，填充凹坑142r1'和142r2的第二间隔物层可以形成在衬底100上。第二间隔物层可以是具有良好间隙填充能力的材料。第二间隔物层还可以形成在场绝缘层105、外间隔物141的侧壁和虚设栅极图案135上。
然后，蚀刻工艺可以被执行以蚀刻第二间隔物层直到鳍型图案110的不与虚设栅极图案135和外间隔物141交叠的顶表面被暴露。结果，下部内间隔物142和第一上部内间隔物142-1可以被形成。
因此，包括外间隔物141、下部内间隔物142和第一上部内间隔物142-1的栅极间隔物140可以被形成。
此外，通孔140h可以由外间隔物141、下部内间隔物142和第一上部内间隔物142-1限定。第一纳米线120可以由通孔140h暴露。例如，第一纳米线120可以穿过通孔140h。
参照图28，用于填充凹陷150r的源极/漏极150可以形成在衬底100上。源极/漏极150可以形成在虚设栅极图案135的两侧。
源极/漏极150可以使用暴露的鳍型图案110和第一纳米线120作为籽晶层而形成。
源极/漏极150可以形成为覆盖下部内间隔物142。源极/漏极150可以与下部内间隔物142接触。
源极/漏极150可以通过外延工艺形成。取决于根据示例实施方式的半导体器件是n型晶体管还是p型晶体管，掺杂在源极/漏极150的外延层中的杂质可以变化。杂质可以在外延工艺期间被原位掺杂。
参照图29，层间绝缘层180可以形成在场绝缘层105上以覆盖源极/漏极150、栅极间隔物140、虚设栅极图案135等等。
层间绝缘层180可以包括低k电介质材料、氧化物、氮化物和氮氧化物中的至少一种。例如，低k电介质材料可以是可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、无掺杂的硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子增强的氧化物(PEOX)、可流动CVD(FCVD)氧化物或其组合。
然后，层间绝缘层180可以被平坦化直到虚设栅电极137的顶表面被暴露。结果，第二掩模图案2104可以被去除以暴露虚设栅电极137的顶表面。
参照图30至32，虚设栅极图案135即虚设栅极绝缘层136和虚设栅电极137可以被去除。
通过去除虚设栅极绝缘层136和虚设栅电极137，与虚设栅极图案135交叠的场绝缘层105和鳍型结构110P可以被暴露。例如，第一牺牲图案121、第二牺牲图案123、钝化层119和第一纳米线120可以被暴露。
参照图33和34，第一牺牲图案121和第二牺牲图案123可以从鳍型结构110P被去除。结果，可以在钝化层119与下部内间隔物142之间形成空间，并且第一纳米线120可以被暴露在鳍型图案110之上。
去除在第一纳米线120之上和之下的第一牺牲图案121和第二牺牲图案123可以通过例如蚀刻工艺被执行。例如，可以利用第一牺牲图案121和第二牺牲图案123相对于第一纳米线120的蚀刻选择性。
此外，第一牺牲图案121和第二牺牲图案123的去除可以允许下部内间隔物142的突出部分142a和142b被暴露。
参照图35和36，钝化层119可以被去除。因此，第一纳米线120的下表面可以被暴露。
参照回图7，界面层146可以形成在第一纳米线120的周边以及鳍型图案110的顶表面上。
然后，高k绝缘层145可以形成在栅极间隔物140的侧壁上，即在外间隔物141、下部内间隔物142和第一上部内间隔物142-1的侧壁上，并且沿着第一纳米线120的周边形成。因此，包括界面层146和高k绝缘层145的栅极绝缘层147可以被形成。
接下来，围绕第一纳米线120并在第二方向Y上延伸的栅电极130可以被形成。栅电极130可以是替代金属栅电极。
图37是包括根据本发明构思的一些示例实施方式的半导体器件的电子系统的框图。
参照图37，根据一示例实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储装置1130和/或接口1140可以经由总线1150彼此联接。总线1150对应于数据通过其传输的路径。
控制器1110可以包括以下中的至少一个：微处理器、数字信号处理器、微控制器和能够执行与上述功能相似的功能的逻辑器件。I/O装置1120可以包括键区、键盘或显示装置。存储装置1130可以存储数据和/或命令。接口1140可以执行将数据传输到通信网络或从通信网络接收数据的功能。接口1140可以是有线或无线的。例如，接口1140可以包括天线或有线/无线收发器。虽然未示出，但是电子系统1100此外还可以包括配置为增强控制器1110的操作的操作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。根据一示例实施方式，根据一示例实施方式制造的半导体器件可以被提供在存储器件1130内，或者作为控制器1110或I/O装置1120的一部分被提供。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中发送和/或接收数据的几乎所有电子产品。
图38和39示出包括根据一示例实施方式的半导体器件的示例性半导体系统。图38示出平板PC，图39示出膝上型计算机。根据一示例实施方式的半导体器件可以用在平板PC或膝上型计算机中。根据一示例实施方式的半导体器件可以可应用于未在此示出的集成电路器件。
虽然已经具体显示并描述了本发明构思的一些实施方式，但是本领域普通技术人员将理解，可以在此作出形式和细节上的变化而不背离所附权利要求的精神和范围。
本申请要求2017年2月28日向美国专利商标局提交的美国专利申请第15/444,550号的优先权。

Claims (20)

1.一种半导体器件，包括：
衬底；
第一纳米线，在第一方向上延伸并与所述衬底间隔开；
栅电极，围绕所述第一纳米线的周边、在交叉所述第一方向的第二方向上延伸并包括彼此相对的第一侧壁和第二侧壁；
第一栅极间隔物，形成在所述栅电极的所述第一侧壁上，其中所述第一纳米线穿过所述第一栅极间隔物；
第二栅极间隔物，形成在所述栅电极的所述第二侧壁上，其中所述第一纳米线穿过所述第二栅极间隔物；
源极/漏极，设置在所述栅电极的至少一侧并与所述第一纳米线连接；以及
间隔物连接器，设置在所述第一纳米线与所述衬底之间，其中所述间隔物连接器将所述第一栅极间隔物和所述第二栅极间隔物彼此连接。
2.如权利要求1所述的半导体器件，其中所述第一栅极间隔物包括接触所述第一纳米线的顶表面和侧表面的第一外间隔物以及接触所述第一纳米线的下表面的第一内间隔物，
其中所述第二栅极间隔物包括接触所述第一纳米线的所述顶表面和所述侧表面的第二外间隔物以及接触所述第一纳米线的所述下表面的第二内间隔物，
其中所述第一外间隔物和所述第一内间隔物包括彼此不同的材料，以及
其中所述第二外间隔物和所述第二内间隔物包括彼此不同的材料。
3.如权利要求2所述的半导体器件，其中所述第一内间隔物和所述第二内间隔物包括彼此相同的材料。
4.如权利要求2所述的半导体器件，其中所述第一外间隔物和所述第二外间隔物彼此间隔开，
其中所述第一内间隔物和所述第二内间隔物通过所述间隔物连接器彼此连接。
5.如权利要求4所述的半导体器件，其中所述间隔物连接器以及所述第一内间隔物和所述第二内间隔物是单个一体的结构。
6.如权利要求1所述的半导体器件，还包括设置在所述第一纳米线上并在所述第一方向上延伸的第二纳米线，其中所述第一纳米线和所述第二纳米线彼此间隔开。
7.如权利要求6所述的半导体器件，其中所述第一栅极间隔物包括第一外间隔物、第一上部内间隔物和第一下部内间隔物，所述第一外间隔物接触所述第二纳米线的顶表面和侧表面以及所述第一纳米线的侧表面，所述第一上部内间隔物接触所述第二纳米线的下表面以及所述第一纳米线的顶表面，所述第一下部内间隔物接触所述第一纳米线的下表面，以及
其中所述第二栅极间隔物包括第二外间隔物、第二上部内间隔物和第二下部内间隔物，所述第二外间隔物接触所述第二纳米线的所述顶表面和所述侧表面以及所述第一纳米线的所述侧表面，所述第二上部内间隔物接触所述第二纳米线的所述下表面以及所述第一纳米线的所述顶表面，所述第二下部内间隔物接触所述第一纳米线的所述下表面。
8.如权利要求7所述的半导体器件，其中所述第一上部内间隔物和所述第一下部内间隔物包括彼此相同的材料，以及
其中所述第二上部内间隔物和所述第二下部内间隔物包括彼此相同的材料。
9.如权利要求7所述的半导体器件，其中所述第一下部内间隔物和所述第二下部内间隔物通过所述间隔物连接器彼此连接。
10.如权利要求1所述的半导体器件，其中所述间隔物连接器包括绝缘材料。
11.一种半导体器件，包括：
衬底；
第一纳米线，在第一方向上延伸并与所述衬底间隔开；
栅电极，围绕所述第一纳米线的周边并在交叉所述第一方向的第二方向上延伸；
栅极间隔物，设置在所述栅电极的侧壁上，其中所述栅极间隔物包括彼此相对的内侧壁和外侧壁，并且所述栅极间隔物的所述内侧壁面对所述栅电极；
源极/漏极，设置在所述栅电极的至少一侧并与所述第一纳米线连接，其中所述第一纳米线穿过所述栅极间隔物以连接到所述源极/漏极；以及
内间隔物，包括突出部分和间隔部分，所述突出部分设置在所述衬底与所述第一纳米线之间并接触所述第一纳米线的下表面，所述间隔部分连接到所述突出部分并与所述第一纳米线的所述下表面间隔开。
12.如权利要求11所述的半导体器件，其中所述栅电极包括彼此相对的第一侧表面和第二侧表面；以及
其中所述突出部分包括第一突出部分和第二突出部分，所述第一突出部分与所述栅电极的所述第一侧表面接触，所述第二突出部分与所述栅电极的所述第二侧表面接触。
13.如权利要求12所述的半导体器件，其中所述栅极间隔物包括与所述第一侧表面接触的第一栅极间隔物以及与所述第二侧表面接触的第二栅极间隔物，
其中所述第一突出部分的厚度与所述第一栅极间隔物的厚度相同，以及所述第二突出部分的厚度与所述第二栅极间隔物的厚度相同。
14.如权利要求11所述的半导体器件，其中所述内间隔物在所述第一方向上的长度与所述第一纳米线在所述第一方向上的长度相同。
15.如权利要求11所述的半导体器件，其中所述栅电极设置在所述间隔部分与所述第一纳米线之间。
16.一种半导体器件，包括：
衬底；
第一纳米线，在第一方向上延伸并与所述衬底间隔开；
栅电极，围绕所述第一纳米线的周边并在交叉所述第一方向的第二方向上延伸；
栅极间隔物，设置在所述栅电极的侧壁上，其中所述栅极间隔物包括彼此相对的内侧壁和外侧壁，并且所述栅极间隔物的所述内侧壁面对所述栅电极；
源极/漏极，设置在所述栅电极的至少一侧并与所述第一纳米线连接，其中所述第一纳米线穿过所述栅极间隔物以连接到所述源极/漏极；以及
内间隔物，设置在所述衬底与所述第一纳米线之间，
其中所述栅极间隔物中包括的材料具有第一介电常数，并且所述内间隔物中包括的材料具有不同于所述第一介电常数的第二介电常数。
17.如权利要求16所述的半导体器件，其中所述第二介电常数低于所述第一介电常数。
18.如权利要求16所述的半导体器件，还包括设置在所述第一纳米线上并在所述第一方向上延伸的第二纳米线，其中所述第一纳米线和所述第二纳米线彼此间隔开，使得从所述衬底的最上表面到所述第二纳米线的最下表面的高度大于从所述衬底的所述最上表面到所述第一纳米线的最下表面的高度。
19.如权利要求18所述的半导体器件，还包括设置在所述第二纳米线上并在所述第一方向上延伸的第三纳米线，其中所述第二纳米线和所述第三纳米线彼此间隔开，使得从所述衬底的所述最上表面到所述第三纳米线的最下表面的高度大于从所述衬底的所述最上表面到所述第二纳米线的所述最下表面的高度。
20.如权利要求16所述的半导体器件，其中所述内间隔物在所述第一方向上的长度与所述第一纳米线在所述第一方向上的长度相同。
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