CN104241369A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，该半导体器件包括：鳍型有源图案，突出在器件隔离层之上；栅极电极，在器件隔离层上并交叉鳍型有源图案；抬高的源极/漏极，在栅极电极两侧的鳍型有源图案上；以及鳍间隔物，在鳍型有源图案的侧壁上，该鳍间隔物具有低介电常数并在器件隔离层和抬高的源极/漏极之间。

Description

半导体器件
技术领域
实施方式涉及半导体器件及其制造方法。
背景技术
作为提高半导体器件的密度的按比例缩小(scaling)技术中的一种，已经提出了多栅极晶体管，在该多栅极晶体管中鳍型硅主体形成在基板上并且栅极形成在硅主体的表面上。这样的多栅极晶体管使用三维沟道使得容易进行按比例缩小。此外，可以改善电流控制能力而没有增加多栅极晶体管的栅极长度。此外，SCE(短沟道效应)，也就是沟道区中的电势受漏极电压影响，可以被有效地抑制。
发明内容
实施方式提供一种半导体器件，在该半导体器件中栅极间隔物通过具有低介电常数的材料形成为鳍结构，从而减少栅极与源极和/或漏极之间的电容耦合现象。
另一实施方式提供一种半导体器件，在该半导体器件中在鳍结构中的鳍间隔物形成在源极/漏极与器件隔离层之间以改善该器件的特性。
另一实施方式提供一种制造半导体器件的方法。
在实施方式的一个方面，提供一种半导体器件，该半导体器件包括：鳍型有源图案，突出在器件隔离层之上；栅极电极，在器件隔离层上并交叉鳍型有源图案；抬高的源极/漏极，在栅极电极两侧的鳍型有源图案上；以及鳍间隔物，在鳍型有源图案的侧壁上，该鳍间隔物具有比硅氮化物低的介电常数并在器件隔离层和抬高的源极/漏极之间。
从器件隔离层到抬高的源极/漏极的底部的高度可以实质上等于鳍间隔物的高度。
鳍间隔物的介电常数可以为约4至约6。
鳍间隔物可以包括SiOCN膜。
鳍间隔物可以是包括SiOCN膜、SiON膜和硅氧化物膜中的一种和SiCN膜的双层。
该半导体器件还可以包括在栅极电极的侧壁上的栅极间隔物，该栅极间隔物具有比硅氮化物低的介电常数。
鳍间隔物和栅极间隔物可以处于相同的水平面。
半导体器件还可以包括在抬高的源极/漏极上的阻挡膜，该阻挡膜具有比硅氮化物低的介电常数。
阻挡膜可以延伸到栅极间隔物的侧壁。
半导体器件还可以包括在抬高的源极/漏极上的接触件，该接触件穿过阻挡膜以电连接到抬高的源极/漏极。
抬高的源极/漏极可以具有菱形形状、圆形形状和矩形形状中的至少一种。
在实施方式的另一方面，提供一种半导体器件，该半导体器件包括：鳍型有源图案，突出在器件隔离层之上；栅极电极，在器件隔离层上并交叉鳍型有源图案；栅极间隔物，在栅极电极的侧壁上，该栅极间隔物具有比硅氮化物低的介电常数；抬高的源极/漏极，在栅极间隔物两侧的鳍型有源图案上；以及鳍间隔物，在鳍型有源图案的侧壁上且在器件隔离层和抬高的源极/漏极之间，该鳍间隔物具有与栅极间隔物的介电常数相等的介电常数。
栅极间隔物的介电常数可以为约4至约6，该栅极间隔物是SiOCN膜的单层或者是包括SiOCN膜、SiON膜和硅氧化物膜中的一种和SiCN膜的双层。
半导体器件还可以包括在栅极间隔物的侧壁处以及在抬高的源极/漏极上的阻挡膜，该阻挡膜具有比硅氮化物低的介电常数并包括耐蚀刻材料。
栅极间隔物和鳍间隔物可以处于相同的水平面。
在实施方式的另一方面中，提供一种半导体器件，该半导体器件包括：鳍型有源图案，突出在器件隔离层之上；栅极电极，在器件隔离层上并交叉鳍型有源图案；抬高的源极/漏极，在栅极电极两侧的鳍型有源图案上；以及鳍间隔物，沿着鳍型有源图案的突出侧壁延伸并分隔在器件隔离层和抬高的源极/漏极之间，该鳍间隔物具有比硅氮化物低的介电常数。
该半导体器件还可以包括在栅极电极的侧壁上的栅极间隔物，该栅极间隔物和鳍间隔物为彼此一体的。
栅极间隔物可以将抬高的源极/漏极与栅极电极完全分离。
栅极间隔物和鳍间隔物可以包括具有约4至约6的介电常数的相同材料。
鳍间隔物的纵向方向可以平行于鳍型有源图案的纵向方向，鳍间隔物覆盖暴露在栅极电极外面并在器件隔离层之上的鳍型有源图案的整个侧壁。
附图说明
通过参照附图详细描述示例性实施方式，特征对于本领域的普通技术人员将变得明显，附图中：
图1示出根据一实施方式的半导体器件的透视图；
图2至图4分别示出沿图1的线A-A、B-B和C-C截取的截面图；
图5示出根据另一实施方式的半导体器件的透视图；
图6和图7分别示出沿图5的线D-D和E-E截取的截面图；
图8示出包括根据实施方式的半导体器件的电子系统的方框图；
图9和图10示出根据实施方式的半导体器件可应用到其的半导体系统的示例的图示；以及
图11至图23示出用于制造根据实施方式的半导体器件的方法的中间工艺的图示。
具体实施方式
通过参照以下对优选实施方式的详细描述和附图，实施方式的优点和特征可以更容易地被理解。然而，实施方式可以以许多不同的形式实施，而不应被解释为限于这里阐述的那些。而是，提供这些实施方式使得本公开将透彻和完整，并将实施方式的示例性实例充分地传达给本领域技术人员，因此实施方式将仅由附属的权利要求限定。相同的附图标记在整个说明书中指示相同的元件。
这里使用的术语仅是为了描述特定实施方式的目的，而不旨在进行限制。当在这里使用时，单数形式也旨在包括复数形式，除非上下文清楚地另外表示。还将理解，术语“包括”和/或“包含”当在本说明书中使用时指定所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
将理解，当一元件或层被称为在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或耦接到另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，则没有居间元件或层存在。当在这里使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
将理解，虽然这里可以使用术语第一、第二等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区别开。因而，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不背离实施方式的教导。
为了描述的方便，这里可以使用空间关系术语诸如“在…下面”、“在…以下”、“下”、“在…之上”、“上”等来描述如附图所示的一个元件或特征与另一个(些)元件或特征的关系。将理解，空间关系术语旨在涵盖除附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其它元件或特征“下”或“下面”的元件将会取向在其它元件或特征“上”。因而，示范性术语“在…下面”能够包括之上和之下两种取向。器件可以被另外地取向(旋转90度或在其它取向)并且这里使用的空间关系描述语被相应地解释。
这里参照截面图描述了实施方式，这些截面图是理想化的实施方式(和中间结构)的示意图。因此，由例如制造技术和/或公差引起的图示形状的改变是可以预期的。因而，这些实施方式不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差。例如，示出为矩形的注入区将通常具有圆化或弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可以导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制实施方式的范围。
除非另外地定义，这里使用的所有术语(包括技术和科学术语)具有与本领域的普通技术人员通常理解的相同的含义。还将理解的是，诸如通用词典中所定义的术语，除非这里加以明确定义，否则应当被解释为具有与它们在相关领域和本说明书的语境中的含义相一致的含义，而不会被解释为理想化的或过度形式化的意义。
在下文，将参照图1至图4描述根据一实施方式的半导体器件。
图1示出根据一实施方式的半导体器件的透视图，图2至图4分别示出图1的半导体器件沿线A-A、B-B和C-C截取的截面图。为了描述的方便，在图1中没有示出第一层间绝缘层171和第二层间绝缘层172。
参照图1至图4，根据一实施方式的半导体器件1可以包括衬底100、鳍型有源图案120、栅极电极147、栅极间隔物151、抬高的源极/漏极161、鳍间隔物125、接触件181、第一层间绝缘层171和第二层间绝缘层172。
衬底100可以是体硅或SOI(绝缘体上硅)。可选地，衬底100可以是硅衬底，或者可以包含其它的材料，例如硅锗、锑化铟、碲化铅化合物、铟砷(indium arsenic)、磷化铟、砷化镓或锑化镓。此外，衬底100可以形成为使得外延层形成在基底衬底上。
鳍型有源图案120可以从衬底100突出。器件隔离层110覆盖鳍型有源图案120的侧面的一部分，使得鳍型有源图案120可以突出在形成于衬底100上的器件隔离层110之上(例如，上方)。例如，在鳍型有源图案120中，其上形成栅极电极147的部分和其上形成抬高的源极/漏极161的部分突出到器件隔离层110之上(例如，上方)。
鳍型有源图案120可以沿第二方向Y延长。鳍型有源图案120可以是衬底100的一部分，或者可以包括从衬底100生长的外延层。
栅极电极147可以形成在鳍型有源图案120上从而交叉鳍型有源图案120。换言之，栅极电极147可以形成在器件隔离层110上。栅极电极147可以在第一方向X上延伸。
栅极电极147可以包括金属层MG1和MG2。如附图中所示，栅极电极147可以由层叠在其上的两个或更多金属层MG1和MG2形成。第一金属层MG1控制功函数，第二金属层MG2填充由第一金属层MG1形成的空间。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一种。此外，第二金属层MG2可以包括W或Al。可选地，栅极电极147可以由Si或SiGe而不是金属形成。这样的栅极电极147可以通过置换工艺形成，但是不限于此。
栅极绝缘层145可以形成在鳍型有源图案120和栅极电极147之间。栅极绝缘层145可以形成在鳍型有源图案120的顶表面和侧表面上。此外，栅极绝缘层145可以设置在栅极电极147和器件隔离层110之间。栅极绝缘层145可以包括具有比硅氧化物层的介电常数高的介电常数的高k电介质材料。例如，栅极绝缘层145可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种，但是不限于此。
栅极间隔物151可以形成在栅极电极147的沿第一方向X延伸的侧壁(即，栅极绝缘层145的侧壁)上。尽管栅极间隔物151在附图中为单层，但是栅极间隔物151不限于此，而是可以具有双层结构。
栅极间隔物151具有低介电常数。这里，“具有低介电常数的栅极间隔物”指的是，当栅极间隔物151是单层时，栅极间隔物151的电介质材料的介电常数低。此外，其指的是，当栅极间隔物151是双层时，栅极间隔物151的电介质材料的介电常数的总和低。
例如，栅极间隔物151可以是由SiOCN膜形成的单层。此外，栅极间隔物151可以是包括SiCN膜以及从SiOCN膜、SiON膜和硅氧化物膜中选出的一个的双层。当栅极间隔物151具有双层结构时，从SiOCN膜、SiON膜和硅氧化物膜中选出的一个可以形成在栅极间隔物151的内侧从而邻近栅极电极147，SiCN膜可以形成在外侧，但是实施方式不限于此。例如，栅极间隔物151的介电常数可以具有大于等于4且小于等于6的值。
栅极间隔物151可以由耐蚀刻材料形成。例如，栅极间隔物151具有与硅氮化物的蚀刻速度类似的蚀刻速度，但是具有比硅氮化物的介电常数低的介电常数。当栅极间隔物151由具有低介电常数的材料形成时，栅极电极147和抬高的源极/漏极161之间的电容耦合可以减少。当电容耦合减少时，可以改善半导体器件1的AC性能。
抬高的源极/漏极161可以在栅极电极147两侧形成在鳍型有源图案120上。在另一方面中，抬高的源极/漏极161可以形成在形成于鳍型有源图案120中的凹槽122中。
鳍型有源图案120(其没有被栅极电极147覆盖)突出到器件隔离层110上(例如，上方)，使得抬高的源极/漏极161可以与器件隔离层110间隔开。也就是说，抬高的源极/漏极161可以与器件隔离层110间隔开如突出到器件隔离层110之上的鳍型有源图案120的高度一样多。
同时，抬高的源极/漏极161可以具有不同的形状。例如，抬高的源极/漏极161可以具有例如菱形形状、圆形形状和矩形形状中的至少一种。在图1至图4中，抬高的源极/漏极161被示出为具有菱形形状(或五边形形状或六边形形状)。
当半导体器件1是PMOS鳍型晶体管时，源/漏极161可以包括压应力材料。例如，压应力材料可以是具有比Si大的晶格常数的材料，例如SiGe。压应力材料施加压应力到鳍型有源图案120以改善沟道区的载流子的迁移率。
相反，当半导体器件1是NMOS鳍型晶体管时，源极/漏极161可以由与衬底100相同的材料形成或由张应力材料形成。例如，当衬底100是Si时，源极/漏极161可以是Si或具有比Si小的晶格常数的材料，例如SiC。
鳍间隔物125可以形成在器件隔离层110和抬高的源极/漏极161之间。鳍间隔物125可以形成在(例如，直接形成在)突出到器件隔离层110之上的鳍型有源图案120的侧壁上。在附图中，鳍间隔物125是单层，但是鳍间隔物125不限于此，可以具有双层结构。
鳍间隔物125与栅极间隔物151物理地连接，例如鳍间隔物125可以与栅极间隔物151直接接触。鳍间隔物125形成在栅极电极147和栅极间隔物151的两侧，并可以在第二方向Y上延伸。
在根据实施方式的半导体器件中，鳍间隔物125的高度可以基本上等于从器件隔离层110到抬高的源极/漏极161的底部的高度。换言之，鳍间隔物125可以沿器件隔离层110和源极/漏极161的底部之间的全部距离延伸，例如鳍间隔物125的沿着器件隔离层110的法线的高度可以等于鳍型有源图案120的突出在器件隔离层110之上的上部分的高度。
鳍间隔物125具有低介电常数。这里，“具有低介电常数的鳍间隔物”指的是，当鳍间隔物125是单层时，鳍间隔物125的电介质材料的介电常数低。此外，其指的是，当鳍间隔物125是双层时，鳍间隔物125的电介质材料的介电常数的总和低。
在根据实施方式的半导体器件中，鳍间隔物125的介电常数可以具有大于等于4且小于等于6的值，例如鳍间隔物125的介电常数可以在4和6之间。例如，鳍间隔物125可以是由SiOCN膜形成的单层。在另一示例中，鳍间隔物125可以是包括SiOCN膜、SiON膜和硅氧化物膜中的至少一个和SiCN膜的双层。鳍间隔物125可以由耐蚀刻材料形成。例如，鳍间隔物125具有与硅氮化物的蚀刻速度类似的蚀刻速度，但是具有比硅氮化物的介电常数低的介电常数。
鳍间隔物125可以形成在与栅极间隔物151相同的水平面处。这里，“相同的水平面”指的是间隔物通过相同的制造工艺形成。此外，鳍间隔物125和栅极间隔物151可以是由相同的材料形成的单一(例如，相同的)层或者可以是通过将相同的材料层叠成单一且均匀的结构而形成的双层，从而鳍间隔物125和栅极间隔物151的介电常数可以基本上相同。这里，“相同的介电常数”指的是相互比较的两个层的介电常数相同并且这两层具有可能由工艺期间的容限(margin)引起的微小的介电常数差异。
接触件181电连接布线和抬高的源极/漏极161。接触件181可以包括Al、Cu和W，但是不限于此。接触件181可以通过用导电材料填充接触孔181a形成，接触孔181a形成为穿过第一层间绝缘层171和第二层间绝缘层172，但是不限于此。
例如，如图3所示，第一层间绝缘层171的顶表面可以与栅极电极147的顶表面齐平，例如共平面。第一层间绝缘层171和第一栅极电极147的顶表面可以通过平坦化工艺例如CMP工艺而齐平。第二层间绝缘层172可以形成为覆盖第一层间绝缘层171和栅极电极147。
第一层间绝缘层171和第二层间绝缘层172可以包括具有低介电常数的材料、氧化物膜、氮化物膜和氮氧化物膜中的至少一种。具有低介电常数的材料的示例可以包括FOX(可流动的氧化物)、TOSZ(tonen silazene)、USG(未掺杂的石英玻璃)、BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、PRTEOS(等离子体增强正硅酸乙酯)、FSG(氟化物硅酸盐玻璃)、HDP(高密度等离子体)氧化物、PEOX(等离子体增强的氧化物)、FCVD(流动式CVD)氧化物以及其组合。
将参照图5至图7描述根据另一实施方式的半导体器件。图6和图7分别示出图5的半导体器件沿线D-D和E-E截取的截面图。为了描述的方便，将主要描述相对于图1至图4的描述的不同部分。
参照图5至图7，根据另一实施方式的半导体器件2可以包括衬底100、鳍型有源图案120、栅极电极147、栅极间隔物151、抬高的源极/漏极161、鳍间隔物125、阻挡膜162、接触件181、第一层间绝缘层171和第二层间绝缘层172。
阻挡膜162形成在(例如，直接形成在)抬高的源极/漏极161上。阻挡膜162形成在器件隔离层110、鳍间隔物125、抬高的源极/漏极161和栅极间隔物151上。
阻挡膜162可以共形地形成在抬高的源极/漏极161、鳍间隔物125和器件隔离层110上。阻挡膜162包括形成在接触件181和抬高的源极/漏极161电连接的区域中的开口。阻挡膜162可以在抬高的源极/漏极161上形成接触件181的工艺期间用作蚀刻停止层。
阻挡膜162可以包括耐蚀刻材料。此外，阻挡膜162可以具有低介电常数，但是不限于此。例如，阻挡膜162可以是由SiOCN膜或SiN膜形成的单层。此外，阻挡膜162可以是包括SiCN膜以及从SiOCN膜、SiON膜和硅氧化物膜中选出的一种的双层。阻挡膜162可以包括相对于第一层间绝缘层171具有蚀刻选择性的材料，从而在形成接触孔181a的工艺期间用作蚀刻停止层。
阻挡膜162不仅形成在抬高的源极/漏极161上而且还延伸到栅极间隔物151的侧面。然而，阻挡膜162没有形成在栅极电极147的顶表面上。这是因为栅极电极147是在去除一部分阻挡膜162之后形成(见图19至图21)。
阻挡膜162还形成在栅极间隔物151的侧面处从而用作栅极电极147的额外栅极间隔物。此外，在被执行以形成栅极电极147的平坦化工艺(例如CMP工艺)中，形成在栅极间隔物151的侧面的阻挡膜162支撑栅极间隔物151从而不使栅极间隔物151的上部分的形状变形。
形成在抬高的源极/漏极161上的接触件181穿过形成在抬高的源极/漏极161上的阻挡膜162，以与抬高的源极/漏极161电连接。
接着，将参照图8描述使用图1至图7的半导体器件的电子系统的示例。图8示出包括根据实施方式的半导体器件的电子系统的方框图。
参照图8，根据一实施方式的电子系统1100可以包括控制器1110、输入/输出器件(I/O)1120、存储器器件1130、接口1140以及总线1150。控制器1110、输入/输出器件1120、存储器器件1130和/或接口1140可以通过总线1150耦接到彼此。总线1150对应于数据通过其移动的路径。
控制器1110可以包括例如微处理器、数字信号处理器、微控制器以及执行与微处理器、数字信号处理器和微控制器类似的功能的逻辑器件中的至少一个。输入/输出器件1120可以包括例如键区、键盘和显示器件。存储器器件1130可以存储数据和/或命令语言。接口1140可以执行向通信网络传送数据或者从通信网络接收数据的功能。接口1140可以是有线或无线型。例如，接口1140可以包括天线或有线/无线收发器。尽管没有示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为改善控制器1110的操作的运行存储器。根据实施方式的半导体器件可以被提供在存储器器件1130中或者被提供作为控制器1110或输入/输出器件(I/O)1120的一部分。
电子系统1100可以应用于例如PDA(个人数字助理)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或在无线环境中发送和/或接收信息的任何电子产品。
图9和图10示出根据几个实施方式的半导体器件可应用到其的半导体系统的示例的图示。图9示出平板PC，图10示出笔记本电脑。根据几个实施方式的半导体器件的至少一个可以用于平板PC和笔记本电脑。此外，根据几个实施方式的半导体器件可以应用于没有被举例说明的其它集成电路器件。
将参照图11至图24描述根据一实施方式的半导体器件的制造方法。通过图11至图23的工艺形成的半导体器件是已经参照图5至图7描述的半导体器件。
图11至图23示出根据实施方式的用于制造半导体器件的方法的中间工艺的图示。图22B示出沿图22A的线F-F截取的截面图。
参照图11，鳍型有源图案120形成在衬底100上。例如，在衬底100上形成掩模图案2103之后，执行蚀刻工艺以形成鳍型有源图案120。鳍型有源图案120可以沿第二方向Y延伸。沟槽121形成在鳍型有源图案120周围。掩模图案2103可以由包括例如硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种的材料形成。
参照图12，器件隔离层110形成为填充沟槽121。器件隔离层110可以由包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种的材料形成。
通过平坦化工艺，鳍型有源图案120和器件隔离层110可以设置在相同的平面上。掩模图案2103可以在进行平坦化工艺时被去除，但是实施方式不限于此。换言之，掩模图案2103可以在形成器件隔离层110之前或在进行将参照图13描述的凹进工艺之后被去除。
参照图13，器件隔离层110的上部分被凹进以暴露鳍型有源图案120的一部分，例如上部分。凹进工艺可以包括选择性蚀刻工艺。也就是，鳍型有源图案120形成为在凹进的器件隔离层110的上表面上突出，例如突出到凹进的器件隔离层110的上表面上方。换言之，鳍型有源图案的下部分120a在衬底100上并与器件隔离层110接触从而被器件隔离层110围绕，而鳍型有源图案120的上部分120b不与器件隔离层110接触从而突出在器件隔离层110上方。参照以下将被描述的图15，鳍型有源图案120的上部分120b包括第一部分120b-1和第二部分120b-2。
此外，鳍型有源图案120的突出到器件隔离层110之上的部分可以通过外延工艺形成。例如，在形成器件隔离层110之后，鳍型有源图案120的一部分可以通过外延工艺形成而不用进行凹进工艺，该外延工艺使用被器件隔离层110暴露的鳍型有源图案120的上表面作为籽晶。
此外，可以对鳍型有源图案120进行用于控制阈值电压的掺杂工艺。当半导体器件1和2是NMOS鳍型晶体管时，杂质可以是硼(B)。当半导体器件1和2是PMOS鳍型晶体管时，杂质可以是磷(P)或砷(As)。
参照图14，利用掩模图案2104进行蚀刻工艺以形成虚设栅极图案142，虚设栅极图案142在第一方向X上延伸从而交叉鳍型有源图案120。通过这样做，虚设栅极图案142形成在鳍型有源图案120上。虚设栅极图案142可以与鳍型有源图案120在器件隔离层110上的部分交叠。鳍型有源图案120包括被虚设栅极图案142覆盖的部分和被虚设栅极图案142暴露的部分。
虚设栅极图案142包括虚设栅极绝缘层141和虚设栅极电极143。例如，虚设栅极绝缘层141可以是硅氧化物膜，虚设栅极电极143可以是多晶硅。
在根据本实施方式的用于制造半导体器件的方法中，虚设栅极图案142被形成从而形成置换栅极电极，但是实施方式不限于此。例如，栅极图案可以利用用于晶体管的栅极绝缘层和栅极电极的材料形成，而没有虚设栅极图案。
参照图15，覆盖虚设栅极图案142和鳍型有源图案120的间隔物膜1511形成在器件隔离层110上。间隔物膜1511可以共形地形成在虚设栅极图案142和鳍型有源图案120上。间隔物膜1511形成在鳍型有源图案120的突出到器件隔离层110之上的上部分120b上。
间隔物膜1511具有低介电常数。例如，间隔物膜1511可以是由SiOCN膜形成的单层。在另一示例中，间隔物膜1511可以是包括SiOCN膜、SiON膜和硅氧化物膜中的一个和SiCN膜的双层。间隔物膜1511可以利用化学气相沉积方法(CVD)或原子层沉积方法(ALD)形成。
在根据本实施方式的用于制造半导体器件的方法中，间隔物膜1511的介电常数可以具有大于等于4且小于等于6的值。间隔物膜1511可以由耐蚀刻材料形成。例如，间隔物膜1511可以具有与硅氮化物的蚀刻速度类似的蚀刻速度，但是具有比硅氮化物的介电常数低的介电常数。
参照图16，鳍型有源图案120的突出在器件隔离层110之上的上部分120b的一部分被蚀刻以在虚设栅极图案142的两侧形成凹槽122。例如，鳍型有源图案120的上部分120b的第二部分120b-2(在图15中)被蚀刻，例如被去除，以在鳍型有源图案120中形成凹槽122。
通过形成凹槽122的蚀刻工艺，鳍间隔物125形成在鳍型有源图案120的上部分120b的第一部分120b-1的侧壁上，栅极间隔物151形成在虚设栅极图案142的侧壁上。包括在鳍型有源图案120中的材料和包括在间隔物膜1511中的材料的蚀刻选择性被调整，使得从器件隔离层110的上表面到凹槽122的底表面的高度与鳍间隔物125的高度基本上彼此相等。
在根据实施方式的用于制造半导体器件的方法中，凹槽122、栅极间隔物151和鳍间隔物125可以同时形成。鳍间隔物125和栅极间隔物151是由间隔物膜1511形成的结构，从而鳍间隔物125和栅极间隔物151具有像间隔物膜1511一样的低介电常数。
参照图17，抬高的源极/漏极161形成在凹槽122中。也就是说，抬高的源极/漏极161形成在鳍型有源图案120上，换言之，在鳍型有源图案的上部分的第一部分120b-1上。
抬高的源极/漏极161可以通过外延工艺形成。用于抬高的源极/漏极161的材料可以取决于根据实施方式的半导体器件1和2是n型晶体管还是p型晶体管而变化。此外，如有必要，杂质可以在外延工艺期间被原位掺杂。
抬高的源极/漏极161可以具有菱形形状、圆形形状和矩形形状中的至少一种。在图17中，抬高的源极/漏极161被示出为具有菱形形状(或五边形形状或六边形形状)作为示例。
参照图18，覆盖抬高的源极/漏极161、栅极间隔物151、鳍间隔物125和虚设栅极图案142的阻挡膜162被共形地形成。阻挡膜162可以是由SiOCN膜或SiN膜形成的单层，或者阻挡膜162可以是包括SiOCN膜、SiON膜和硅氧化物膜中的一种和SiCN膜的双层。阻挡膜162具有低介电常数并可以包括耐蚀刻材料。阻挡膜162可以利用化学气相沉积方法(CVD)或原子层沉积方法(ALD)形成。
参照图19，第一层间绝缘层171形成在被阻挡膜162覆盖的抬高的源极/漏极上。第一层间绝缘层171可以包括具有低介电常数的材料、氧化物膜、氮化物膜和氮氧化物膜中的至少一种。
接着，第一层间绝缘层171被平坦化直到暴露虚设栅极图案142的顶表面。结果，掩模图案2104被从虚设栅极图案142的顶表面去除。
参照图20，虚设栅极图案142(也就是虚设栅极绝缘层141和虚设栅极电极143)被去除。通过去除虚设栅极绝缘层141和虚设栅极电极143，形成暴露器件隔离层110和鳍型有源图案120的一部分的沟槽123。
参照图21，栅极绝缘层145和栅极电极147形成在沟槽123中。栅极绝缘层145可以包括具有比硅氧化物膜高的介电常数的高k电介质材料。栅极绝缘层145可以沿沟槽123的侧壁和底表面基本上共形地形成。栅极电极147可以包括金属层MG1和MG2。如附图中所示，栅极电极147可以由层叠在其上的两个或更多金属层MG1和MG2形成。第一金属层MG1控制功函数，第二金属层MG2填充由第一金属层MG1形成的空间。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一种。此外，第二金属层MG2可以包括W或Al。可选地，栅极电极147可以由Si或SiGe而不是金属形成。
参照图22A和图22B，第二层间绝缘层172形成在第一层间绝缘层171和栅极电极147上。第二层间绝缘层172可以包括具有低介电常数的材料、氧化物膜、氮化物膜和氮氧化物膜中的至少一种。
接着，接触孔181a形成为穿过第一层间绝缘层171和第二层间绝缘层172。由于第一层间绝缘层171和具有蚀刻选择性的阻挡膜162形成在抬高的源极/漏极161上，所以接触孔181a不暴露抬高的源极/漏极161。换言之，在形成接触孔181a时，具有低介电常数的阻挡膜162用作蚀刻停止层。
参照图23和图6，被接触孔181a暴露的阻挡膜162被去除以暴露抬高的源极/漏极161。接触孔181a用导电材料填充以在暴露的抬高的源极/漏极161上形成接触件181。抬高的源极/漏极161和接触件181彼此电连接。接触件181穿过第一层间绝缘层171、第二层间绝缘层172和阻挡膜162以形成在抬高的源极/漏极161上。
这里已经公开了示例实施方式，尽管采用了特定的术语，但是它们仅以一般的和描述性的意义被使用和解释，而不是为了限制的目的。在一些情况下，如到本申请的提交时为止对于本领域的普通技术人员将是显然的，关于特定实施方式描述的特征、特性、和/或元件可以被单独地使用，或者可以与关于其它实施方式描述的特征、特性、和/或元件结合使用，除非另外特别地指出。因此，本领域技术人员将理解，可以进行形式和细节上的各种变化，而没有背离由权利要求书所阐述的本发明的精神和范围。
于2013年6月24日在韩国知识产权局提交且名称为“半导体器件及其制造方法”的韩国专利申请No.10-2013-0072445通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
鳍型有源图案，突出在器件隔离层之上；
栅极电极，在所述器件隔离层上并交叉所述鳍型有源图案；
抬高的源极/漏极，在所述栅极电极的两侧的所述鳍型有源图案上；和
鳍间隔物，在所述鳍型有源图案的侧壁上，所述鳍间隔物具有低介电常数并在所述器件隔离层和所述抬高的源极/漏极之间。
2.根据权利要求1所述的半导体器件，其中从所述器件隔离层到所述抬高的源极/漏极的底部的高度实质上等于所述鳍间隔物的高度。
3.根据权利要求1所述的半导体器件，其中所述鳍间隔物的介电常数为4至6。
4.根据权利要求3所述的半导体器件，其中所述鳍间隔物包括SiOCN膜。
5.根据权利要求3所述的半导体器件，其中所述鳍间隔物是包括SiOCN膜、SiON膜和硅氧化物膜中的一个和SiCN膜的双层。
6.根据权利要求1所述的半导体器件，还包括在所述栅极电极的侧壁上的栅极间隔物，所述栅极间隔物具有低介电常数。
7.根据权利要求6所述的半导体器件，其中所述鳍间隔物和所述栅极间隔物处于相同的水平面。
8.根据权利要求6所述的半导体器件，还包括在所述抬高的源极/漏极上的阻挡膜，所述阻挡膜具有低介电常数。
9.根据权利要求8所述的半导体器件，其中所述阻挡膜延伸到所述栅极间隔物的侧壁。
10.根据权利要求8所述的半导体器件，还包括在所述抬高的源极/漏极上的接触件，所述接触件穿过所述阻挡膜以电连接到所述抬高的源极/漏极。
11.根据权利要求1所述的半导体器件，其中所述抬高的源极/漏极具有菱形形状、圆形形状和矩形形状中的至少一种。
12.一种半导体器件，包括：
鳍型有源图案，突出在器件隔离层之上；
栅极电极，在所述器件隔离层上并交叉所述鳍型有源图案；
栅极间隔物，在所述栅极电极的侧壁上，所述栅极间隔物具有低介电常数；
抬高的源极/漏极，在所述栅极间隔物的两侧的所述鳍型有源图案上；以及
鳍间隔物，在所述鳍型有源图案的侧壁上且在所述器件隔离层和所述抬高的源极/漏极之间，所述鳍间隔物具有与所述栅极间隔物的介电常数相等的介电常数。
13.根据权利要求12所述的半导体器件，其中所述栅极间隔物的介电常数为4至6，所述栅极间隔物是SiOCN膜的单层或者是包括SiOCN膜、SiON膜和硅氧化物膜中的一个和SiCN膜的双层。
14.根据权利要求12所述的半导体器件，还包括在所述栅极间隔物的侧壁处以及在所述抬高的源极/漏极上的阻挡膜，所述阻挡膜具有低介电常数并包括耐蚀刻材料。
15.根据权利要求12所述的半导体器件，其中所述栅极间隔物和所述鳍间隔物处于相同的水平面。
16.一种半导体器件，包括：
鳍型有源图案，突出在器件隔离层之上；
栅极电极，在所述器件隔离层上并交叉所述鳍型有源图案；
抬高的源极/漏极，在所述栅极电极的两侧的所述鳍型有源图案上；以及
鳍间隔物，沿着所述鳍型有源图案的突出侧壁延伸并分隔在所述器件隔离层和所述抬高的源极/漏极之间，所述鳍间隔物具有低介电常数。
17.根据权利要求16所述的半导体器件，还包括在所述栅极电极的侧壁上的栅极间隔物，所述栅极间隔物和所述鳍间隔物彼此是一体的。
18.根据权利要求17所述的半导体器件，其中所述栅极间隔物将所述抬高的源极/漏极与所述栅极电极完全分离。
19.根据权利要求17所述的半导体器件，其中所述栅极间隔物和所述鳍间隔物包括具有4至6的介电常数的相同材料。
20.根据权利要求16所述的半导体器件，其中所述鳍间隔物的纵向方向平行于所述鳍型有源图案的纵向方向，所述鳍间隔物覆盖暴露在所述栅极电极外面并在所述器件隔离层之上的所述鳍型有源图案的整个侧壁。
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