CN103187439B - 半导体结构及其形成方法、cmos及其形成方法 - Google Patents

半导体结构及其形成方法、cmos及其形成方法 Download PDF

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Abstract

一种半导体结构及其形成方法、CMOS及其形成方法，其中半导体结构包括：半导体衬底，所述半导体衬底表面具有鳍部；位于所述半导体衬底表面、所述鳍部底部两侧的第一应力侧墙；位于所述鳍部顶部两侧的第二应力侧墙，所述第一应力侧墙与第二应力侧墙的应力类型相反。本发明的半导体结构及CMOS电学性能佳，本发明的半导体结构形成方法及CMOS形成方法工艺窗口大。

Description

半导体结构及其形成方法、CMOS及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及半导体结构及其形成方法、CMOS及其形成方法。
背景技术
随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(Fin FET)作为常规器件的替代得到了广泛的关注。
图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。更多关于鳍式场效应晶体管请参考公开号为“US7868380B2”的美国专利。
但是，现有的鳍式场效应晶体管漏电流现象严重。
发明内容
本发明解决的问题是提供一种电学性能佳的半导体结构、鳍式场效应晶体管和CMOS，以及一种工艺简便的半导体结构和CMOS形成方法。
为解决上述问题，本发明提供一种半导体结构，包括：半导体衬底，所述半导体衬底表面具有鳍部；位于所述半导体衬底表面、所述鳍部底部两侧的第一应力侧墙；位于所述鳍部顶部两侧的第二应力侧墙，所述第一应力侧墙与第二应力侧墙的应力类型相反。
可选的，第一应力侧墙的高度为50纳米至200纳米。
可选的，所述第二应力侧墙的高度为200纳米至500纳米。
可选的，第一应力侧墙的高度为所述鳍部厚度的1/3～1/2。
可选的，所述第一应力侧墙的材料为氮化硅，所述第二应力侧墙的材料为氮化硅。
可选的，所述第一应力侧墙的应力类型为压缩应力或拉伸应力，所述第二应力侧墙的应力类型为拉伸应力或压缩应力。
可选的，若所述鳍部的掺杂类型为n型，所述第一应力侧墙的应力为-4.0GPa至-1.0GPa，所述第二应力侧墙的应力为0.8GPa至2.0GPa。
可选的，若所述鳍部的掺杂类型为p型，所述第一应力侧墙的应力为0.8GPa至2.0GPa，所述第二应力侧墙的应力为-4.0GPa至-1.0GPa。
可选的，还包括：位于所述半导体衬底表面的隔离层。
可选的，所述隔离层的材料为氧化硅。
本发明还提供一种鳍式场效应晶体管，包括如上述任一项所述的半导体结构。
本发明还提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有鳍部；在所述鳍部底部的两侧形成第一应力侧墙；在所述鳍部顶部的两侧形成第二应力侧墙，且所述第二应力与第一应力相反。
可选的，第一应力侧墙的高度为50纳米至200纳米。
可选的，所述第二应力侧墙的高度为200纳米至500纳米。
可选的，第一应力侧墙的高度为所述鳍部厚度的1/3～1/2。
可选的，所述第一应力侧墙的材料为氮化硅，所述第二应力侧墙的材料为氮化硅。
可选的，所述第一应力侧墙的应力类型为压缩应力或拉伸应力，所述第二应力侧墙的应力类型为拉伸应力或压缩应力。
可选的，若所述鳍部的掺杂类型为n型，所述第一应力侧墙的应力为--4.0GPa至-1.0GPa，所述第二应力侧墙的应力为0.8GPa至2.0GPa。
可选的，若所述鳍部的掺杂类型为p型，所述第一应力侧墙的应力为0.8GPa至2.0GPa，所述第二应力侧墙的应力为-4.0GPa至-1.0GPa。
本发明还提供一种CMOS，包括：半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域的半导体衬底表面具有第一鳍部，所述第二区域的半导体衬底表面具有第二鳍部；位于所述第一鳍部底部两侧的第三应力侧墙；位于所述第一鳍部顶部两侧的第五应力侧墙，其中第五应力侧墙的应力类型与第三应力侧墙的应力类型相反；位于所述第二鳍部底部两侧的第四应力侧墙；位于所述第二鳍部顶部两侧的第六应力侧墙，其中第四应力侧墙的应力类型与第六应力侧墙的应力类型相反。
可选的，所述第三应力侧墙的应力类型为压缩应力或拉伸应力，所述第五应力侧墙的应力类型为拉伸应力或压缩应力。
可选的，所述第四应力侧墙的应力类型为压缩应力或拉伸应力，所述第六应力侧墙的应力类型为拉伸应力或压缩应力。
可选的，所述第三应力侧墙的高度为50纳米至200纳米。
可选的，所述第四应力侧墙的高度为50纳米至200纳米。
可选的，所述第五应力侧墙的高度为200纳米至500纳米。
可选的，所述第六应力侧墙的高度为200纳米至500纳米。
可选的，当所述当第一鳍部的掺杂类型为n型时，所述第三应力侧墙的应力大小为-4.0GPa至-1.0GPa，所述第五应力侧墙的应力大小为0.8GPa至2.0GPa。
可选的，当所述第二鳍部的掺杂类型为p型时，所述第四应力侧墙的应力大小为0.8GPa至2.0GPa，所述第六应力侧墙的应力大小为-4.0GPa至-1.0GPa。
本发明还提供一种CMOS的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域的半导体衬底表面具有第一鳍部，所述第二区域的半导体衬底表面具有第二鳍部；在所述半导体衬底表面形成第三应力薄膜，且所述第三应力薄膜覆盖所述第一鳍部和第二鳍部；去除第二区域的第三应力薄膜；在半导体衬底表面形成第四应力薄膜，且所述第四应力薄膜覆盖第二鳍部和第三应力薄膜；去除第一区域的第四应力薄膜；同时回刻蚀第一区域的第三应力薄膜和第二区域的第四应力薄膜，形成位于第一鳍部底部两侧的第三应力侧墙和位于第二鳍部底部两侧的第四应力侧墙；在所述半导体衬底表面形成第五应力薄膜，且所述第五应力薄膜覆盖所述第一鳍部和第二鳍部；去除第二区域的第五应力薄膜；在半导体衬底表面形成第六应力薄膜，且所述第六应力薄膜覆盖第二鳍部和第五应力薄膜；去除第一区域的第六应力薄膜；同时回刻蚀第一区域的第五应力薄膜和第二区域的第六应力薄膜，形成位于第一鳍部顶部两侧的第五应力侧墙和位于第二鳍部顶部两侧的第六应力侧墙。
可选的，所述第三应力薄膜、第四应力薄膜、第五应力薄膜、第六应力薄膜的材料为氮化硅。
可选的，所述第三应力侧墙的应力类型为压缩应力或拉伸应力，所述第五应力侧墙的应力类型为拉伸应力或压缩应力。
可选的，所述第四应力侧墙的应力类型为压缩应力或拉伸应力，所述第六应力侧墙的应力类型为拉伸应力或压缩应力。
可选的，所述第三应力侧墙、第四应力侧墙的高度为50纳米至200纳米。
可选的，所述第五应力侧墙、第六应力侧墙的高度为200纳米至500纳米。
可选的，还包括：在所述第三应力薄膜表面形成第一刻蚀阻挡层。
可选的，还包括：在所述第三应力薄膜表面形成第一刻蚀阻挡层。
可选的，还包括：在所述第五应力薄膜表面形成第二刻蚀阻挡层。
与现有技术相比，本发明具有以下优点：
本发明的实施例提供的半导体结构在所述鳍部的顶部具有第二应力侧墙，在所述鳍部的底部具有第一应力侧墙，能够根据待形成的MOS管类型，选择对应的第一应力和第二应力类型，从而使得所述鳍部的顶部具有较快的载流子迁移速度，而所述鳍部的底部具有较慢的载流子迁移速度，从而减低器件的漏电流。
进一步的，若所述鳍部的掺杂类型为n型，则所述第一应力侧墙的应力为-4.0GPa至-1.0GPa，所述第二应力侧墙的应力为0.8GPa至2.0GPa时，降低鳍部底部的载流子迁移速度和改善鳍部顶部的载流子迁移速度效果佳且冲突较小。
进一步的，若所述鳍部的掺杂类型为p型，则所述第一应力侧墙的应力为0.8GPa至2.0GPa，所述第二应力侧墙的应力为-4.0GPa至-1.0GPa时，降低鳍部底部的载流子迁移速度和改善鳍部顶部的载流子迁移速度效果佳且冲突较小。
本发明实施例的半导体结构的形成方法能够较易形成具有双重应力侧墙的鳍部器件，且提供第一应力侧墙和第二应力侧墙的应力的较大选择窗口，从而通过选择第一应力侧墙和第二应力侧墙的应力类型，改善后续形成的鳍式场效应晶体管漏电流现象。
本发明实施例的鳍式场效应晶体管在所述鳍部的顶部具有第二应力侧墙，在所述鳍部的底部具有第一应力侧墙，能够根据待形成的鳍式场效应晶体管类型，选择对应的第一应力和第二应力类型，从而使得所述鳍部的顶部具有较快的载流子迁移速度，而所述鳍部的底部具有较慢的载流子迁移速度，从而减低器件的漏电流。
进一步的，若所述鳍部的掺杂类型为n型则所述第一应力侧墙的应力为-4.0GPa至-1.0GPa，所述第二应力侧墙的应力为0.8GPa至2.0GPa时，降低鳍部底部的载流子迁移速度和改善鳍部顶部的载流子迁移速度效果佳且冲突较小。
进一步的，若所述鳍部的掺杂类型为p型，则所述第一应力侧墙的应力为0.8GPa至2.0GPa，所述第二应力侧墙的应力为-4.0GPa至-1.0GPa时，降低鳍部底部的载流子迁移速度和改善鳍部顶部的载流子迁移速度效果佳且冲突较小。
本发明的实施例的CMOS通过第五应力侧墙和第六应力侧墙改善CMOS的载流子迁移效率，提高CMOS的电学性能，通过第三应力侧墙和第四应力侧墙降低CMOS的漏电流，本发明实施例提供的CMOS性能高。
本发明实施例的CMOS形成方法，通过形成材料和厚度相同的第三应力薄膜和第四应力薄膜，通过同时刻蚀所述第三应力薄膜和第四应力薄膜形成第三应力侧墙和第四应力侧墙；并且通过形成材料和厚度相同的第五应力薄膜和第六应力薄膜，通过同时刻蚀第五应力薄膜和第六应力薄膜形成第五应力侧墙和第六应力侧墙，节约了工艺步骤，降低生产成本。
附图说明
图1是现有技术的鳍式场效应晶体管的立体结构示意图；
图2至图3是现有技术的鳍式场效应晶体管的鳍部形成过程示意图；
图4是本发明一实施例的半导体结构的形成方法流程示意图；
图5至图9为本发明一实施例的半导体结构的形成方法的剖面过程示意图；
图10是本发明一实施例的CMOS的形成方法流程示意图；
图11至图23为本发明一实施例的CMOS的形成方法剖面结构过程示意图。
具体实施方式
由背景技术可知，现有的鳍式场效应晶体管漏电流现象严重，对此，本发明的发明人对鳍式场效应晶体管的鳍部形成过程进行了研究，发现现有技术的鳍式场效应晶体管的鳍部形成过程为：
请参考图2，提供基底20，在所述基底20表面形成有图形化的光刻胶层21。
请参考图3，以所述图形化的光刻胶层21为掩膜，刻蚀所述基底20，形成凸出的鳍部23。
之后，本发明的发明人采用上述形成工艺形成的鳍部形成鳍式场效应晶体管(请参考图1)，并对鳍式场效应晶体管漏电流现象进行研究，发现：现有的鳍式场效应晶体管的鳍部是对硅衬底进行刻蚀得到的(请参考背景技术)，鳍部与半导体衬底通常是一体的，在后续形成鳍式场效应晶体管后，鳍式场效应晶体管的电子迁移通常发生在鳍部的顶端，而鳍部与半导体衬底一体的设置通常会导致漏电流发生。
为解决上述的鳍式场效应晶体管漏电流现象，发明人采用绝缘体上的硅衬底(SOI衬底)来形成鳍式场效应晶体管的鳍部，但是，SOI衬底成本高，且虽然SOI衬底的鳍式场效应晶体管的鳍部与底部衬底具有绝缘层，但是由于鳍式场效应晶体管的电子迁移通常发生在鳍部的顶端，鳍部的底部仍然会导致漏电流现象。
为此，本发明的发明人提供一种半导体结构的形成方法，请参考图4，包括：
步骤S101，提供半导体衬底，所述半导体衬底表面具有鳍部；
步骤S102，在所述鳍部底部的两侧形成第一应力侧墙；
步骤S103，在所述鳍部顶部的两侧形成第二应力侧墙，且所述第二应力与第一应力相反。
下面结合一具体实施例对本发明的半导体结构的形成方法做详细描述，图5至图9为本发明一实施例的半导体结构的形成方法的剖面过程示意图。
请参考图5，提供半导体衬底100，所述半导体衬底100表面具有鳍部101。
所述半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、砷化镓或硅锗化合物；所述半导体衬底100还可以具有外延层或绝缘体上的硅衬底(SOI衬底)；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。
所述半导体衬底100表面具有鳍部101，带有所述鳍部101的所述半导体衬底100在后续工艺中形成鳍式场效应晶体管。
需要说明的是，所述鳍部101由于所述半导体衬底100的类型不同，与所述半导体衬底100的连接方式也不同，当所述半导体衬底100为单晶硅衬底时，所述鳍部101与半导体衬底100通常是一体的；当所述半导体衬底100为绝缘体上的硅衬底时，所述鳍部101位于绝缘体上的硅衬底的绝缘体表面。
在本实施例中，以所述半导体衬底100为单晶硅衬底做示范性说明，由背景技术可知，所述鳍部101与半导体衬底100是一体时，器件漏电流现象严重，为此，所述半导体衬底100表面还形成氧化硅的隔离层110，用于降低器件漏电流。
请参考图6，在所述隔离层110的表面形成第一应力薄膜120，且所述第一应力薄膜120覆盖所述鳍部101。
所述第一应力薄膜120用于后续形成第一应力侧墙，从而改变所述鳍部101底部的载流子迁移速度。
所述第一应力薄膜120具有第一应力类型。
所述第一应力类型可以为拉伸应力(Tensile stress)或压缩应力(Compressive stress)，较佳的，当所述鳍部101用于后续形成NMOS时，所述第一应力类型为压缩应力；当所述鳍部101用于后续形成PMOS时，所述第一应力类型为拉伸应力。
所述第一应力薄膜120的材料为氮化硅，所述第一应力薄膜120的形成工艺为沉积工艺。
请参考图7，回刻蚀所述第一应力薄膜120，在所述鳍部101底部的两侧形成第一应力侧墙121。
第一应力侧墙121的高度为所述鳍部101厚度的1/3～1/2时，所述第一应力侧墙121对所述鳍部101的应力作用效果明显。
较佳地，第一应力侧墙121的高度为50纳米至200纳米。
所述回刻蚀工艺为现有的等离子体刻蚀工艺，在这里不再赘述。
在这里需要说明的是，本领域的技术人员可以通过控制回刻蚀的工艺参数，来控制所述第一应力侧墙121的高度，本领域的技术人员可以根据实际需要来选择第一应力侧墙121的高度，在此特意说明，不应过分限制本发明的保护范围。
请参考图8，在所述隔离层110的表面形成第二应力薄膜130，且所述第二应力薄膜130覆盖所述鳍部101和第一应力侧墙121。
所述第二应力薄膜130的材料为氮化硅，所述第二应力薄膜130的形成工艺为沉积工艺。
所述第二应力薄膜130用于提供与第一应力薄膜相反类型的应力，用于改善鳍部101顶部的载流子迁移速度。
所述第二应力薄膜130具有第二应力类型。
所述第二应力可以为拉伸应力(Tensile stress)或压缩应力(Compressivestress)，较佳的，当第一应力为压缩应力时，所述第二应力为拉伸应力；当第一应力为拉伸应力时，第二应力为压缩应力。
请参考图9，回刻蚀所述第二应力薄膜130在所述鳍部101顶部的两侧形成第二应力侧墙131。
所述回刻蚀工艺为现有的等离子体刻蚀工艺，在这里不再赘述。
需要说明的是，在本实施例中，所述半导体衬底100表面还形成氧化硅的隔离层110，用于降低器件漏电流；那么所述鳍部101的底部为从所述隔离层110的表面开始计算，若在其他实施例中，所述半导体衬底100表面没有形成氧化硅的隔离层110，则所述部101的底部为从所述半导体衬底100表面开始计算。
较佳地，所述第二应力侧墙131的高度为200纳米至500纳米，能够较好的改善鳍部101顶部的载流子迁移速度。
在后续工艺中，还包括形成栅极结构(图中未示出)，所述栅极结构横跨在所述鳍部101上，覆盖所述鳍部101的顶部；所述栅极结构包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)；以及在所述栅极结构两侧的所述鳍部101内形成源极和漏极，具体地请参考现有技术的鳍式场效应晶体管的栅极结构、源极和漏极的形成工艺，在这里不再赘述。
本发明实施例的半导体结构的形成方法能够较易形成具有双重应力侧墙的鳍部器件，且提供第一应力侧墙121和第二应力侧墙131的应力的较大选择窗口，从而通过选择第一应力侧墙121和第二应力侧墙131的应力类型，改善后续形成的鳍式场效应晶体管漏电流现象。
本发明的实施例还提供一种半导体结构，请参考图9，包括：
半导体衬底100，所述半导体衬底100表面具有鳍部101；
位于所述半导体衬底100表面、所述鳍部101底部两侧的第一应力侧墙121；
位于所述鳍部101顶部两侧的第二应力侧墙131，所述第二应力与第一应力相反。
具体地，所述半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、砷化镓或硅锗化合物；所述半导体衬底100还可以具有外延层或绝缘体上的硅衬底(SOI衬底)。
若所述半导体衬底100为n型衬底时，第一应力侧墙121的应力类型为压缩应力，第二应力侧墙131的应力类型为拉伸应力。
若所述半导体衬底100为p型衬底时，第一应力侧墙121的应力类型为拉伸应力，第二应力侧墙131的应力类型为压缩应力。
较佳地，第一应力侧墙121的高度为所述鳍部101厚度的1/3～1/2时，所述第一应力侧墙121对所述鳍部101的应力作用效果明显。
第一应力侧墙121的高度为50纳米至200纳米，所述第二应力侧墙131的高度为200纳米至500纳米。
本发明的实施例提供的半导体结构在所述鳍部101的顶部具有第二应力侧墙131，在所述鳍部101的底部具有第一应力侧墙121，能够根据待形成的MOS管类型，选择对应的第一应力和第二应力类型，从而使得所述鳍部101的顶部具有较快的载流子迁移速度，而所述鳍部101的底部具有较慢的载流子迁移速度，从而减低器件的漏电流。
在一实施例中，若所述鳍部101的掺杂类型为n型，则所述第一应力侧墙121的应力为-4.0GPa至-1.0GPa，所述第二应力侧墙131的应力为0.8GPa至2.0GPa时，降低鳍部底部的载流子迁移速度和改善鳍部顶部的载流子迁移速度效果佳且冲突较小。
在一实施例中，若所述鳍部101的掺杂类型为p型，则所述第一应力侧墙121的应力为0.8GPa至2.0GPa，所述第二应力侧墙131的应力为-4.0GPa至-1.0GPa时，降低鳍部底部的载流子迁移速度和改善鳍部顶部的载流子迁移速度效果佳且冲突较小。
本发明还提供一种鳍式场效应晶体管，请参考图9，包括：
半导体衬底100，所述半导体衬底100表面具有鳍部101；
位于所述半导体衬底100表面、所述鳍部101底部两侧的第一应力侧墙121；
位于所述鳍部101顶部两侧的第二应力侧墙131，所述第二应力与第一应力相反；
还包括：栅极结构、源极和漏极。其中栅极结构、源极和漏极请参考现有技术，在这里不再赘述。
其中，当鳍式场效应晶体管类型为n型时，第一应力侧墙121的应力类型为压缩应力，第二应力侧墙131的应力类型为拉伸应力；当鳍式场效应晶体管类型为p型时，第一应力侧墙121的应力类型为拉伸应力，第二应力侧墙131的应力类型为压缩应力。
第一应力侧墙121的高度为50纳米至200纳米，所述第二应力侧墙131的高度为200纳米至500纳米。
在一实施例中，当鳍式场效应晶体管类型为n型时，则所述第一应力侧墙121的应力为-4.0GPa至-1.0GPa，所述第二应力侧墙131的应力为0.8GPa至2.0GPa时，降低鳍部底部的载流子迁移速度和改善鳍部顶部的载流子迁移速度效果佳且冲突较小。
在一实施例中，当鳍式场效应晶体管类型为p型时，则所述第一应力侧墙121的应力为0.8GPa至2.0GPa，所述第二应力侧墙131的应力为-4.0GPa至-1.0GPa时，降低鳍部底部的载流子迁移速度和改善鳍部顶部的载流子迁移速度效果佳且冲突较小。
本发明提供的鳍式场效应晶体管为n型时，第一应力侧墙121能够提供压缩应力，降低鳍式场效应晶体管沟道底部的载流子迁移速率，第二应力侧墙131能够为沟道区提供拉伸应力，提高鳍式场效应晶体管沟道的载流子迁移速率，在提升鳍式场效应晶体管电学性能的同时还能够减低鳍式场效应晶体管的漏电流。
本发明提供的鳍式场效应晶体管为p型时，第一应力侧墙121能够提供拉伸应力，降低鳍式场效应晶体管沟道底部的载流子迁移速率，第二应力侧墙131能够为沟道区提供压缩应力，提高鳍式场效应晶体管沟道的载流子迁移速率，在提升鳍式场效应晶体管电学性能的同时还能够减低鳍式场效应晶体管的漏电流。
本发明还提供一种CMOS的形成方法，请参考图10，包括如下步骤：
步骤S201，提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域的半导体衬底表面具有第一鳍部，所述第二区域的半导体衬底表面具有第二鳍部；
步骤S202，在所述半导体衬底表面形成第三应力薄膜，且所述第三应力薄膜覆盖所述第一鳍部和第二鳍部；
步骤S203，去除第二区域的第三应力薄膜；
步骤S204，在半导体衬底表面形成第四应力薄膜，且所述第四应力薄膜覆盖第二鳍部和第三应力薄膜；
步骤S205，去除第一区域的第四应力薄膜；
步骤S206，同时回刻蚀第一区域的第三应力薄膜和第二区域的第四应力薄膜，形成位于第一鳍部底部两侧的第三应力侧墙和位于第二鳍部底部两侧的第四应力侧墙；
步骤S207，在所述半导体衬底表面形成第五应力薄膜，且所述第五应力薄膜覆盖所述第一鳍部和第二鳍部；
步骤S208，去除第二区域的第五应力薄膜；
步骤S209，在半导体衬底表面形成第六应力薄膜，且所述第六应力薄膜覆盖第二鳍部和第五应力薄膜；
步骤S210，去除第一区域的第六应力薄膜；
步骤S211，同时回刻蚀第一区域的第五应力薄膜和第二区域的第六应力薄膜，形成位于第一鳍部顶部两侧的第五应力侧墙和位于第二鳍部顶部两侧的第六应力侧墙。
下面结合一具体实施例对本发明的CMOS的形成方法做详细说明，图11至图23为本发明一实施例的CMOS的形成方法剖面结构过程示意图。
请参考图11，提供半导体衬底200，所述半导体衬底200具有第一区域I和第二区域II，所述第一区域I的半导体衬底200表面具有第一鳍部201，所述第二区域II的半导体衬底200表面具有第二鳍部202。
具体地，所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、砷化镓或硅锗化合物；所述半导体衬底200还可以具有外延层或绝缘体上的硅衬底(SOI衬底)；所述的半导体衬底200还可以是其它半导体材料，这里不再一一列举。
在本实施例中，以所述半导体衬底200为单晶硅衬底做示范性说明，其中所述半导体衬底200为形成CMOS提供平台，所述半导体衬底200具有第一区域I和第二区域II，其中第一区域I为NMOS区域，用于形成n型鳍式场效应晶体管；第二区域为PMOS区域，用于形成p型鳍式场效应晶体管，所述第一区域I的半导体衬底200的类型为n型，所述第二区域II的半导体衬底200的类型为p型。
所述半导体衬底200表面具有第一鳍部201和第二鳍部202，第一鳍部201和第二鳍部202的所述半导体衬底200在后续工艺对应形成n型和p型鳍式场效应晶体管。
需要说明的是，所述第一鳍部201和第二鳍部202由于所述半导体衬底200的类型不同，与所述半导体衬底200的连接方式也不同，当所述半导体衬底200为单晶硅衬底时，所述第一鳍部201和第二鳍部202与半导体衬底200通常是一体的；当所述半导体衬底100为绝缘体上的硅衬底时，所述第一鳍部201和第二鳍部202位于绝缘体上的硅衬底的绝缘体表面。
在本实施例中，以所述半导体衬底200为单晶硅衬底做示范性说明，由背景技术可知，所述第一鳍部201和第二鳍部202与半导体衬底200是一体时，器件漏电流现象严重，为此，所述半导体衬底200表面还形成氧化硅的隔离层210，用于降低器件漏电流。
请参考图12，在所述半导体衬底200表面形成第三应力薄膜220，且所述第三应力薄膜220覆盖所述第一鳍部201和第二鳍部202。
所述第三应力薄膜220用于形成位于第一鳍部201底部两侧的第三应力侧墙，从而降低第一鳍部201底部的载流子迁移速度。
所述第三应力薄膜220的材料为氮化硅，所述第三应力薄膜220的形成工艺为沉积工艺。
需要说明的是，在本实施例中，由于第一区域用于形成n型鳍式场效应晶体管，那么对应的，第三应力的应力类型为压缩应力。在其他实施例中，所述第三应力的类型也可以为拉伸应力，本领域的技术人员可以根据第一鳍部201的类型，选择合适的第三应力类型。
请参考图13，在所述第三应力薄膜220表面形成第一刻蚀阻挡层230。
所述第一刻蚀阻挡层230用于避免后续刻蚀时过刻蚀损伤所述第三应力薄膜220。
所述第一刻蚀阻挡层230材料为氧化硅。
请参考图14，去除第二区域II的所述第三应力薄膜220和所述第一刻蚀阻挡层230。
具体地，在所述第一区域I的所述第三应力薄膜220和所述第一刻蚀阻挡层230表面形成光刻胶层(未图示)，所述光刻胶层用于保护第一区域I的所述第三应力薄膜220和所述第一刻蚀阻挡层230；采用干法或者湿法刻蚀工艺去除第二区域II的所述第三应力薄膜220和所述第一刻蚀阻挡层230；去除第一区域I的光刻胶层。
请参考图15，在半导体衬底200表面形成第四应力薄膜240，且所述第四应力薄膜240覆盖第二鳍部202和第三应力薄膜220。
所述第四应力薄膜240在后续工艺中用于形成第四应力侧墙，从而降低第二鳍部202底部的载流子迁移速度。
所述第四应力薄膜240的材料为氮化硅，所述第四应力薄膜240的形成工艺为沉积工艺。
需要说明的是，第四应力的类型与第三应力的类型相反，在本实施例中，由于第二区域用于形成p型鳍式场效应晶体管，那么对应的，第四应力的应力类型为拉伸应力。在其他实施例中，所述第四应力的类型也可以为压缩应力，本领域的技术人员可以根据第二鳍部202的类型，选择合适的第四应力类型。
请参考图16，去除第一区域I的第四应力薄膜240和所述第一刻蚀阻挡层230。
所述去除第四应力薄膜240和所述第一刻蚀阻挡层230的工艺为干法或者湿法刻蚀。
本步骤去除第一区域I的第四应力薄膜240和所述第一刻蚀阻挡层230的目的是：使得第一区域I保留第三应力薄膜220，第二区域II保留第四应力薄膜240，且所述第三应力薄膜220和第四应力薄膜240厚度和材料相同，因而能够在后续步骤中采用同一刻蚀步骤同时形成第三应力侧墙和第四应力侧墙，从而节约工艺步骤。
请参考图17，同时回刻蚀第一区域I的第三应力薄膜220和第二区域的第四应力薄膜240，形成位于第一鳍部201底部两侧的第三应力侧墙221和位于第二鳍部202底部两侧的第四应力侧墙241。
由之前叙述可知，本步骤中，第一区域I的第三应力薄膜220和第二区域II的第四应力薄膜240厚度和材料相同，因此，在本步骤中可以采用同一的回刻蚀，同时形成位于第一鳍部201底部两侧的第三应力侧墙221和位于第二鳍部202底部两侧的第四应力侧墙241，从而节约工艺步骤。
所述第三应力侧墙221用于减缓第一鳍部201底部的载流子迁移速度，所述第四应力侧墙241用于减缓第二鳍部202底部的载流子迁移速度，从而降低CMOS器件的漏电流。
较佳的，所述第三应力侧墙221和所述第四应力侧墙241的高度为50纳米至200纳米，降低CMOS器件的漏电流效果显著。
较佳的，所述第三应力侧墙221的应力大小为-4.0GPa至-1.0GPa，所述第四应力侧墙241的应力大小为0.8GPa至2.0GPa。
请参考图18，在所述半导体衬底200表面形成第五应力薄膜250，且所述第五应力薄膜250覆盖所述第一鳍部201和第二鳍部202。
所述第五应力薄膜250用于后续形成第五应力侧墙，从而改善所述第一鳍部201顶部的载流子迁移速度。
所述第五应力薄膜250材料为氮化硅，所述第五应力薄膜250的形成工艺为沉积工艺。
需要说明的是，所述第五应力薄膜250的应力类型为与所述第三应力薄膜220的应力类型相反，需要说明的是，在本实施例中，由于第一区域用于形成n型鳍式场效应晶体管，那么对应的，第五应力的应力类型为拉伸应力。在其他实施例中，所述第五应力的类型也可以为压缩应力，本领域的技术人员可以根据第一鳍部201的类型，选择合适的第五应力类型。
请参考图19，在所述第五应力薄膜250表面形成第二刻蚀阻挡层260。
所述第二刻蚀阻挡层260用于避免后续刻蚀时过刻蚀损伤所述第五应力薄膜250。
所述第二刻蚀阻挡层260材料为氧化硅。
请参考图20，去除第二区域II的第五应力薄膜250和所述第二刻蚀阻挡层260。
具体地，在所述第一区域I的所述第五应力薄膜250和所述第二刻蚀阻挡层260表面形成光刻胶层(未图示)，所述光刻胶层用于保护第一区域I的第五应力薄膜250和所述第二刻蚀阻挡层260；采用干法或者湿法刻蚀工艺去除第二区域II的第五应力薄膜250和所述第二刻蚀阻挡层260；去除第一区域I的光刻胶层。
请参考图21，在半导体衬底200表面形成第六应力薄膜270，且所述第六应力薄膜270覆盖第二鳍部202和所述第二刻蚀阻挡层260。
所述第六应力薄膜270用于后续形成第六应力侧墙，从而改善所述第二鳍部202顶部的载流子迁移速度。
所述第六应力薄膜270材料为氮化硅，所述第六应力薄膜270的形成工艺为沉积工艺。
需要说明的是，在本实施例中，由于第二区域用于形成p型鳍式场效应晶体管，那么对应的，所述第六应力薄膜270的应力类型为压缩应力。在其他实施例中，所述第六应力的类型也可以为拉伸应力，本领域的技术人员可以根据第二鳍部202的类型，选择合适的第六应力类型。
请参考图22，去除第一区域I内的第六应力薄膜270和第二刻蚀阻挡层260。
去除第六应力薄膜270和第二刻蚀阻挡层260的工艺为干法或者湿法刻蚀。
本步骤去除第一区域I的第六应力薄膜270和第二刻蚀阻挡层260的目的是：使得第一区域I保留第五应力薄膜250，第二区域II保留第六应力薄膜270，且所述第五应力薄膜250和第六应力薄膜270厚度和材料相同，因而能够在后续步骤中采用同一刻蚀步骤同时形成第五应力侧墙和第六应力侧墙，从而节约工艺步骤。
请参考图23，同时回刻蚀第一区域I的第五应力薄膜250和第二区域II的第六应力薄膜270，形成位于第一鳍部201顶部两侧的第五应力侧墙251和位于第二鳍部II顶部两侧的第六应力侧墙271。
由之前叙述可知，本步骤中，第一区域I的第五应力薄膜250和第二区域II的第六应力薄膜270厚度和材料相同，因此，在本步骤中可以采用同一的回刻蚀，同时形成位于第一鳍部201底部两侧的第五应力侧墙251和位于第二鳍部202底部两侧的第六应力侧墙271，从而节约工艺步骤。
第五应力侧墙251用于改善第一鳍部201顶部的载流子迁移速度，所述第六应力侧墙271用于改善第二鳍部202顶部的载流子迁移速度，从而提高CMOS器件的电学性能。
较佳的，所述第五应力侧墙251和所述六应力侧墙271的高度为200纳米至500纳米，降低CMOS器件的漏电流效果显著。
较佳的，所述第五应力侧墙251的应力大小为0.8GPa至2.0GPa，所述六应力侧墙271的应力大小为-4.0GPa至-1.0GPa。
在后续工艺中，还可以形成鳍式场效应晶体管的栅极结构、源极和漏极，请参考现有技术的相关描述，在这里不再赘述。
本发明实施例的CMOS的形成方法通过形成材料和厚度相同的第三应力薄膜220和第四应力薄膜240，通过同时刻蚀所述第三应力薄膜220和第四应力薄膜240形成第三应力侧墙221和第四应力侧墙241；并且通过形成材料和厚度相同的第五应力薄膜250和第六应力薄膜270，通过同时刻蚀第五应力薄膜250和第六应力薄膜270形成第五应力侧墙251和第六应力侧墙271，节约了工艺步骤，降低生产成本。
采用上述的CMOS的形成方法形成的CMOS，请参考图23，包括：
半导体衬底200，所述半导体衬底200具有第一区域I和第二区域II，所述第一区域I的半导体衬底200表面具有第一鳍部201，所述第二区域II的半导体衬底200表面具有第二鳍部202；
位于所述第一鳍部201底部两侧的第三应力侧墙221；
位于所述第一鳍部201顶部两侧的第五应力侧墙251，其中第三应力侧墙221的应力类型与第五应力侧墙251的应力类型相反；
位于所述第二鳍部202底部两侧的第四应力侧墙241；
位于所述第二鳍部202顶部两侧的第六应力侧墙271，其中第四应力侧墙241的应力类型与第六应力侧墙271的应力类型相反。
具体地，所述第三应力侧墙221和所述第四应力侧墙241的高度为50纳米至200纳米，降低CMOS器件的漏电流效果显著。
较佳的，所述第五应力侧墙251和所述六应力侧墙271的高度为200纳米至500纳米，降低CMOS器件的漏电流效果显著。
较佳的，当所述当第一鳍部201的掺杂类型为n型，所述第二鳍部202的掺杂类型为p型时，所述第三应力侧墙221的应力大小为-4.0GPa至-1.0GPa，所述第四应力侧墙241的应力大小为0.8GPa至2.0GPa，所述第五应力侧墙251的应力大小为0.8GPa至2.0GPa，所述六应力侧墙271的应力大小为-4.0GPa至-1.0GPa。
本发明实施例提供的CMOS通过第五应力侧墙251和第六应力侧墙271改善CMOS的载流子迁移效率，提高CMOS的电学性能，通过第三应力侧墙221和第四应力侧墙241降低CMOS的漏电流，本发明实施例提供的CMOS性能高。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (8)

1.一种CMOS的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域的半导体衬底表面具有第一鳍部，所述第二区域的半导体衬底表面具有第二鳍部；
在所述半导体衬底表面形成第三应力薄膜，且所述第三应力薄膜覆盖所述第一鳍部和第二鳍部；
去除第二区域的第三应力薄膜；
在半导体衬底表面形成第四应力薄膜，且所述第四应力薄膜覆盖第二鳍部和第三应力薄膜；
去除第一区域的第四应力薄膜；
同时回刻蚀第一区域的第三应力薄膜和第二区域的第四应力薄膜，形成位于第一鳍部底部两侧的第三应力侧墙和位于第二鳍部底部两侧的第四应力侧墙；
在所述半导体衬底表面形成第五应力薄膜，且所述第五应力薄膜覆盖所述第一鳍部和第二鳍部；
去除第二区域的第五应力薄膜；
在半导体衬底表面形成第六应力薄膜，且所述第六应力薄膜覆盖第二鳍部和第五应力薄膜；
去除第一区域的第六应力薄膜；
同时回刻蚀第一区域的第五应力薄膜和第二区域的第六应力薄膜，形成位于第一鳍部顶部两侧的第五应力侧墙和位于第二鳍部顶部两侧的第六应力侧墙。
2.如权利要求1所述的CMOS的形成方法，其特征在于，所述第三应力薄膜、第四应力薄膜、第五应力薄膜、第六应力薄膜的材料为氮化硅。
3.如权利要求1所述的CMOS的形成方法，其特征在于，第三应力侧墙的应力类型为压缩应力或拉伸应力，当第三应力侧墙的应力类型为压缩应力时，第五应力侧墙的应力类型为拉伸应力；当第三应力侧墙的应力类型为拉伸应力时，第五应力侧墙的应力类型为压缩应力。
4.如权利要求1所述的CMOS的形成方法，其特征在于，第四应力侧墙的应力类型为压缩应力或拉伸应力，当第四应力侧墙的应力类型为压缩应力时，第六应力侧墙的应力类型为拉伸应力；当第四应力侧墙的应力类型为拉伸应力时，第六应力侧墙的应力类型为压缩应力。
5.如权利要求1所述的CMOS的形成方法，其特征在于，所述第三应力侧墙、第四应力侧墙的高度为50纳米至200纳米。
6.如权利要求1所述的CMOS的形成方法，其特征在于，所述第五应力侧墙、第六应力侧墙的高度为200纳米至500纳米。
7.如权利要求1所述的CMOS的形成方法，其特征在于，还包括：在所述第三应力薄膜表面形成第一刻蚀阻挡层。
8.如权利要求1所述的CMOS的形成方法，其特征在于，还包括：在所述第五应力薄膜表面形成第二刻蚀阻挡层。
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