KR100577562B1 - 핀 트랜지스터 형성방법 및 그에 따른 구조 - Google Patents

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Abstract

본 발명에서는 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함에 있어서 핀 활성영역에 일정 깊이의 리세스를 형성한 후, 상기 리세스의 상부에 게이트를 형성하여 게이트 하부에 형성되는 톱 채널의 길이를 충분히 확보할 수 있는 핀 트랜지스터의 형성방법 및 그에 따른 구조가 개시된다.
상기 핀 트랜지스터 형성방법은 벌크 실리콘 기판을 이용하고, 상기 기판의 소정 영역에 비활성영역과 핀 활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 소자분리막의 일부에 상기 기판의 상부 표면으로부터 일정 깊이를 갖는 제1 리세스를 형성하고, 상기 핀 활성영역의 일부에 상기 제2 리세스 보다 얕은 깊이를 갖는 제2 리세스를 형성하는 단계와, 상기 제2 리세스 내에 게이트 절연막을 형성하는 단계와, 상기 제2 리세스의 상부에 게이트를 형성하는 단계와, 상기 게이트 전극 양측의 핀 활성영역에 소오스 및 드레인 영역을 형성하는 단계를 포함한다.
벌크 실리콘 기판, 핀 트랜지스터, 게이트, 리세스, 산화막, 질화막

Description

핀 트랜지스터 형성방법 및 그에 따른 구조{Method for fabricating fin field effect transistor and structure thereof}
도 1은 본 발명의 실시예에 따른 핀 트랜지스터의 레이아웃을 보인 도면
도 2a 내지 도 10a는 본 발명의 실시예에 따른 핀 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 도 1의 레이아웃을 절단선 Ⅰ-Ⅰ′을 따라서 도시한 단면도들
도 2b 내지 도 10b, 및 도 11은 본 발명의 실시예에 따른 핀 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 도의 1의 레이아웃을 절단선 Ⅱ-Ⅱ′을 따라서 도시한 단면도들
<도면의 주요부분들에 대한 참조 부호들의 설명>
100 : 실리콘 기판 102 : 산화막
104 : 질화막 106 : 소자분리막
114 : 제1 게이트 전극 116 : 제2 게이트 전극
118 : 캡핑막 120 : 소오스/드레인
122 : 게이트 스페이서
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 트랜지스터의 활성영역이 핀(fin) 형태로 형성된 핀 트랜지스터(finFET)에 관한 것이다.
최근에, 반도체 사용자들이 저전력, 고효율 및 고속도의 반도체 메모리 소자들을 계속해서 요구함에 따라, 제한된 반도체 칩내에 보다 많은 반도체 메모리 소자를 집적하기 위하여 디자인 룰이 계속적으로 축소되고 있다. 그러나, 반도체 메모리 소자들이 고집적화됨에 따라 게이트 사이의 간격이 점차 줄어들어 단채널 효과(short channel effect)가 발생되고, 메모리 셀을 구성하는 트랜지스터들의 채널 도핑 농도가 증가되어 접합 누설전류(junction leakage current)가 증가하는 문제가 발생된다.
따라서, 이러한 문제들을 해결하기 위하여, SOI 실리콘 기판 상에 활성영역을 핀 형태로 형성하고, 상기 핀 영역에 게이트 전극을 형성한 핀 트랜지스터가 본 분야에서 공지되어 있다. SOI 기판에 핀 트랜지스터를 구비하는 반도체 소자에 관해서는 미국특허 제6,525,403호에 “SEMICONDUCTOR DEVICE HAVING MIS FIELD EFFECT TRANSISTORS OR THREE-DIMENSIONAL STRUCTURE”의 제목 하에 개시되어 있다.
상기 핀 트랜지스터는 채널에서 발생되는 누설전류를 효과적으로 제어할 수 있고, 채널 길이를 충분히 확보할 수 있어 단채널 효과를 방지 또는 최소화할 수 있으므로 트랜지스터의 스윙 특성을 개선하고, 누설전류를 줄일 수 있는 특징이 있다. 그러나, SOI 실리콘 기판을 이용하여 핀 트랜지스터를 형성하는 경우에는 SOI 웨이퍼의 가격이 벌크 웨이퍼에 비하여 고가이며, 기생 소오스/드레인 저항이 증가하는 문제가 있다. 또한, 반도체 소자의 채널이 형성되는 바디가 SOI 소자의 특성상 SOI 기판과 연결되어 있지 않기 때문에 플로팅 바디 효과가 발생하며, SOI 실리콘 기판에 형성된 산화막에 의하여 소자에서 발생한 열이 SOI 실리콘 기판으로 전도되는 것을 차단하여 반도체 소자의 성능이 떨어지는 문제가 발생된다.
따라서, 본 발명의 목적은 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함으로써 상기한 종래의 문제점들을 해결할 수 있는 핀 트랜지스터의 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 다른 목적은 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함에 있어서 핀 활성영역에 일정 깊이의 리세스를 형성한 후, 상기 리세스의 상부에 게이트를 형성하여 게이트 하부에 형성되는 톱 채널의 길이를 충분히 확보할 수 있는 핀 트랜지스터의 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 또 다른 목적은 톱 채널의 길이를 증가시켜 핀 활성영역에 형성되는 톱 채널과 바닥 채널의 길이를 균일하게 형성되도록 함으로써 핀 트랜지스터의 스윙 특성이 개선되고, 톱 채널이 소오스/드레인 영역 보다 낮게 형성되도록 하여 드레인 유도장벽 감소(DIBL: Drain Induced Barrier Lowering)가 개선되며, 채널과 소오스/드레인의 전기장을 감소시킬 수 있는 핀 트랜지스터의 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 또 다른 목적은 톱 채널 길이를 증가시켜 게이트 하부에 형성되는 문턱전압 조절영역의 불순물 이온 주입량을 줄일 수 있으므로 핀 트랜지스터의 접합 누설전류를 줄이고, 리플레쉬 특성을 개선시킬 수 있는 핀 트랜지스터의 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 또 다른 목적은 핀 활성영역에 일정 깊이의 리세스를 형성함에 있어 별도의 식각정지막을 사용할 필요가 없기 때문에 핀 트랜지스터의 제조공정을 단순화하고, 핀 활성영역의 상부 에지 부분이 라운딩되도록 함으로써 에지 부분의 전계집중을 방지하여 채널의 펀치쓰루 현상이 방지되도록 하고, 핀 활성영역의 상부에 게이트 절연막이 균일하게 형성될 수 있도록 하는 핀 트랜지스터의 형성방법 및 그에 따른 구조를 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 핀 트랜지스터의 형성방법은 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성하는 방법에 있어서, 상기 기판의 소정 영역에 비활성영역과 핀 활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 소자분리막의 일부에 상기 기판의 상부 표면으로부터 일정 깊이를 갖는 제1 리세스를 형성하고, 상기 핀 활성영역의 일부에 상기 제2 리세스 보다 얕은 깊이를 갖는 제2 리세스를 형성하는 단계와, 상기 제2 리세스 내에 게이트 절연막을 형성하는 단계와, 상기 제2 리세스의 상부에 게이트를 형성하는 단계와, 상기 게이트 전극 양측의 핀 활성영역에 소오스 및 드레인 영역을 형성하는 단계를 포함 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 핀 트랜지스터의 구조는 소자분리막에 의하여 활성영역 및 비활성영역이 정의된 벌크 실리콘 기판에 형성된 핀 트래지스터의 구조에 있어서, 상기 소자분리막 사이에 상기 소자분리막과 일정 높이의 단차를 가지면서 돌출된 형태로 형성된 핀 활성영역과, 상기 핀 활성영역의 표면으로부터 일정 깊이를 갖고, 상기 핀 활성영역의 표면 상부까지 연장되는 게이트 전극과, 상기 게이트 전극의 하부에 형성된 게이트 절연막과, 상기 게이트 전극 양측의 핀 활성영역에 형성된 소오스 및 드레인 영역을 포함한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 1은 본 발명의 실시예에 따른 핀 트랜지스터의 레이아웃을 보인 도면으로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
핀 트랜지스터의 평면 배치를 보인 도 1을 참조하면, 비활성영역(30)으로 둘러싸인 핀 활성영역(10)의 길이방향과는 수직하고, 서로 평행하게 패터닝된 게이트 전극(20)들이 배치된 모습이 보여진다. 상기 핀 활성영역(10)은 비활성영역(30)으로 둘러싸이고, 비활성영역과는 단차를 가지면서 핀 형태로 돌출되도록 형성된다. 또한, 상기 핀 활성영역(10)은 각 활성영역 상호간에 대각선 정렬로 배치되고, 인접하는 핀 활성영역(10)과 동일 거리가 이격되도록 배치된다. 상기 게이트 전극(20)은 상기 핀 활성영역(10)의 길이방향과 수직으로 교차하게 형성되고, 각 활성영역 마다 2개의 게이트 전극(20)이 서로 평행하게 형성된다.
도 2a 내지 도 10a는 본 발명의 실시예에 따른 핀 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 도 1의 레이아웃을 절단선 Ⅰ-Ⅰ′을 따라서 도시한 단면을 나타내고, 도 2b 내지 도 10b, 및 도 11은 본 발명의 실시예에 따른 핀 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 도의 1의 레이아웃을 절단선 Ⅱ-Ⅱ′을 따라서 도시한 단면을 나타내고 있다.
첨부된 도 2a 내지 도 10a, 도 2b 내지 도 10b, 및 도 11을 참조하여 본 발명의 실시예에 따른 핀 트랜지스터의 형성방법 및 그에 따른 구조를 구체적으로 살펴보면 다음과 같다.
먼저, 도 2a 및 도 2b를 참조하면, p형 벌크 실리콘 기판(100) 내에 비활성영역 및 핀 활성영역을 정의하는 소자분리막(106)이 형성된다. 상기 소자분리막(106)은 상기 기판의 비활성영역에 일정 깊이의 트렌치를 형성하고, 상기 트렌치의 측벽에 제1 산화막(102) 및 질화막(104)을 순차적으로 적층한 후, 상기 트렌치 내에 절연막을 채워 소자분리막을 형성하는 STI 등의 소자 분리방법으로 형성된다. 이어서, 상기 기판의 전면에 60Å 내지 80Å 정도의 두께를 갖는 제2 산화막(107)이 형성된다. 상기 소자분리막(106)은 약 2500Å 내지 3000Å 정도의 깊 이로 형성될 수 있고, SOG, USG, BPSG, PSG, PE-TEOS 및 유동성 산화막 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 결과물 상에 반사방지막 및 포토레지스트를 순차적으로 형성한 후, 사진공정을 진행하여 게이트가 형성될 부분을 노출시키는 포토레지스트 패턴(110)이 형성되도록 한다. 상기 반사방지막(108, ARC: Anti-Reflective Coating)은 포토레지스트를 증착하기에 앞서, 사진공정의 해상도를 향상시키기 위하여 통상적으로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 포토레지스트 패턴(110)을 식각 마스크로 이용하여 상기 반사방지막(108), 제2 산화막(107) 및 소자분리막(106)과, 기판(100)을 순차적으로 식각함에 의해 상기 소자분리막의 일부에 상기 기판의 표면으로부터 일정 깊이를 갖는 제1 리세스가 형성되고, 상기 핀 활성영역의 일부에 상기 제2 리세스 보다 얕은 깊이를 갖는 제2 리세스가 형성되도록 한다. 상기 제1 리세스는 핀 활성영역의 높이를 고려하여 약 1000Å 내지 1500Å 정도의 깊이로 형성될 수 있다. 상기 제2 리세스는 게이트 전극의 하부에 형성되는 톱 채널(Top Channel)의 길이를 충분히 확보하기 위하여 약 300Å 내지 350Å 정도의 깊이로 형성될 수 있고, 비활성영역으로 둘러싸인 활성영역에 2개의 리세스를 갖는 듀얼 리세스로 형성될 수 있다. 또한, 상기 기판의 상부에는 반사방지막 및 산화막만이 형성되어 있으므로 도 4b에서 보여지는 바와 같이, 상기 산화막 및 기판의 식각시 핀 활성영역의 상부 에지 부분(109)이 라운딩된다. 이는 에지 부분의 전계집중을 방지 하여 채널의 펀치쓰루(punch-through) 현상이 방지되고, 핀 활성영역의 상부에 게이트 절연막이 균일하게 형성될 수 있도록 한다.
도 5a 및 도 5b를 참조하면, 상기 포토레지스트 및 반사방지막 패턴을 이온 주입 마스크로 이용하여 p형 불순물을 이온주입함에 의해 문턱전압 조절영역이 형성되도록 한다. 예컨대 상기 핀 활성영역에 붕소(B) 또는 불화붕소(BF2) 이온을 30KeV 내지 50KeV 에너지 및 1.0 ×1012 내지 1.0 × 1013 ion atoms/㎠ 정도의 농도로 주입하여 최종적으로 1.0 × 1013 ion atoms/㎤ 정도의 농도를 갖는 문턱전압 조절영역이 형성될 수 있다. 여기서 상기 문턱전압 조절영역은 톱 채널(Top Channel)의 길이를 충분히 확보한 상기 제2 리세스의 하부에 형성되므로, 본 발명에 의하면 상기 불순물의 이온주입량을 낮출 수 있는 효과를 갖는다.
도 5a, 도 5b, 도 6a 및 도 6b를 참조하면, 상기 포토레지스트(110) 및 반사방지막(108)은 에싱 또는 스트립 공정을 통해 제거된다.
도 6a, 도 6b, 도 7a 및 7b를 참조하면, 상기 제1 리세스의 측벽에 노출된 질화막(104a)이 제거된 후, 노출된 제1 산화막(102a)의 일부 및 제2 산화막(107)이 제거된다. 상기 질화막(104a)은 인산(H3PO4)을 이용한 습식식각으로 제거되고, 제1 및 제2 산화막(102a, 107)은 불산(HF)을 이용한 습식식각으로 제거된다. 그 결과로서, 소자분리막으로 둘러싸이고, 상기 소자분리막 사이에 상기 소자분리막과 일정 높이의 단차를 가지면서 돌출된 형태의 핀 활성영역(111)이 형성된 모습이 도 7b에서 명백히 보여진다.
도 8a 및 8b를 참조하면, 상기 제2 리세스 내에 게이트 절연막(112)이 형성된다. 상기 게이트 절연막(112)은 산화막 재질로서 형성되고, 리세스의 바닥면을 열산화하여 형성되거나 혹은 화학기상증착법(CVD) 또는 스퍼터링 방법 등을 사용하여 증착하는 방식으로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 게이트 절연막이 형성된 리세스를 포함하는 기판의 전면에 일정 두께의 제1 게이트 도전막(114), 제2 게이트 도전막(116) 및 캡핑막(118)이 순차적으로 형성된다. 상기 제1 게이트 도전막(114)은 통상적인 증착방법, 예컨대 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD) 또는 플라즈마 화학기상증착법(PECVD)을 사용하여 형성될 수 있고, 폴리실리콘 재질로 형성될 수 있다. 상기 제2 게이트 도전막(116)은 통상적인 증착방법을 사용하여 형성될 수 있고, 금속인 텅스텐(W) 재질로 이루어지거나 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 크롬(Cr), 이리듐(Ir), 또는 루비듐(Ru)의 실리사이드막으로 형성될 수 있다. 상기 제1 및 제2 게이트 도전막(114, 116)은 게이트 전극을 형성하며, 폴리실리콘 재질의 단일막으로 형성될 수도 있다. 또한, 상기 캡핑막(226)은 실리콘 질화막 재질로 형성될 수 있고, 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD(Semi-Atmospheric Chemical Vapor Deposition), 스퍼터링 방법 또는 원자층 증착방법에 의하여 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 도 9a 및 도 9b의 결과물에 사진 및 식각공정을 진행하여 상기 제2 리세스 내에서 상기 핀 활성영역(111)의 표면 상부까지 연장 되는 게이트 도전막 및 상기 게이트 도전막 상에 캡핑막을 갖는 게이트 스택이 형성되도록 한다.
도 11을 참조하면, 상기 게이트 스택의 측벽에 게이트 스페이서(122)가 형성된 후, 상기 게이트 스페이서(122)를 이온주입 마스크로 이용하여 n형의 불순물, 예컨대 인(P), 비소(As) 등을 10KeV 내지 20KeV의 에너지 및 1.0 × 1015 내지 3.0 × 1015 ion atoms/㎠의 농도로 주입하여 상기 게이트 전극 양측의 핀 활성영역에 고농도 n+형 소오스/드레인 영역(120)이 형성되도록 한다. 또한, 상기 게이트 스페이서(122)를 형성하기 전에, 상기 게이트 스택을 이온주입 마스크로 이용하여 고농도 n+형 소오스/드레인 영역 형성시 보다 상대적으로 저농도의 n형 불순물을 낮은 에너지로 이온주입하여 저농도 n­형 소오스/드레인 영역을 형성한 후, 상기 저농도 n­형 소오스/드레인 영역의 일부에 상기 저농도 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역이 형성될 수 있다. 이 경우, LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역이 형성된다.
따라서, 상술한 본 발명의 실시예에 따른 핀 트랜지스터의 형성방법에 의하여 벌크 실리콘 기판에 소자분리막에 의하여 핀 활성영역 및 비활성영역을 정의하는 소자분리막(106)과, 상기 소자분리막 사이에 상기 소자분리막과 일정 높이의 단차를 가지면서 돌출된 형태로 형성된 핀 활성영역(111)과, 상기 핀 활성영역의 표면으로부터 일정 깊이를 갖고, 상기 핀 활성영역의 표면 상부까지 연장되는 게이트 전극(114, 116)과, 상기 게이트 전극의 하부에 형성된 게이트 절연막(112)과, 상기 게이트 전극 양측의 핀 활성영역에 형성된 소오스 및 드레인 영역을 포함하는 핀 트랜지스터가 비로소 형성된다. 상기 핀 활성영역의 최상부는 상기 소자분리막의 최상부 보다 1000Å 내지 1500Å 정도 높게 형성되고, 상기 핀 활성영역의 상부 에지 부분이 라운딩된다. 또한, 상기 게이트 전극은 상기 핀 활성영역의 상부 표면으로부터 300Å 내지 350Å 정도의 깊이를 갖고, 상기 게이트 전극의 바닥면이 라운딩되며, 듀얼 게이트 구조를 갖는다.
이와 같이, 본 발명의 실시예에 따른 핀 트랜지스터 형성방법 및 그에 따른 구조에 의하면, 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함에 있어서 핀 활성영역에 일정 깊이의 리세스를 형성한 후, 상기 리세스의 상부에 게이트를 형성하여 게이트 하부에 형성되는 톱 채널의 길이를 충분히 확보할 수 있는 특징이 있다. 또한, 톱 채널의 길이가 증가함으로써 핀 활성영역에 형성되는 톱 채널과 바닥 채널의 길이가 균일해져 핀 트랜지스터의 스윙 특성이 개선되고, 톱 채널이 소오스/드레인 영역 보다 낮게 형성되므로 드레인 유도장벽 감소(DIBL: Drain Induced Barrier Lowering)가 개선되며, 채널과 소오스/드레인의 전기장을 감소시켜 핀 트랜지스터의 특성이 개선되도록 한다.
또한, 톱 채널 길이가 증가하여 게이트 하부에 형성되는 문턱전압 조절영역의 불순물 이온 주입량을 줄일 수 있으므로 핀 트랜지스터의 접합 누설전류를 줄이고, 리플레쉬 특성이 개선되도록 한다.
또한, 핀 활성영역에 일정 깊이의 리세스를 형성함에 있어 별도의 식각정지막을 사용할 필요가 없기 때문에 핀 트랜지스터의 제조공정을 단순화할 수 있고, 아울러 핀 활성영역의 상부 에지 부분이 라운딩되어 에지 부분의 전계집중을 방지함으로써 채널의 펀치쓰루 현상이 방지되고, 핀 활성영역의 상부에 게이트 절연막이 균일하게 형성되도록 한다.
본 발명의 실시예에 따른 핀 트랜지스터의 형성방법 및 그에 따른 구조는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다. 따라서, 본 발명에 따른 핀 트랜지스터는 상기 도전형 이외에 반대 도전형의 기판 및 반대 도전형의 불순물을 이용하여 형성될 수 있고, 메모리 셀을 형성하기 위해 커패시터와 연결되는 복수의 핀 트랜지스터로 형성될 수 있을 것이다.
상술한 바와 같이, 본 발명은 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함에 있어서 핀 활성영역에 일정 깊이의 리세스를 형성한 후, 상기 리세스의 상부에 게이트를 형성하여 게이트 하부에 형성되는 톱 채널의 길이를 충분히 확보하는 효과를 갖는다.
또한, 본 발명은 톱 채널의 길이를 증가시켜 핀 활성영역에 형성되는 톱 채널과 바닥 채널의 길이를 균일하게 형성되도록 함으로써 핀 트랜지스터의 스윙 특성이 개선되고, 톱 채널이 소오스/드레인 영역 보다 낮게 형성되도록 하여 드레인 유도장벽 감소(DIBL: Drain Induced Barrier Lowering)가 개선되며, 채널과 소오스/드레인의 전기장을 감소시켜 핀 트랜지스터의 특성이 개선되는 효과를 갖는다.
또한, 본 발명은 톱 채널 길이를 증가시켜 게이트 하부에 형성되는 문턱전압 조절영역의 불순물 이온 주입량을 줄일 수 있으므로 핀 트랜지스터의 접합 누설전류를 줄이고, 리플레쉬 특성을 개선시키는 효과를 갖는다.
또한, 본 발명은 핀 활성영역에 일정 깊이의 리세스를 형성함에 있어 별도의 식각정지막을 사용할 필요가 없기 때문에 핀 트랜지스터의 제조공정을 단순화하고, 핀 활성영역의 상부 에지 부분이 라운딩되도록 함으로써 에지 부분의 전계집중을 방지하여 채널의 펀치쓰루 현상이 방지되고, 핀 활성영역의 상부에 게이트 절연막이 균일하게 형성되는 효과를 갖는다.

Claims (21)

  1. 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성하는 방법에 있어서:
    상기 기판의 소정 영역에 비활성영역과 핀 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 소자분리막의 일부에 상기 기판의 상부 표면으로부터 일정 깊이를 갖는 제1 리세스를 형성하고, 상기 핀 활성영역의 일부에 상기 제1 리세스 보다 얕은 깊이를 갖는 제2 리세스를 형성하는 단계;
    상기 제2 리세스 내에 게이트 절연막을 형성하는 단계;
    상기 제2 리세스의 상부에 게이트를 형성하는 단계; 및
    상기 게이트 전극 양측의 핀 활성영역에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  2. 제 1항에 있어서,
    상기 제1 리세스의 깊이는 1000Å 내지 1500Å 정도로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  3. 제 1항에 있어서,
    상기 제2 리세스의 깊이는 300Å 내지 350Å 정도로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  4. 제 1항에 있어서,
    상기 제2 리세스는 비활성영역으로 둘러싸인 핀 활성영역에 2개의 리세스를 갖는 듀얼 리세스로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  5. 제 1항에 있어서, 제1 및 제2 리세스를 형성하는 단계는,
    상기 소자분리막을 형성한 후, 상기 기판의 전면에 산화막을 형성하는 단계;
    상기 결과물 상에 반사방지막 및 포토레지스트를 형성하는 단계;
    사진공정을 진행하여 게이트가 형성될 부분을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 이용하여 식각공정을 진행함에 의해 상기 소자분리막의 일부에는 제1 리세스를 형성하고, 상기 핀 활성영역의 일부에는 상기 제2 리세스 보다 얕은 깊이를 갖는 제2 리세스를 형성하는 단계; 및
    상기 포토레지스트 및 반사방지막을 제거하는 단계를 포함하는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  6. 제 1항에 있어서,
    상기 제1 및 제2 리세스를 형성한 후, 상기 제2 리세스의 하부에 불순물을 이온주입하여 문턱전압 조절영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  7. 제 1항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 기판의 비활성영역에 일정 깊이의 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 산화막 및 질화막을 순차적으로 적층하는 단계; 및
    상기 트렌치 내에 절연막을 채워 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  8. 제 7항에 있어서,
    상기 트렌치는 2500Å 내지 3000Å 정도의 깊이로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  9. 제 7항에 있어서,
    상기 소자분리막은 SOG, USG, BPSG, PSG, PE-TEOS 및 유동성 산화막 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
  10. 제 1항에 있어서,
    상기 게이트 절연막은 산화막 재질로 이루어짐을 특징으로 하는 핀 트랜지스터 형성방법.
  11. 제 1항에 있어서, 상기 게이트를 형성하는 단계는,
    상기 제1 및 제2 리세스 내에 도전성 물질을 채워 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 캡핑막을 형성하는 단계;
    사진 및 식각공정으로 패터닝하여 상기 제2 리세스 내에서 상기 핀 활성영역의 표면 상부까지 연장되는 게이트 도전막 및 상기 게이트 도전막 상에 캡핑막을 갖는 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계를 포함함을 특징으로 하는 핀 트랜지스터 형성방법.
  12. 제 11항에 있어서,
    상기 게이트 전극은 폴리실리콘막의 단일막으로 이루어지거나 폴리사이드 구조로 형성된 다중막으로 이루어짐을 특징으로 하는 핀 트랜지스터 형성방법.
  13. 제 11항에 있어서,
    상기 캡핑막은 실리콘 질화막 재질로 형성됨을 특징으로 하는 핀 트랜지스터 형성방법.
  14. 제 1항에 있어서,
    상기 소오스 및 드레인 영역은 저농도 소오스 및 드레인 영역과, 고농도 소오스 및 드레인 영역을 갖는 LDD 구조로 이루어짐을 특징으로 하는 핀 트랜지스터 형성방법.
  15. 소자분리막에 의하여 활성영역 및 비활성영역이 정의된 벌크 실리콘 기판에 형성된 핀 트래지스터의 구조에 있어서:
    상기 소자분리막 사이에 상기 소자분리막과 일정 높이의 단차를 가지면서 돌 출된 형태로 형성된 핀 활성영역;
    상기 핀 활성영역의 표면으로부터 일정 깊이를 갖고, 상기 핀 활성영역의 표면 상부까지 연장되는 게이트 전극;
    상기 게이트 전극의 하부에 형성된 게이트 절연막; 및
    상기 게이트 전극 양측의 핀 활성영역에 형성된 소오스 및 드레인 영역을 포함하는 것을 특징으로 하는 핀 트랜지스터 구조.
  16. 제 15항에 있어서,
    상기 핀 활성영역의 최상부는 상기 소자분리막의 최상부 보다 1000Å 내지 1500Å 정도 높게 형성되는 것을 특징으로 하는 핀 트랜지스터 구조.
  17. 제 15항에 있어서,
    상기 핀 활성영역의 상부 에지 부분이 라운딩된 것을 특징으로 하는 핀 트랜지스터 구조.
  18. 제 15항에 있어서,
    상기 게이트 전극은 상기 핀 활성영역의 상부 표면으로부터 300Å 내지 350 Å 정도의 깊이를 갖는 것을 특징으로 하는 핀 트랜지스터 구조.
  19. 제 15항에 있어서,
    상기 게이트 전극의 바닥면은 상기 핀 활성영역의 표면으로부터 일정 깊이를 갖고, 라운딩된 것을 특징으로 하는 핀 트랜지스터 구조.
  20. 제 15항에 있어서,
    상기 게이트 절연막의 하부에 문턱전압 조절영역을 더 구비하는 것을 특징으로 하는 핀 트랜지스터 구조.
  21. 제 15항에 있어서,
    상기 게이트 전극은 듀얼 게이트 구조를 갖는 것을 특징으로 하는 핀 트랜지스터 구조.
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