KR100997796B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 소자분리막 부분에서의 리세스 게이트와 LPC 플러그간 브릿지 발생을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 활성영역을 한정하는 소자분리막이 형성된 반도체 기판의 상기 활성영역 표면 상에 스크린 산화막을 형성하는 단계; 상기 스크린 산화막을 포함하여 상기 활성영역에서의 게이트 형성 영역 및 이에 연장하는 소자분리막 부분을 식각해서 상기 활성영역에 제1 리세스 패턴을 형성하고 상기 소자분리막에 제2 리세스 패턴을 형성하는 단계; 상기 스크린 산화막을 제거함과 동시에 상기 제2 리세스 패턴의 폭을 확장시키는 단계; 상기 확장된 폭의 제2 리세스 패턴을 갖는 기판의 결과물 상에, 상기 제1 리세스 패턴에서는 상단부에서 막히고 상기 제2 리세스 패턴에서는 프로파일을 따라 증착되도록, 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제2 리세스 패턴이 매립되지 않게 제2절연막을 형성하는 단계; 상기 제2절연막 상에 제2 리세스 패턴이 매립되게 제3절연막을 형성하는 단계; 및 상기 제1 리세스 패턴을 포함한 활성영역 및 상기 제2 리세스 패턴들 사이의 소자분리막 부분 상에 형성된 제3, 제2 및 제1 절연막을 제거하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자분리막 부분에서의 리세스 게이트와 LPC 플러그간 브릿지 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소됨에 따라 기존의 평면(planar)형 채널 구조로는 요구되는 문턱전압(Vt) 타겟을 구현함에 한계에 부딪히게 되었다. 이에 따라, 3차원 구조의 채널을 갖는 반도체 소자에 대한 연구가 활발하게 진행되고 있으며, 이러한 연구의 결과로 리세스 채널(recess channel)을 갖는 반도체 소자 및 돌출 채널(protrusion channel)을 갖는 반도체 소자가 제안되었다. 더 나아가, 상기 리세스 채널과 돌출 채널을 결합시킨 새들 핀(Saddle Fin) 형태의 채널을 갖는 반도체 소자가 제안되었다.
상기 새들 핀 형태의 채널을 갖는 반도체 소자는, 평면형 채널을 갖는 기존의 반도체 소자와 비교할 때, 유효 채널 길이가 증가되어 소망하는 문턱전압을 확보할 수 있으며, 또한, 유효 채널 폭이 증가되어 향상된 전류 구동 특성을 갖게 된다.
이러한 리세스 채널 및 새들 핀 형태의 채널을 갖는 반도체 소자들은, 도시하고 설명하지는 않지만, 활성영역의 게이트 형성 영역이 리세스됨은 물론 이에 연장하는 소자분리막 부분이 함께 리세스된다. 특히, 상기 새들 핀 형태의 채널을 갖는 반도체 소자는 활성영역의 리세스된 게이트 형성 영역의 측면이 노출되도록 상기 게이트 형성 영역에 연장하는 소자분리막 부분이 상기 활성영역의 리세스된 게이트 형성 영역 보다 더 깊게 리세스된다.
한편, 반도체 소자의 디자인 룰이 감소되면서 소자분리막 형성시의 트렌치 매립 물질로서 SOD(Spin On Dielectric)막과 같이 유동성 절연 물질을 사용하게 되었다. 그런데, 상기 SOD막은 습식 식각 속도가 빠르기 때문에 게이트 산화막 형성 이전의 예비 세정 단계(pre cleaning step)에서 식각 손실이 일어난다.
그러므로, 종래 기술에 따라 트렌치 매립 물질로 SOD막을 적용하여 리세스 채널 또는 새들 핀 형태의 채널을 갖는 반도체 소자를 제조하는 경우, 소자분리막에 형성된 리세스 패턴의 CD가 확장되고, 이로 인해, 게이트와의 오버랩 마진 부족 현상이 일어난다. 그 결과, 후속하는 LPC(Land Plug Contact) 공정에서 게이트와 LPC 플러그간 브릿지가 발생되는 등, SAC(Self Align Contact) 페일이 유발된다.
본 발명의 실시예는 트렌치 매립 물질로서 SOD막을 적용하여 리세스 또는 새들 핀 형태의 채널을 갖는 반도체 소자를 제조함에 있어서 소자분리막에서의 리세스 패턴 CD를 일정하게 확보할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명의 실시예는 소자분리막에서의 리세스 패턴 CD를 일정하게 확보함으로써 게이트와 LPC 플러그간의 브릿지 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
게다가, 본 발명의 실시예는 게이트와 LPC 플러그 간의 브릿지 발생을 방지함으로써 소자의 신뢰성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
일 실시예에서, 본 발명에 따른 반도체 소자의 제조방법은, 활성영역을 한정하는 소자분리막이 형성된 반도체 기판의 상기 활성영역 표면 상에 스크린 산화막을 형성하는 단계; 상기 스크린 산화막을 포함하여 상기 활성영역에서의 게이트 형성 영역 및 이에 연장하는 소자분리막 부분을 식각해서 상기 활성영역에 제1 리세스 패턴을 형성하고 상기 소자분리막에 제2 리세스 패턴을 형성하는 단계; 상기 스크린 산화막을 제거함과 동시에 상기 제2 리세스 패턴의 폭을 확장시키는 단계; 상기 확장된 폭의 제2 리세스 패턴을 갖는 기판의 결과물 상에, 상기 제1 리세스 패턴에서는 상단부에서 막히고 상기 제2 리세스 패턴에서는 프로파일을 따라 증착되 도록, 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제2 리세스 패턴이 매립되지 않게 제2절연막을 형성하는 단계; 상기 제2절연막 상에 제2 리세스 패턴이 매립되게 제3절연막을 형성하는 단계; 및 상기 제1 리세스 패턴을 포함한 활성영역 및 상기 제2 리세스 패턴들 사이의 소자분리막 부분 상에 형성된 제3, 제2 및 제1 절연막을 제거하는 단계;를 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 상기 스크린 산화막을 형성하는 단계 후, 그리고, 상기 제1 및 제2 리세스 패턴을 형성하는 단계 전, 상기 스크린 산화막이 형성된 반도체 기판에 이온주입공정을 수행하는 단계를 더 포함한다.
상기 스크린 산화막을 제거함과 동시에 상기 제2 리세스 패턴의 폭을 확장시키는 단계는 과도 식각 공정으로 수행한다.
상기 스크린 산화막을 제거함과 동시에 상기 제2 리세스 패턴의 폭을 확장시키는 단계는 상기 제2 리세스 패턴들 사이의 간격이 5∼20㎚가 되도록 수행한다.
상기 제1절연막은 산화막, 바람직하게, LPTEOS막으로 형성한다.
상기 제1절연막은 100∼300Å 두께로 형성한다.
상기 제2절연막은 질화막으로 형성한다.
상기 제2절연막은 50∼200Å 두께로 형성한다.
상기 제3절연막은 산화막, 바람직하게, SATEOS막으로 형성한다.
상기 제3절연막의 제거는 질화막 대 산화막의 연마속도가 1:10∼200인 슬러리를 사용한 CMP 공정으로 수행한다.
상기 제2절연막의 제거는 인산(H3PO4) 용액을 이용한 습식 식각 공정으로 수행한다.
상기 제1절연막의 제거는 HF 또는 BOE 용액을 이용한 습식 식각 공정으로 수행한다.
게다가, 본 발명에 따른 반도체 소자의 제조방법은, 상기 제1 리세스 패턴을 포함한 활성영역 및 상기 제2 리세스 패턴들 사이의 소자분리막 부분 상에 형성된 제3, 제2 및 제1 절연막을 제거하는 단계 후, 상기 제1 리세스 패턴의 표면을 포함한 활성영역 상에 게이트절연막을 형성하는 단계를 더 포함한다.
본 발명은 게이트 산화막 형성 이전의 예비 세정 단계에서 제거되는 소자분리막의 폭을 더 크게 해준 후, 스텝 커버리지가 우수한 산화막을 추가로 증착해 줌으로써 소자분리막에서의 리세스 패턴들간 CD를 일정 수준 이상으로 확보할 수 있다.
따라서, 본 발명은 게이트와 LPC 플러그간 오버랩 마진을 확보할 수 있으며, 이에 따라, 상기 게이트와 LPC 플러그 간의 브릿지 발생을 방지할 수 있고, 그래서, SAC 페일의 발생을 방지할 수 있음으로 인해 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이고, 도 2a 내지 도 2j는 도 1의 X-X'선에 따른 공정별 단면도이다. 여기서, 도 1에 대한 설명은 생략하고, 도 2a 내지 도 2j에 대해서만 설명하도록 한다.
도 2a를 참조하면, 반도체 기판(100) 내에 공지의 STI 공정에 따라 활성영역(102)을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(110)은 트렌치(T), 상기 트렌치(T)의 표면 상에 형성된 측벽산화막(112), 상기 측벽산화막(112) 상에 형성된 라이너 질화막(114) 및 상기 라이너 질화막(114) 상에 상기 트렌치(T)를 매립하도록 형성된 절연막, 예를 들어, SOD막(116)을 포함한다. 상기 소자분리막(110)에 의해 한정된 반도체 기판(100)의 활성영역(102) 상에 스크린 산화막(120)을 형성한다. 상기 스크린 산화막(120)이 형성된 반도체 기판(100)에 대해 문턱전압 조절 이온주입을 포함하는 이온주입 공정들을 수행한다. 상기 스크린 산화막(120)은 이온주입 공정시 반도체 기판(100) 표면의 이온주입 데미지를 방지하기 위해 형성해주는 것이다.
도 2b를 참조하면, 상기 이온주입 공정이 수행된 반도체 기판(100)의 결과물 상에 활성영역(102)에서의 게이트 형성 영역 및 이에 연장하는 소자분리막 부분을 노출시키는 리세스 마스크(도시안됨)를 형성한다. 상기 노출된 활성영영(102)에서의 게이트 형성 영역 및 이에 연장하는 소자분리막 부분을 식각하여 상기 활성영역(102)에서의 게이트 형성 영역에 제1 리세스 패턴(R1)을 형성하고, 연이어, 새들 핀 형태의 채널을 형성하기 위해 상기 식각된 소자분리막(110) 부분을 추가로 식각 하여 상기 소자분리막(110)에 제2 리세스 패턴(R2)을 형성한다. 이후, 상기 리세스 마스크를 제거한다.
상기 소자분리막(110)에의 제2 리세스 패턴(R2) 형성시, 상기 활성영역(102)의 측벽에 형성된 라이너 질화막(114)의 일부가 함께 제거될 수 있으며, 이 경우, 상기 라이너 질화막(114)의 제거에 의해 측벽산화막(112)의 일부가 노출된다.
여기서, 상기 소자분리막(110)에서의 제2 리세스 패턴(R2)은, 새들 핀 형태의 채널 형성시에는 상기 활성영역(102)에서의 리세스된 게이트 형성 영역의 측면이 노출되도록 상기 활성영역(102)에서의 제1 리세스 패턴(R1) 보다 더 깊게 형성한다. 이 경우, 추가 식각을 통해서 상기 소자분리막(110)에서의 리세스 깊이를 활성영역(102)에서의 리세스 깊이보다 더 깊게 하기 때문에 상기 소자분리막(110)에서의 제2 리세스 패턴(R2)의 폭(W2)은 상기 활성영역(102)에서의 제1 리세스 패턴(R1)의 폭(W1) 보다 더 커질 수 있다. 예를 들어, 상기 제1 리세스 패턴(R1)을 25∼30㎚의 폭(W1)을 갖도록 형성한 경우, 상기 제2 리세스 패턴(R2)은 30∼35㎚ 정도의 폭(W2)으로 커질 수 있다.
한편, 상기 소자분리막(110)에서의 제2 리세스 패턴(R2)은, 리세스 채널의 형성시에는 상기 활성영역(102)에서의 제1 리세스 패턴(R1)과 동일 깊이로 형성하며, 이 경우, 상기 제1 리세스 패턴(R1)과 제2 리세스 패턴(R2)은 거의 서로 동일한 폭들(W1, W2)을 갖도록 형성된다.
도 2c를 참조하면, 상기 스크린 산화막을 습식 또는 건식 방식의 식각 공정으로 제거한다. 여기서, 상기 스크린 산화막의 제거하기 위한 식각 공정은 과도 식 각 공정으로 진행하며, 이를 통해, 상기 소자분리막(110)에서의 제2 리세스 패턴(R2)의 폭(W3)을 넓혀준다. 예를 들어, 상기 스크린 산화막의 제거를 위한 식각 공정은 상기 소자분리막(110)의 전체 폭이 125∼150㎚라고 가정할 때, 상기 제2 리세스 패턴들(R2) 사이에 잔류하는 소자분리막(110)의 폭, 보다 정확하게는, SOD막(116)의 폭이 5∼20㎚ 정도가 되도록 수행한다. 이 경우, 상기 확장된 제2 리세스 패턴(R3)의 폭(W3)은 35∼60㎚ 정도가 된다. 여기서, 상기 스크린 산화막을 제거하기 위한 식각 공정 시, 상기 제2 리세스 패턴(R2)에 의해 노출된 트렌치(T) 측벽 상의 측벽산화막(112) 부분도 함께 제거된다.
한편, 상기 스크린 산화막을 제거하기 위한 식각 공정 시, 활성영역(102)에서의 제1 리세스 패턴(R1)의 폭은 변동되지 않는다.
도 2d를 참조하면, 상기 증가된 폭의 제2 리세스 패턴(R2)을 갖는 소자분리막(110) 및 상기 제1 리세스 패턴(R1)을 갖는 활성영역(102)을 포함한 반도체 기판(100)의 전면 상에 제1절연막(130)을 100∼300Å 두께로 증착한다. 상기 제1절연막(130)은 스텝 커버리지(step coverage)가 우수한 산화막, 예를들어, LPTEOS(Low Pressure TEOS)막으로 형성한다. 상기 LPTEOS막으로 이루어진 제1절연막(130)의 형성시, 활성영역(102)에서의 제1 리세스 패턴(R1)은 폭(W1)이 25∼30㎚ 정도로 좁기 때문에 그의 상단부는 오버행(overhang)에 의해 막히게 되며, 반면, 자세하게 도시되지는 않았으나, 그의 하단부에는 심(seam)이 형성된다.
상기 소자분리막(110)에서의 제2 리세스 패턴(R2)은 상기 제1절연막(130)에 의해 그 폭(W4)이 감소된다. 바람직하게, 상기 제2 리세스 패턴(R2)은 최초에 설계 된 폭만큼의 폭, 예를 들어, 25∼30㎚의 폭을 갖게 되며, 아울러, 상기 소자분리막(110)에서의 제2 리세스 패턴(R2)들간에는 상기 제1절연막(130)을 포함하여 25∼30㎚의 간격을 갖게 된다.
도 2e를 참조하면, 상기 제1절연막(130) 상에 후속 CMP(Chemical Mechanical Polishing) 공정에서 연마정지막으로 이용될 제2절연막(140)을 형성한다. 상기 제2절연막은 질화막으로 형성하며, 상기 제2 리세스 패턴(R2)이 완전히 매립되지 않을 정도의 두께, 예를 들어, 50∼200Å 정도의 두께로 형성한다. 상기 질화막 재질의 제2절연막(140)은 활성영역(102) 상에서는 제1 리세스 패턴(R1)의 상단부가 막혀진 것과 관련해서 제1절연막(130) 상에만 형성되며, 반면, 소자분리막(110) 상에서는 상기 제1절연막(130)의 프로파일을 따라 제2 리세스 패턴(R2) 내에도 형성된다.
도 2f를 참조하면, 상기 소자분리막(100)에서의 제2 리세스 패턴(R2)이 완전히 매립되도록 상기 질화막 재질의 제2절연막(140) 상에 증착 방식에 따라 제3절연막(150)을 형성한다. 상기 제3절연막(150)은 스텝 커버리지가 우수한 산화막 물질, 예를 들어, SATEOS(Sub Atmosphere TEOS)막으로 증착하여 형성한다. 또한, 상기 제3절연막(150)은 증착 방식 이외에 산화(oxidation) 공정을 통해 상기 질화막 재질의 제2절연막(140)의 표면 상에 일정 두께 이상, 바람직하게, 제2 리세스 패턴(R2)을 완전히 매립하는 두께로 형성하는 것도 가능하다.
여기서, 상기 제3절연막(150)은 후속하는 제2절연막(140)의 제거 공정에서 상기 소자분리막(110)의 제2 리세스 패턴(R2) 내에 형성된 제2절연막(140) 부분이 제거되지 않도록 하기 위해 형성해주는 것이다.
도 2g를 참조하면, 상기 질화막 재질의 제2절연막(140)을 연마 정지막으로 이용해서 상기 산화막 재질의 제3절연막(150)을 CMP 공정으로 제거한다. 상기 CMP 공정은 질화막에 대해 선택비를 갖는 슬러리, 예를 들어, 질화막 대 산화막의 연마속도가 1:10 이상, 바람직하게, 1:10∼200인 슬러리를 사용하여 수행한다. 상기 CMP 공정의 결과, 활성영역(102) 상부의 제2절연막(140) 부분 상에 형성된 제3절연막(150) 부분은 제거되는 반면, 제2 리세스 패턴(R2) 내에 매립된 제3절연막(150) 부분은 제거되지 않고 잔류된다.
도 2h를 참조하면, 상기 제3절연막(150)이 제거되어 노출된 질화막 재질의 제2절연막(140) 부분을 인산(H3PO4) 용액을 이용한 습식 식각 공정으로 제거한다. 이때, 상기 활성영역(102) 및 상기 소자분리막(110)에서의 제2 리세스 패턴(R2)들 사이에 형성된 제2절연막(140) 부분은 모두 제거되는 반면, 상기 소자분리막(110)에서의 제2 리세스 패턴(R2) 내에 형성된 제2절연막(140) 부분은 수직(Y) 방향으로만 소량이 제거될 뿐, 대부분은 상기 제3절연막(150)에 의해 제거되지 않는다.
도 2i를 참조하면, HF 또는 BOE 용액을 이용한 습식 식각 공정으로 상기 질화막 재질의 제2절연막(140)이 제거되어 노출된 제1절연막(130)을 제거한다. 이때, 활성영역(102)의 제1 리세스 패턴(R1)에 형성된 제1절연막(130) 부분은 심(seam)을 통해 모두 제거되는 반면, 소자분리막(110)의 제2 리세스 패턴(R1) 내에 형성된 제1절연막(130)은 수직 방향으로만 표면의 일부가 제거될 뿐, 대부분은 제거되지 않고 잔류한다.
한편, 상기 제2 리세스 패턴(R2)은 제1절연막(130), 제2절연막(140) 및 제3절연막(140)에 의해 매립되어 있는 것으로 도시되어 있지만, 실제로는 상기 활성영역(102)에서의 게이트 형성 영역에 인접한 제2 리세스 패턴(R2) 부분에서는 상기 제1절연막(130), 제2절연막(140) 및 제3절연막(140)이 제거되며, 이에 따라, 상기 활성영역(102)에서의 게이트 형성 영역의 측면은 새들 핀 형태의 채널 구조가 얻어지도록 노출된다.
도 2j를 참조하면, 상기 제1 리세스 패턴(R1)의 표면을 포함한 노출된 반도체 기판(100)의 활성영역(102) 상에 게이트 절연막(160)을 형성한다.
이후, 도시하지는 않았으나, 상기 게이트 절연막이 형성된 반도체 기판의 결과물 상에 게이트 도전막과 하드마스크막을 차례로 형성한 후, 이들을 식각하여 활성영역에서의 리세스된 게이트 형성 영역 및 이에 연장하는 소자분리막 부분 상에 게이트를 형성하고, 그리고나서, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 새들 핀 형태의 채널을 갖는 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 소자분리막 내의 게이트가 형성될 부분의 CD를 일정하게 확보할 수 있으므로, 후속에서 게이트와 LPC 플러그 간의 오버랩 마진을 충분하게 확보할 수 있으며, 이에 따라, 상기 게이트와 LPC 플러그 간의 브릿지 발생을 방지함으로써 SAC 페일의 발생을 방지할 수 있고, 결과적으로, 소자 신뢰성 및 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
도 2a 내지 도 2j는 도 1의 X-X'선에 따른 공정별 단면도이다.

Claims (16)

  1. 활성영역을 한정하는 소자분리막이 형성된 반도체 기판의 상기 활성영역 표면 상에 스크린 산화막을 형성하는 단계;
    상기 스크린 산화막을 포함하여 상기 활성영역에서의 게이트 형성 영역 및 이에 연장하는 소자분리막 부분을 식각해서 상기 활성영역에 제1 리세스 패턴을 형성하고 상기 소자분리막에 제2 리세스 패턴을 형성하는 단계;
    상기 스크린 산화막을 제거함과 동시에 상기 제2 리세스 패턴의 폭을 확장시키는 단계;
    상기 확장된 폭의 제2 리세스 패턴을 갖는 기판의 결과물 상에, 상기 제1 리세스 패턴에서는 상단부에서 막히고 상기 제2 리세스 패턴에서는 프로파일을 따라 증착되도록, 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 제2 리세스 패턴이 매립되지 않게 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 제2 리세스 패턴이 매립되게 제3절연막을 형성하는 단계; 및
    상기 제1 리세스 패턴을 포함한 활성영역 및 상기 제2 리세스 패턴들 사이의 소자분리막 부분 상에 형성된 제3, 제2 및 제1 절연막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 스크린 산화막을 형성하는 단계 후, 그리고, 상기 제1 및 제2 리세스 패턴을 형성하는 단계 전,
    상기 스크린 산화막이 형성된 반도체 기판에 이온주입공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 스크린 산화막을 제거함과 동시에 상기 제2 리세스 패턴의 폭을 확장시키는 단계는 과도 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 스크린 산화막을 제거함과 동시에 상기 제2 리세스 패턴의 폭을 확장시키는 단계는 상기 제2 리세스 패턴들 사이의 간격이 5∼20㎚가 되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 산화막은 LPTEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1절연막은 100∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제2절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2절연막은 50∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제3절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제3절연막은 SATEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제3절연막의 제거는 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 CMP 공정은 질화막 대 산화막의 연마속도가 1:10∼200인 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 제2절연막의 제거는 인산(H3PO4) 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 제1절연막의 제거는 HF 또는 BOE 용액을 이용한 습식 식각 공정으로 수 행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 제1 리세스 패턴을 포함한 활성영역 및 상기 제2 리세스 패턴들 사이의 소자분리막 부분 상에 형성된 제3, 제2 및 제1 절연막을 제거하는 단계 후,
    상기 제1 리세스 패턴의 표면을 포함한 활성영역 상에 게이트절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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