KR100642461B1 - 플래쉬 메모리소자의 소자분리막 형성방법 - Google Patents

플래쉬 메모리소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리소자의 소자분리막 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 터널 산화막, 플로팅 게이트전극용 제1 폴리 실리콘막 및 패드 질화막을 순차적으로 형성한 후, 상기 패드 질화막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 패터닝하는 단계, 상기 패드 질화막의 폭을 제거하는 식각공정을 수행하는 단계, 상기 결과물 전면에 질화막을 형성한 후 패터닝된 상기 터널 산화막, 패터닝된 상기 제1 폴리 실리콘막, 폭이 제거된 상기 패드 질화막을 식각마스크로 식각하여 트렌치를 형성하면서 동시에 상기 질화막이 식각되어 상기 제1 폴리실리콘막의 측벽 및 패드 질화막의 측벽에 질화막 스페이서를 형성하는 단계, 상기 질화막 스페이서가 형성된 결과물의 트렌치에 산화막을 형성하여 상기 패드 질화막이 노출될 때까지 평탄화공정을 수행하는 단계 및 상기 평탄화 공정이 완료된 결과물에서 식각공정을 수행하여, 상기 패드 질화막 및 상기 제1 폴리 실리콘막의 측벽에 형성된 상기 질화막을 제거하여, 소자분리막을 형성하는 단계를 포함한다.
질화막 스페이서, 소자분리막

Description

플래쉬 메모리소자의 소자분리막 형성방법{Method of forming field oxide in flash memory device}
도 1 내지 도 8은 플래쉬 메모리소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 터널 산화막
14: 제1 폴리실리콘막 16: 패드 질화막
20: 질화막 스페이서 26: 소자분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 소자분리막 형성방법에 관한 것이다.
종래 기술에 따라 플래쉬 메모리소자의 제조방법에 있어서, 소자 분리막을 형성하는 공정으로 SA-STI(self align shallow trench isolation)을 주로 사용하고 있다.
최근 플래쉬 메모리소자가 점차 고집적화, 고밀도화됨에 따라 소자분리막은 좁은 폭(narrow width)을 가지게 되는 데, 상기 소자분리막에 매립된 산화막들에는 후속 공정인 열공정들에 의해 소자분리막의 측면쪽 즉, 게이트 산화막과 인접한 영역에는 버즈빅(bird's beak)현상이 발생된다.
상기와 같이 발생된 버즈빅 현상에 후속 열공정들이 더해지면, 소자분리막의 산화막이 플로팅 게이트 전극하부로 관통하게 되어, 소자 특성 열화를 가져오는 문제점이 발생하게 된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소자분리막 형성 공정시 버즈 빅 현상의 발생을 억제할 수 있도록 하는 플래쉬 메모리소자의 소자분리막 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 터널 산화막, 플로팅 게이트전극용 제1 폴리 실리콘막 및 패드 질화막을 순차적으로 형성한 후, 상기 패드 질화막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 패터닝하는 단계, 상기 패드 질화막의 폭을 제거하는 식각공정을 수행하는 단계, 상기 결과물 전면에 질화막을 형성한 후 패터닝된 상기 터널 산화막, 패터닝된 상기 제1 폴리 실리콘막, 폭이 제거된 상기 패드 질화막을 식각마스크로 식각하여 트렌치를 형성하면서 동시에 상기 질화막이 식각되어 상기 제1 폴리실리콘막의 측벽 및 패드 질화막의 측벽에 질화막 스페이서를 형성하는 단계, 상기 질화막 스페이서가 형성된 결과물의 트렌치에 산화막을 형성하여 상기 패드 질화막이 노출될 때까지 평탄화공정을 수행하는 단계 및 상기 평탄화 공정이 완료된 결과물에서 식각공정을 수행하여, 상기 패드 질화막 및 상기 제1 폴리 실리콘막의 측벽에 형성된 상기 질화막을 제거하여, 소자분리막을 형성하는 단계를 포함한다.
상기 질화막 스페이서는 상기 터널 산화막과 인접한 상기 소자분리막의 경계막이 되도록 하는 것이 바람직하고, 상기 질화막은 760℃의 온도에서 45~ 55Å의 두께로 형성하는 것이 바람직하고, 상기 질화막 스페이서를 형성하는 공정을 수행한 후, 상기 결과물 전면에 산화공정을 수행하여, 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계가 더 포함하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상 기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 8은 본 발명에 따른 플래쉬 메모리소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 터널 산화막(12), 플로팅 게이트 전극용 제1 폴리 실리콘막(14) 및 패드 질화막(16)을 순차적으로 형성한다.
상기 터널 산화막(12a)은 750℃ 정도의 온도에서 수행되는 습식산화공정과 N2O가스를 통해 900℃정도의 온도에서 10분 동안 수행되는 산화공정 및 N2 어닐을 통해 900℃ 정도의 온도에서 10분 동안 수행되는 산화공정을 통해 71~ 79Å 정도의 두께로 형성한다.
상기 제1 폴리 실리콘막(14)은 520℃ 정도의 온도에서 비정질 실리콘막을 475~ 525Å 정도의 두께로 형성한다.
상기 패드 질화막(16)은 760℃ 정도의 온도에서 3000~ 3200Å 정도의 두께로 형성한다.
상기 패드 질화막(16)의 소정 영역에 소자 분리막을 정의할 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 상기 패드 질화막(16) 및 제1 폴리 실리콘막(14)을 식각하여 패터닝한다.
도 2를 참조하면, 상기 식각공정이 완료된 결과물의 패터닝된 패드 질화막 (16)의 측벽을 소량 제거하는 식각공정을 수행한다. 상기 식각공정은 인산 딥(dip)을 이용한 풀백(pull-back)공정을 통해 수행하며, 30Å 정도의 두께를 제거한다.
상기 패드질화막이 소정 깊이 제거된 결과물 상에 산화공정을 수행하여, 제1 폴리 실리콘막(14)의 측벽에 측벽산화막(18)을 형성하고 동시에 상기 노출된 반도체 기판 상에 산화막(12b)을 형성한다.
상기 측벽 산화막(18) 및 산화막(12b)은 32Å 정도의 두께이다.
도 3을 참조하면, 상기 결과물 전면에 질화막(20a)을 형성하는 공정을 수행한다. 상기 질화막(20a)은 760℃ 정도의 온도에서 45~ 55Å 정도의 두께로 형성한다.
도 4를 참조하면, 상기 질화막이 형성된 결과물을 식각 마스크로 반도체 기판(10)에 식각공정을 수행하여, 트렌치(T)를 형성한다. 상기 트렌치(T)의 깊이는 2000Å 정도가 되도록 한다.
상기 트렌치(T) 형성 공정시 제1 폴리 실리콘막(14) 및 패드 질화막(16)의 측벽에는 상기 질화막(20a)이 식각되어 질화막 스페이서(20b)가 형성된다.
상기 질화막 스페이서는 상기 터널 산화막과 이후 형성될 소자분리막이 경계막이 되도록 형성함으로써, 후속 열공정에 의해 발생될 수 있는 게이트 산화막과 인접한 소자분리막에 발생되는 버즈빅(bird's beak)현상을 억제하는 역할을 한다. 또한, 이후 트렌치(T)를 매립시 O3 TEOS 증착후 갭필 특성을 좋게 하기 위한 스팀 어닐을 진행하게 되는 데, 이러한 스팀 어닐에 의해 발생되는 게이트 산화막과 인 접한 소자분리막에 발생되는 버즈빅(bird's beak)현상을 억제하는 역할을 한다.
도 5를 참조하면, 질화막 스페이서(20b)가 구비된 결과물에 산화공정을 수행하여, 상기 형성된 트렌치(T)의 측벽에 측벽 산화막(22)을 형성한다. 상기 측벽 산화막(22)은 800℃ 정도의 온도에서 건식산화공정을 통해 27~ 33Å 정도의 두께로 형성한 후, 800~ 900℃ 정도의 온도에서 N2 어닐 공정을 수행하여 형성된다.
상기 측벽 산화막(22)의 형성을 위한 산화 공정시 상기 형성된 질화막 스페이서(20b)에 의해 게이트 산화막의 버즈빅 현상을 방지할 수 있게 된다.
도 6을 참조하면, 상기 측벽 산화막(22)이 형성된 결과물의 트렌치(T)에 산화막(26)을 매립한다. 상기 산화막(26)은 4500~ 5500Å 정도의 두께로 형성한다.
상기 절연막(26)은 HARP(high aspect ratio pressure)막 또는 HDP막을 형성한다. 상기 HARP막의 증착 공정시 700℃의 정도의 온도에서 10분 정도의 시간동안 스팀 어닐을 적용하고, 상기 HDP막의 증착 공정시 HDP막의 밀도를 높이기 위해 900℃의 온도에서 60분정도의 시간동안 N2 어닐을 진행한다.
도 7을 참조하면, 상기 산화막(26)이 형성된 결과물에 패드 질화막(16)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행한다. 이어서 상기 패드 질화막(16)을 제거한다. 상기 패드 질화막(16)의 제거공정은 300:1의 비율로 혼합된 BOE와 H3PO4를 혼합한 용액을 통해 수행하여, 소자분리막(26)을 형성하게 된다.
도 8을 참조하면, 상기 패드 질화막(16)이 제거된 결과물 전면에 플로팅 게이트 전극용 제2 폴리 실리콘막(30)을 형성한 후 사진식각공정을 통해 패터닝한다. 패터닝된 제2 폴리 실리콘막(30)이 형성된 결과물에 유전막인 ONO막(28)을 형성함으로써, 본 공정을 완료한다.
상기 제2 폴리 실리콘막(30)은 525℃ 정도의 온도에서 비정질 실리콘막을 1140~ 1260Å 정도의 두께로 형성한다.
본 발명에 의하면, 상기 소자분리막 형성공정시 질화막 스페이서를 형성함에 있어서, 후속 열공정에 의해 발생될 수 있는 게이트 산화막과 인접한 소자분리막에 발생되는 버즈빅(bird's beak)현상을 억제하게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 질화막 스페이서를 형성함에 있어서, 후속 열공정에 의해 발생될 수 있는 게이트 산화막과 인접한 소자분리막에 발생되는 버즈빅(bird's beak)현상을 억제하게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (4)

  1. 반도체 기판 상에 터널 산화막, 플로팅 게이트전극용 제1 폴리 실리콘막 및 패드 질화막을 순차적으로 형성한 후, 상기 패드 질화막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 패터닝하는 단계;
    상기 패드 질화막의 폭을 제거하는 식각공정을 수행하는 단계;
    상기 결과물 전면에 질화막을 형성한 후 패터닝된 상기 터널 산화막, 패터닝된 상기 제1 폴리 실리콘막, 폭이 제거된 상기 패드 질화막을 식각마스크로 식각하여 트렌치를 형성하면서 동시에 상기 질화막이 식각되어 상기 제1 폴리실리콘막의 측벽 및 패드 질화막의 측벽에 질화막 스페이서를 형성하는 단계;
    상기 질화막 스페이서가 형성된 결과물의 트렌치에 산화막을 형성하여 상기 패드 질화막이 노출될 때까지 평탄화공정을 수행하는 단계; 및
    상기 평탄화 공정이 완료된 결과물에서 식각공정을 수행하여, 상기 패드 질화막 및 상기 제1 폴리 실리콘막의 측벽에 형성된 상기 질화막을 제거하여, 소자분리막을 형성하는 단계를 포함하는 플래쉬 메모리소자의 소자분리막 형성방법.
  2. 제1 항에 있어서, 상기 질화막 스페이서는
    상기 터널 산화막과 인접한 상기 소자분리막의 경계막이 되도록 하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
  3. 제1 항에 있어서, 상기 질화막은
    760℃의 온도에서 45~ 55Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
  4. 제1 항에 있어서,
    상기 질화막 스페이서를 형성하는 공정을 수행한 후, 상기 결과물 전면에 산화공정을 수행하여, 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계가 더 포함하는 것을 특징으로 하는 플래쉬 메모리소자의 소자분리막 형성방법.
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