KR100851917B1 - Ｓｏｎｏｓ 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 title description 3
- 239000010703 silicon Substances 0.000 title description 3
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 4
- 230000007547 defect Effects 0.000 abstract 1
- 229910000679 solder Inorganic materials 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 10
- 239000006117 anti-reflective coating Substances 0.000 description 7
- 238000004140 cleaning Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Ceramic Engineering (AREA)
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Abstract
본 발명은 셀 영역과 주변회로 영역의 경계 부분에 형성되는 숄더 프로파일(shoulder profile)로 인한 잔류물(residue) 발생을 방지하기 위한 SONOS 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체 기판의 셀 영역 및 주변회로 영역에 소자분리막을 형성하는 단계와, 주변회로 영역의 반도체 기판상에 게이트 절연막과 제 1 게이트 도전막을 적층 형성하는 단계와, 반도체 기판을 포함한 전면에 ONO(Oxide Nitride Oxide)막과 캡핑 도전막을 적층 형성하는 단계와, 주변회로 영역, 그리고 주변회로 영역과 셀 영역의 경계 영역을 오픈하는 마스크를 형성하는 단계와, 마스크를 이용한 습식 식각 공정으로 제 1 게이트 도전막의 측벽에 형성된 캡핑 도전막과 ONO막으로 인해 유발된 숄더 프로파일을 제거하는 단계와, 마스크를 이용한 건식 식각 공정으로 캡핑 도전막과 ONO막을 제거하는 단계를 포함하는 소노스 소자의 제조방법을 제공한다.
SONOS, 숄더 프로파일, 잔류물, 습식 식각
Description
도 1은 SONOS 소자 제조 공정 중에 숄더 프로파일이 발생된 상태를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 SONOS 소자의 제조공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 반도체 기판
21 : 소자분리막
22 : 게이트 절연막
23 : 제 1 게이트 도전막
24A, 24B, 24C : ONO막
25 : 캡핑 도전막
26A, 26B : 제 2 게이트 도전막
27 : 캡절연막
28 : 하드마스크막
29 : ARC막
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 소노스(SONOS : Silicon Oxide Nitride Oxide Silicon) 구조를 갖는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리(flash memory)의 고집적화에 따른 게이트 피치 사이즈(gate pitch size) 감소로 인해 이웃하는 셀들간 신호 간섭(interference)이 커짐에 따라 새로운 셀 구조가 필요하게 되었다.
이에, 기존에 사용되고 있는 부유 게이트(floating gate)라 지칭하는 고립된 도전막에 전하를 저장하는 부유 게이트 구조의 메모리 대신에 절연성 벌크 트랩(bulk trap)에 전하를 저장하는 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 구조의 메모리를 상용화하려는 노력이 집중되고 있다. 이러한 SONOS 구조를 사용할 경우, 소자의 집적도 증가에 유리할 것이며, 저전압, 저소비전력 및 고속동작을 실현한 비휘발성 메모리 소자의 제조가 가능할 것이다.
SONOS 구조를 갖는 비휘발성 메모리 소자의 동작 원리는 다음과 같다.
SONOS 구조의 비휘발성 메모리 소자는 산화막과 질화막 사이의 전기적 포텐셜(potential) 차이를 이용하는데, 이는 질화막에 갇힌 전자가 아래, 위의 산화막 에 의한 포텐셜 장벽(potential barrier)에 의해 전원이 꺼져도 소실되지 않고 비휘발성의 특성을 유지하는 원리이다. 프로그램(program)은 전자가 질화막 하부에 존재하는 얇은 산화막을 터널링(tunneling)할 수 있는 전압을 인가하는 것에 의해 이루어지며, 읽기는 프로그램 여부에 따른 트랜지스터의 문턱전압 차이에 의한 구동전류의 차이를 차등증폭기를 이용하여 구분하는 것에 의해 이루어진다.
이러한 SONOS 구조를 구현하기 위해, 도 1에 도시된 바와 같이, 반도체 기판(10)의 주변회로 영역에 게이트 산화막(11)과 제 1 폴리실리콘막(12)의 적층막을 형성하고, 전체 구조물상에 ONO막(13A)(13B)(13C)과 캡핑 폴리실리콘막(14)을 적층 형성하고 있다. 미설명된 도면부호 10A는 활성영역을 정의하기 위한 소자분리막을 나타낸다.
이때, A 부분에 나타낸 바와 같이, 제 1 폴리실리콘막(12)의 측벽에 형성된 ONO막(13A)(13B)(13C)과 캡핑 폴리실리콘막(14)이 숄더(shoulder) 형태를 띠게 되어, 셀 영역과 주변회로 영역의 경계 영역에 숄더 프로파일(shoulder profile)이 발생되게 된다.
이러한 숄더 프로파일이 발생된 부분은 다른 부분에 비해 ONO막(13A)(13B)(13C)과 캡핑 폴리실리콘막(14)의 두께가 두꺼워, 후속 식각 공정을 진행하기 어려우므로, 반드시 제거해야 한다.
이에, 종래 기술에서는 주변회로 영역, 그리고 주변회로 영역과 셀 영역의 경계 영역을 오픈하는 마스크를 형성하고, 이 마스크를 이용한 건식 식각 공정으로 숄더 프로파일을 제거하고 있다. 그러나, 건식 식각 공정은 프로파일에 대한 의존 성이 매우 크기 때문에 숄더 프로파일이 제대로 제거되지 않는다.
이처럼 제거되지 않은 숄더 프로파일은 주변회로 영역의 캡핑 폴리실리콘막(14)과 ONO막(13A)(13B)(13C)을 제거하기 위한 후속 식각 공정시 블록킹(blocking) 역할을 하여, 식각 잔류물(residue)이 발생하는 원인이 된다. 이러한 식각 잔류물은 이후 게이트를 형성하기 위한 식각 공정시 배리어(barrier)로서 작용하며, 그 결과 게이트 식각 공정에 문제를 일으켜, 반도체 소자의 특성이 열화되게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀 영역과 주변회로 영역의 경계 부분에 형성되는 숄더 프로파일로 인한 잔류물 발생을 방지할 수 있는 SONOS 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판의 셀 영역 및 주변회로 영역에 소자분리막을 형성하는 단계와, 상기 주변회로 영역의 상기 반도체 기판상에 게이트 절연막과 제 1 게이트 도전막을 적층 형성하는 단계와, 상기 반도체 기판을 포함한 전면에 ONO(Oxide Nitride Oxide)막과 캡핑 도전막을 적층 형성하는 단계와, 상기 주변회로 영역, 그리고 상기 주변회로 영역과 상기 셀 영역의 경계 영역을 오픈하는 마스크를 형성하는 단계와, 상기 마스크를 이용한 습 식 식각 공정으로 상기 제 1 게이트 도전막의 측벽에 형성된 상기 캡핑 도전막과 상기 ONO막으로 인해 유발된 숄더 프로파일을 제거하는 단계와, 상기 마스크를 이용한 건식 식각 공정으로 상기 캡핑 도전막과 ONO막을 제거하는 단계를 포함하는 소노스 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
-제 1 실시예-
도 2a 내지 도 2e는 본 발명의 실시예에 따른 SONOS 소자의 제조방법을 설명하기 위한 단면도로, 도 2a 내지 도 2b는 셀 영역에 형성되는 게이트에 나란한 방향으로 절단한 단면도이고, 도 2c 내지 도 2e는 셀 영역에 형성되는 게이트에 수직한 방향으로 절단한 단면도이다.
이하에서는 낸드(NAND) 플래시 메모리 소자를 일 예로 들어 SONOS 소자에 대해 설명한다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(20)의 셀 영역 및 주변회로 영 역에 STI(Shallow Trench Isolation) 공정으로 소자분리막(21)을 형성한다. 낸드 플래시 메모리 소자 형성을 위해서, 셀 영역에 형성하는 소자분리막(21)은 일정 간격을 갖는 다수개의 라인 형태로 형성한다.
그 다음, 전면에 게이트 절연막(22)과 제 1 게이트 도전막(23)을 순차 형성한다.
게이트 절연막(22)은 주변회로 영역에 형성되는 트랜지스터의 게이트 절연막으로 사용하기 위한 것으로, 도면상으로 나타내지는 않았으나, 고전압 트랜지스터가 형성될 부분에는 게이트 절연막(22)을 두껍게 형성하고 저전압 트랜지스터가 형성될 부분에는 게이트 절연막(22)을 얇게 형성한다. 예를 들어, 고전압 트랜지스터용 게이트 절연막(22)은 305 내지 335Å의 두께로 형성하고, 저전압 트랜지스터용 게이트 절연막(22)은 67 내지 73Å의 두께로 형성한다.
제 1 게이트 도전막(23)은 500 내지 550℃의 온도에서 언도프트 폴리실리콘(undoped poly-Si)을 280 내지 320Å의 두께로 증착하고, 그 위에 1.6E20 내지 2.0E20atoms/cc의 농도로 도핑된 도프트 비정질 실리콘(doped a-Si)을 760 내지 840Å의 두께로 증착하여 형성할 수 있다.
그 다음, 셀 영역을 오픈하는 제 1 마스크(미도시)를 형성하고, 제 1 마스크를 이용하여 셀 영역에 형성된 제 1 게이트 도전막(23)과 게이트 절연막(22)을 제거한다. 이후, 셀 오픈 마스크를 제거하고, 포스트 크리닝(post cleaning) 공정을 실시한다.
이어, 도 2b에 도시된 바와 같이, 전체 구조물상에 ONO막(24A)(24B)(24C)과 캡핑 도전막(25)을 순차 형성한다.
ONO막(24A)(24B)(24C)은 터널 산화막(24A)과 트랩 질화막(24B)과 블록 산화막(24C)이 적층된 구조를 갖는다.
여기서, 터널산화막(24A)은 850 내지 950℃의 온도에서 라디칼(radical) 산화 공정으로 셀 영역의 반도체 기판(20)과 제 1 게이트 도전막(23)에 35 내지 45Å의 두께로 산화막을 성장시키고, 850 내지 950℃의 N2O 가스 분위기에서 8 내지 12분간 어닐링(annealing)한 다음, 850 내지 950℃의 N2 가스 분위기에서 8 내지 12분간 어닐링하여 형성할 수 있다.
트랩질화막(24B)은 600 내지 700℃의 온도에서 질화막을 50 내지 70Å의 두께로 증착하여 형성할 수 있고, 블록산화막(24C)은 원자증착법(Atomic Layer Deposition)으로 Al2O3을 120 내지 180Å의 두께로 증착한 후에 500 내지 700℃의 온도에서 20 내지 40분간 어닐링하여 형성할 수 있다.
그리고, 캡핑 도전막(25)은 도프트 폴리실리콘(doped poly-Si)을 285 내지 315Å의 두께로 증착하여 형성할 수 있다.
이때, A 부분에 나타낸 바와 같이, 제 1 게이트 도전막(23)의 측벽에 형성된 ONO막(24A)(24B)(24C)과 캡핑 폴리실리콘막(25)이 숄더(shoulder) 형태를 띠게 되어, 셀 영역과 주변회로 영역의 경계 영역에 숄더 프로파일(shoulder profile)이 형성되게 된다.
이어, 도 2c에 도시된 바와 같이, 주변회로 영역, 그리고 셀 영역과 주변회 로 영역의 경계 영역을 오픈하는 제 2 마스크(200)를 형성한다. 제 2 마스크(200)는 KrF용 포토레지스트를 이용하여 형성할 수 있다.
이어, 제 2 마스크(200)를 이용한 습식 식각 공정으로 숄더 프로파일을 제거한다.
그 다음, 제 2 마스크(200)를 이용한 건식 식각 공정으로 캡핑 도전막(25)과 ONO막(24A)(24B)(24C)을 제거한다.
주지된 바와 같이, 습식 식각 공정은 프로파일에 대한 의존성이 낮으므로 숄더 프로파일을 효과적으로 제거할 수 있다. 따라서, 주변회로 영역 및 주변회로 영역과 셀 영역의 경계 영역의 캡핑 도전막(25)과 ONO막(24A)(24B)(24C)을 제거한 이후에 식각 잔류물이 발생되지 않는다.
이후, 제 2 마스크(200)를 제거하고 포스트 크리닝(post cleaning) 공정을 실시한다.
이어, 도 2d에 도시된 바와 같이, 전면에 제 2 게이트 도전막(26A)(26B)을 형성하고, 제 2 게이트 도전막(26B)상에 캡절연막(27)과 하드마스크막(28)과 ARC(Anti-Reflective Coating)막(29)을 적층 형성한다.
제 2 게이트 도전막(26A)(26B)은 폴리실리콘막(26A)과 텅스텐 실리사이드막(26B)의 적층막으로 형성할 수 있다. 여기서, 폴리실리콘막(26A)은 500 내지 550℃의 온도에서 비정질 실리콘(a-Si)을 1900 내지 2100Å의 두께로 증착하고, 잔류 두께가 300 내지 500Å이 되도록 폴리실리콘막(26A)을 에치백(etchback)하여 형성할 수 있다. 그리고, 텅스텐 실리사이드막(26B)은 180 내지 220초간 프리크리 닝(pre-cleaning) 공정을 실시한 이후에 WSix를 1080 내지 1120Å의 두께로 증착하여 형성할 수 있다.
캡절연막(27)은 SiON막을 180 내지 220Å의 두께로 증착하여 형성할 수 있고, 하드마스크막(28)은 PETEOS를 1250 내지 1550Å의 두께로 증착하여 형성할 수 있고, ARC막(29)은 SiON막을 360 내지 440Å의 두께로 증착하여 형성할 수 있다.
이어, 도 2e에 도시된 바와 같이, ARC막(29)상에 게이트 형성을 위하여 게이트 마스크(미도시)를 형성한다. 게이트 마스크는 ArF용 포토레지스트를 이용하여 형성할 수 있다.
낸드 플래시 메모리 소자 형성을 위해서, 셀 영역에 형성되는 게이트 마스크를 소자분리막(21)에 수직한 방향으로 배열되는 다수개의 라인 형태로 형성한다. 이때, 게이트 마스크의 오버레이 |Mean|은 5nm미만으로 제어하도록 하고, 셀 영역에 형성되는 라인 부분의 DICD(Develop Inspection Critical Dimension)는 80±7nm로 제어하도록 한다.
이어, 게이트 마스크를 이용하여 ARC막(29)과 하드마스크막(28)과 캡절연막(27)을 패터닝한다. 이때, 제 2 게이트 도전막(26B)이 노출되게 되도록 식각 타겟을 ARC막(29)과 하드마스크막(28)과 캡절연막(27)의 두께를 모두 합산한 값으로 설정한다.
이후, 게이트 마스크를 제거하고 포스트 크리닝 공정을 실시한다.
그 다음, 패터닝된 하드마스크(28)를 마스크로 제 2 게이트 도전 막(26B)(26A)과 제 1 게이트 도전막(23)을 식각하여, 주변회로 영역에 게이트를 형성한다. 이때, 셀 영역의 블록산화막(24C)상에서 식각이 멈춰질 수 있도록 식각 타겟을 적절히 설정하도록 한다.
이후, 셀 영역을 오픈하는 제 3 마스크(미도시)를 형성하고, 제 3 마스크와 셀 영역의 패터닝된 하드마스크(28)를 마스크로 캡핑 도전막(25)과 ONO막(24A0(24B)(24C)을 식각하여 셀 영역에 게이트를 형성한다. 이때, 반도체 기판(20)상에 터널산화막(24A)이 잔류되지 않도록 식각 타겟을 적절히 설정하도록 한다.
이후, 제 3 마스크를 제거하고 포스트 크리닝 공정을 실시한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 셀 영역과 주변회로 영역간 단차로 인해 형성되는 숄더 프로파일을 효과적으로 제거할 수 있으므로 셀 영역과 주변회로 영역의 경계 부분에 잔류물 발생을 방지할 수 있다. 따라서, 잔류물로 인한 후속 공정에서의 문제 발생을 원천적으로 차단시킬 수 있으므로, 전체적인 반도체 소자의 특성을 향상시킬 수 있다.
Claims (8)
- 반도체 기판의 셀 영역 및 주변회로 영역에 소자분리막을 형성하는 단계;상기 주변회로 영역의 상기 반도체 기판상에 게이트 절연막과 제 1 게이트 도전막을 적층 형성하는 단계;상기 반도체 기판을 포함한 전면에 ONO(Oxide Nitride Oxide)막과 캡핑 도전막을 적층 형성하는 단계;상기 주변회로 영역, 그리고 상기 주변회로 영역과 상기 셀 영역의 경계 영역을 오픈하는 마스크를 형성하는 단계;상기 마스크를 이용한 습식 식각 공정으로 상기 제 1 게이트 도전막의 측벽에 형성된 상기 캡핑 도전막과 상기 ONO막으로 인해 유발된 숄더 프로파일을 제거하는 단계;상기 마스크를 이용한 건식 식각 공정으로 상기 캡핑 도전막과 ONO막을 제거하는 단계를 포함하는 소노스 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 게이트 도전막을 폴리실리콘막으로 형성하는 소노스 소자의 제조방법.
- 제 1 항에 있어서,상기 캡핑 도전막과 상기 ONO막을 제거하는 단계 후,상기 마스크를 제거하는 단계;상기 마스크가 제거된 상기 반도체 기판 상에 제 2 게이트 도전막을 형성하는 단계; 및상기 제 2 게이트 도전막, 상기 제 1 게이트 도전막 및 상기 ONO막을 패터닝하여 상기 셀 영역 및 상기 주변회로 영역에 게이트를 형성하는 단계를 더 포함하는 소노스 소자의 제조방법.
- 제 3 항에 있어서,상기 제 2 게이트 도전막을 폴리실리콘막과 텅스텐 실리사이드막의 적층막으로 형성하는 소노스 소자의 제조방법.
- 제 3항에 있어서,상기 제 2 게이트 도전막상에 캡절연막, 하드마스크막 및 ARC막을 더 형성하고,상기 ARC막, 상기 하드마스크막 및 상기 캡절연막을 패터닝한 후, 패터닝된 상기 하드마스크막을 이용하여 상기 제 2 게이트 도전막, 상기 제 1 게이트 도전막 및 상기 ONO막을 패터닝하여 상기 게이트를 형성하는 소노스 소자의 제조방법.
- 제 5항에 있어서,상기 캡절연막과 ARC막을 SiON막으로 형성하고 상기 하드마스크막을 PETEOS막으로 형성하는 소노스 소자의 제조방법.
- 제 3항에 있어서,상기 게이트를 형성하는 단계는,상기 ONO막이 노출되도록 상기 제 2 게이트 도전막과 상기 제 1 게이트 도전막을 식각하여 상기 주변회로 영역에 게이트를 형성하는 단계;상기 셀 영역을 오픈하는 마스크를 형성하는 단계; 및상기 마스크 및 상기 셀 영역의 패터닝된 상기 하드마스크막을 이용하여 상기 ONO막을 패터닝하여 상기 셀 영역에 게이트를 형성하는 단계로 이루어지는 소노스 소자의 제조방법.
- 제 1항 또는 3항에 있어서,상기 셀 영역의 상기 소자분리막을 일정 간격을 갖고 배열되는 다수의 라인 형태로 형성하고, 상기 셀 영역의 상기 게이트를 상기 소자분리막에 수직한 방향으로 배열되는 다수의 라인 형태로 형성하는 소노스 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070032071A KR100851917B1 (ko) | 2007-03-31 | 2007-03-31 | Ｓｏｎｏｓ 소자의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020070032071A KR100851917B1 (ko) | 2007-03-31 | 2007-03-31 | Ｓｏｎｏｓ 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100851917B1 true KR100851917B1 (ko) | 2008-08-12 |
Family
ID=39881660
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070032071A KR100851917B1 (ko) | 2007-03-31 | 2007-03-31 | Ｓｏｎｏｓ 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100851917B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8772057B1 (en) | 2011-05-13 | 2014-07-08 | Cypress Semiconductor Corporation | Inline method to monitor ONO stack quality |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060029382A (ko) * | 2004-10-01 | 2006-04-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 소자분리막 형성방법 |
| KR20060109750A (ko) * | 2005-04-18 | 2006-10-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트 패턴 형성방법 |
| KR20060112450A (ko) * | 2005-04-27 | 2006-11-01 | 삼성전자주식회사 | Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 |
-
2007
- 2007-03-31 KR KR1020070032071A patent/KR100851917B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060029382A (ko) * | 2004-10-01 | 2006-04-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 소자분리막 형성방법 |
| KR20060109750A (ko) * | 2005-04-18 | 2006-10-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트 패턴 형성방법 |
| KR20060112450A (ko) * | 2005-04-27 | 2006-11-01 | 삼성전자주식회사 | Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8772057B1 (en) | 2011-05-13 | 2014-07-08 | Cypress Semiconductor Corporation | Inline method to monitor ONO stack quality |
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