KR100635200B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 플래시 메모리 소자의 게이트 스페이서를 산화막을 재료로 사용하고 드레인 선택 라인(Drain Selective Line : DSL) 및 소오스 선택 라인(Source Selective Line : SSL)의 공간을 확보하기 위한 공정을 인산 딥(dip) 공정 대신 산화막 습식 식각 공정을 사용하므로써, 드레인 선택 라인 및 소오스 선택 라인의 공간 확보를 위한 공정시 실링 질화막의 손실(loss)이 발생되지 않으므로 실링 질화막 손실로 인해 게이트의 텅스텐이 노출되고 노출된 텅스텐의 산화로 인한 장비 오염 문제 및 디바이스 이상 발생 문제를 해결할 수 있다. 또한, 하드 마스크막을 두꺼운 두께로 남기지 않아도 텅스텐막이 노출되지 않으므로 반도체 기판상에 잔류 절연막 타겟 두께를 낮출 수 있다. 따라서, 소오스/드레인 접합 깊이를 균일하게 형성할 수 있다.

텅스텐, 실링 질화막, 옥사이드 스페이서

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}

도 1a 내지 도 1b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 기판 11 : 터널링 산화막

12 : 제 1 폴리실리콘막 13 : ONO막

14 : 제 2 폴리실리콘막 15 : 금속막

16 : 하드 마스크막 17 : 게이트

18 : 실링 질화막 19 : 산화막 스페이서

20 : 소오스/드레인 접합

본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 금속 게이트 산화를 방 지할 수 있고, 소오스/드레인 접합층의 Rp(Project Range) 농도 변이를 줄일 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.

통상적인 NAND형 플래쉬 EEPROM 셀 어레이는 단위 스트링(string)을 선택하기 위한 드레인 선택 트랜지스터(Drain Selective Transistor : DST)와 그라운드를 선택하기 위한 소오스 선택 트랜지스터(Source Selective Transistor : SST) 사이에 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 구조의 메모리 셀 트랜지스터들이 직렬로 연결되어 하나의 스트링을 구성한다.

이 같은 플래쉬 메모리 소자에서 선택 트랜지스터들(DST, SST)은 데이터를 저장하는 플로팅 게이트가 필요 없는 트랜지스터이므로, 플로팅 게이트와 컨트롤 게이트 사이에 형성하는 ONO막을 일부 오픈하여 플로팅 게이트와 컨트롤 게이트를 전기적으로 연결하여 하나의 게이트로 동작하게 하고 있다.

종래 기술에서는 반도체 기판상에 터널링 산화막, 제 1 폴리실리콘막, ONO막, 캡핑 폴리실리콘막(capping poly silicon)을 형성하고 선택 트랜지스터 형성 영역의 일부분이 오픈되도록 상기 캡핑 폴리실리콘막과 ONO막을 선택적으로 패터닝한 다음에, 제 2 폴리실리콘막, 금속막 예를 들어, 텅스텐(W) 또는 텅스텐 실리사이드(WSi_x)를 형성하고, 하드 마스크막을 마스크로 하는 식각 공정으로 상기 금속막과 제 2 폴리실리콘막을 식각한 다음에 셀프-얼라인 식각 공정으로 상기 캡핑 폴리실리콘막과 ONO막과 제 1 폴리실리콘막을 식각하여 게이트 라인을 형성하고 있다.

상기 게이트 라인 형성을 위한 식각 공정시 하드 마스크막도 함께 식각되어 그 두께가 줄어들게 되는데, 선택 트랜지스터(DST, SST)에서는 ONO막 유무에 따라서 ONO막이 제거된 부분 상부에 잔류하는 하드 마스크막 두께는 두꺼운 반면, ONO막이 제거되지 않은 부분 상부에 잔류하는 하드 마스크막 두께는 매우 얇아져 취약한 상태가 된다.

이후, 반도체 기판 전면에 실링 질화막을 형성한다. 이때까지만 해도 실링 질화막이 금속막보다 높게 형성되어 있어 큰 문제는 되지 않는다.

그러나, 이어서 게이트 측면에 질화막 스페이서를 형성한 다음에 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL) 사이에 안정적인 갭필을 위해서 질화막 스페이서를 제거하기 위한 인산 딥(dip) 공정을 실시할 때, 상기 실링 질화막이 제거되면서 금속막을 완전히 감싸지 못하는 경우가 발생한다.

이때, 금속막이 노출된다면 후속 SAC(Self Aligned Contact) 버퍼 산화막 증착 공정을 위한 노(furnace) 공정에서 텅스텐 산화가 발생하여 장비 오염 및 디바이스(device)에 이상 발생을 초래한다.

액티브 영역상의 잔류 절연막의 타겟 두께를 늘리면 하드마스크의 두께를 증가시킬 수는 있으나, 잔류 절연막의 타겟 두께가 두꺼울 경우 절연막의 두께 편차는 커지게 되며, 이로 인해 소오스/드레인 접합의 Rp(Projection Range) 농도 변이(variation)가 커지는 문제가 발생한다.

따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것 으로써, 텅스텐 산화로 인한 장비 오염 및 디바이스(device) 이상 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 소오스/드레인 접합의 Rp(Projection Range) 농도를 균일하게 하기에 적합한 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 디바이스의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널링 산화막과 플로팅 게이트와 게이트간 절연막과 컨트롤 게이트용 폴리실리콘막과 금속막의 적층막으로 구성되는 게이트를 다수 개 형성하는 단계와, 상기 게이트들을 포함한 반도체 기판의 표면상에 실링 질화막을 형성하는 단계와, 상기 게이트 측면에 ‘산화막 스페이서를 형성하는 단계와, 상기 게이트 양측 반도체 기판에 소오스/드레인 접합을 형성하는 단계와, 상기 산화막 스페이서의 두께를 줄이는 단계를 포함하여 형성한다.

바람직하게, 상기 금속막은 텅스텐 또는 텅스텐 실리사이드를 이용하여 형성하는 것을 특징으로 한다.

바람직하게, 상기 게이트를 형성한 다음에 선택 산화 공정으로 상기 플로팅 게이트 및 컨트롤 게이트용 폴리실리콘막의 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

바람직하게, 상기 산화막 스페이서를 형성하는 단계는 상기 반도체 기판의 전표면상에 산화막을 형성하고 상기 게이트 양측면에 남도록 상기 산화막을 드라이 에치하는 단계인 것을 특징으로 한다.

바람직하게, 상기 산화막 스페이서를 200Å보다 두꺼운 두께로 형성하는 것을 특징으로 한다.

바람직하게, 상기 산화막 스페이서의 두께를 줄이는 단계에서 산화막 식각 용액을 사용하는 것을 특징으로 한다.

바람직하게, 상기 산화막 식각 용액으로 HF 수용액 또는 BOE을 이용하는 것을 특징으로 한다.

바람직하게, 상기 HF 수용액은 H₂O : HF가 50 : 1로 희석된 용액인 것을 특징으로 한다.

바람직하게, 상기 산화막 스페이서의 두께를 줄이는 단계 이후 잔류 산화막 스페이서의 두께가 100~200Å이 되도록 하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.

도 1a 내지 도 1b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.

먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널링 산화막(11), 제 1 폴리실리콘막(12), ONO막(13)과 캡핑 폴리실리콘막(미도시)을 차례로 형성하고, 선택 트랜지스터(DST, SST)가 될 일부분이 오픈되도록 상기 캡핑 폴리실리콘막과 ONO막(13)을 선택적으로 제거한다.

이어, 전면에 제 2 폴리실리콘막(14)을 형성하고, 상기 제 2 폴리실리콘막(14)상에 텅스텐(W) 또는 텅스텐 실리사이드(WSi_x)를 증착하여 금속막(15)을 형성한다. 그런 다음, 상기 금속막(15)상에 하드 마스크막(16)을 형성하고 사진 식각 공정으로 상기 하드 마스크막(16)을 패터닝한 다음, 패터닝된 하드 마스크막(16)을 마스크로 하는 식각 공정으로 상기 금속막(15)과 제 2 폴리실리콘막(14)을 식각한 다음에 상기 킵핑 폴리실리콘막과 ONO막(13)과 제 1 폴리실리콘막(12)을 식각하여 게이트(17)를 형성하고 있다.

상기 패터닝된 제 1 폴리실리콘막(12)은 플로팅 게이트(floating gate)이고, 상기 제 2 폴리실리콘막(14)과 금속막(15)의 적층막은 컨트롤 게이트(control gate)이다.

이어, 상기 게이트(17) 식각시 발생된 데미지(damage) 큐어링(curing)을 위하여 상기 제 1, 제 2 폴리실리콘막(12)(14)의 측면에 산화막(미도시)을 형성한다. 이때, 상기 금속막(15)에 이상산화가 발생하지 않도록 선택적 산화(selective oxidation) 공정을 이용하여 제 1, 제 2 폴리실리콘막(12)(14)에만 선택적으로 산화막을 형성한다.

그리고, 상기 게이트(17)를 포함한 반도체 기판(10)의 전표면상에 실링 질화막(sealing nitride)(18)을 형성한다.

그런 다음, 도 1b에 도시하는 바와 같이 상기 실링 질화막(18)과 상이한 식각 선택비를 갖는 산화막을 전면에 증착하고 드라이 에치(dry etch)하여 상기 게이트(17) 측면에 산화막 스페이서(19)를 형성한다. 상기 드라이 에치 이후 잔류 산화막의 두께가 200Å보다 크게 되도록 하여 플라즈마 데미지(plasma damage)가 최소화되도록 한다.

그런 다음, 균일한 접합(junction) 형성이 가능하도록 습식 식각 공정으로 액티브 영역상에 산화막을 완전히 제거한다.

그리고, 상기 게이트(17)를 마스크로 전면에 불순물 이온을 주입하여 소오스/드레인 접합(20)을 형성한다.

이어, 드레인 선택 라인(DL) 및 소오스 선택 라인(SL) 사이의 안정적인 갭필을 위해서 산화막 식각용액 예를 들어, H₂O : HF를 50: 1로 희석한 HF 수용액 또는 BOE(Buffer Oxide Etchant)을 이용한 습식 식각 공정을 실시하여 상기 산화막 스페이서(19)의 두께를 줄인다. 예를 들어, 잔류 산화막 스페이서(19)의 두께가 100~200Å이 되도록 한다.

상기 습식 식각 공정은 산화막 식각 용액을 이용한 식각 공정이므로 상기 실 링 질화막(18)은 제거되지 않게 된다. 따라서, 상기 하드 마스크막(16)의 높이를 높이지 않더라도 금속막(15)은 노출되지 않는다.

또한, 하드 마스크막(16)을 두껍게 남기지 않아도 되므로 반도체 기판(10)상의 잔류 산화막 타겟 두께를 얇게 가져갈 수 있다. 그러므로, 잔류 산화막 두께 변이를 줄일 수 있어 소오스/드레인 접합 Rp(Project Range) 농도를 균일하게 만들 수 있다.

이후, 도면으로 도시하지 않았지만 전면에 희생 질화막을 형성하고 통상적인 플래쉬 메모리 소자 제조공정을 실시하여 본 발명에 다른 플래쉬 메모리 소자의 제조를 완료한다.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.

첫째, 게이트 스페이서를 산화막으로 형성하여 게이트 스페이서 식각시 실링 질화막의 손실이 발생되지 않는다. 따라서, 실링 질화막 손실로 인해 노출되는 금속막의 산화로 인한 장비 오염 문제 및 디바이스 이상 발생 문제를 해결할 수 있다.

둘째, 하드 마스크막의 높이를 높이지 않더라도 금속막의 노출 현상을 일어나지 않으므로 하드 마스크막을 두껍게 형성하지 않아도 된다. 따라서, 반도체 기판에 잔류 절연막의 타겟 두께를 얇게 가져갈 수 있으므로 소오스/드레인 접합 깊이를 균일하게 형성할 수 있다.

Claims (10)

1. 반도체 기판 상부에 터널링 산화막과 플로팅 게이트와 층간 유전막과 컨트롤 게이트용 폴리실리콘막과 금속막의 적층막으로 구성되는 게이트를 다수 개 형성하는 단계;

   상기 게이트들을 포함한 상기 반도체 기판의 표면상에 실링 질화막을 형성하는 단계;

   상기 게이트 측면에 산화막 스페이서를 형성하는 단계; 및

   상기 게이트 양측 상기 반도체 기판 내에 소오스/드레인 접합을 형성하는 단계; 및

   상기 산화막 스페이서의 두께를 줄이는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.
2. 제 1항에 있어서,

   상기 산화막 스페이서를 형성한 이후에 액티브 반도체 기판상의 산화막을 완전히 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
3. 제 1항에 있어서,

   상기 금속막은 텅스텐 또는 텅스텐 실리사이드를 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
4. 제 1항에 있어서,

   상기 게이트를 형성한 다음에 선택 산화 공정으로 상기 플로팅 게이트 및 컨트롤 게이트용 폴리실리콘막의 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
5. 제 1항에 있어서,

   상기 산화막 스페이서를 형성하는 단계는 상기 반도체 기판의 전표면상에 산화막을 형성하고 상기 게이트 양측면에 남도록 상기 산화막을 드라이 에치하는 단계인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
6. 제 1항에 있어서,

   상기 산화막 스페이서를 200Å보다 두꺼운 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
7. 제 1항에 있어서,

   상기 산화막 스페이서의 두께를 줄이는 단계에서 산화막 식각 용액을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
8. 제 7항에 있어서,

   상기 산화막 식각 용액으로 HF 수용액 또는 BOE을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
9. 제 8항에 있어서,

   상기 HF 수용액은 H₂O : HF가 50 : 1로 희석된 용액인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
10. 제 1항에 있어서,

    상기 산화막 스페이서의 두께를 줄이는 단계 이후 잔류 산화막 스페이서의 두께가 100~200Å이 되도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.

Images