KR100945229B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 제조 방법은, 반도체 기판을 선택적으로 식각하여 리세스를 형성하는 단계; 상기 리세스 내부에 매립되는 제1 도전막을 형성하는 단계; 상기 제1 도전막을 포함하는 결과물의 전체 구조 상에 제2 도전막 및 제1 절연막을 순차적으로 형성하는 단계; 상기 제1 절연막 및 상기 제2 도전막을 선택적으로 식각하여 상기 반도체 기판 상의 랜딩 플러그 콘택 예정 영역에 상기 제2 도전막 및 상기 제1 절연막의 적층 구조를 형성하는 단계; 상기 적층 구조의 측벽에 절연막 스페이서를 형성하는 단계; 상기 적층 구조 사이에 매립되는 제3 도전막을 형성하여 상기 제1 도전막 및 상기 제3 도전막으로 이루어지는 제1 게이트 전극을 형성하는 단계; 결과물의 전체 구조 상에 제2 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 형성하는 단계; 및 게이트 마스크를 이용하여 상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계를 포함하고, 본 발명에 의한 반도체 소자의 제조 방법은, 랜딩 플러그 콘택 공정시 게이트 하드마스크의 손실을 감소시키면서 콘택의 오픈 마진을 확보할 수 있고, 특히 리세스 게이트 형성시 리세스와 게이트 마스크 사이의 오정렬이 발생하더라도 랜딩 플러그 콘택과 게이트 사이의 브릿지를 방지할 수 있다.
게이트, 리세스 게이트, 랜딩 플러그 콘택, 콘택 낫 오픈, 브릿지

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 구조 형성에 관한 것이다.
최근 반도체 소자의 집적도 증가에 따른 트랜지스터의 채널 길이 감소를 극복하기 위하여 리세스 게이트(recess gate)를 구비하는 트랜지스터 구조 등이 제안되었다. 리세스 게이트란, 반도체 기판의 활성 영역 식각으로 형성되는 리세스 상에 형성되는 게이트로서 이를 이용하면 리세스의 깊이에 대응하여 트랜지스터의 채널 길이가 증가하는 효과가 있다.
그러나, 이와 같은 리세스 게이트 형성 공정은 두번의 마스크 공정 즉, 리세스 형성을 위한 마스크 공정과 게이트 패터닝을 위한 마스크 공정이 요구되기 때문에 리세스와 게이트 사이에 오정렬(misalign)이 발생할 수 있다. 리세스와 게이트 사이의 오정렬은, 후속 랜딩 플러그 콘택(landing plug contact) 공정시 랜딩 플러그 콘택과 게이트 사이의 브릿지(bridge)를 초래하는 등 SAC 페일(fail)의 문제점 을 발생시킨다.
한편, 트랜지스터의 채널 길이 감소를 리세스 게이트 구조로 어느 정도 극복할 수 있다 하더라도, 반도체 소자의 집적도 증가에 따라 게이트 사이의 간격이 좁아지면서 발생하는 문제점들은 여전히 과제로 남아있다.
즉, 게이트 사이의 간격 감소는 후속 랜딩 플러그 콘택 공정시 노출되어야 할 기판 부분이 노출되지 않는 콘택 낫 오픈(not open)의 문제를 초래할 수 있다. 좀더 상세히 설명하면, 게이트의 전면에는 랜딩 플러그 콘택 형성을 위한 SAC(Self Aligned Contact) 식각시 베리어로 작용하는 질화막이 형성되는데, 게이트 사이의 간격이 좁아지면서 이 질화막이 상대적으로 두껍게 증착된다. 따라서, 후속 SAC 식각시 게이트 사이의 기판 상에 증착된 질화막이 미처 제거되지 못하고 기판 상에 잔류하여 랜딩 플러그 콘택의 낫 오픈 현상을 초래하게 되는 것이다.
이러한 랜딩 플러그 콘택의 낫 오픈 문제를 해결하기 위하여 우선, 랜딩 플러그 콘택 형성을 위한 SAC 식각시 식각 시간을 증가시키는 것을 고려해 볼 수 있다. 그러나, SAC 식각시 식각 시간을 증가시키는 것은, 게이트 상부 하드마스크의 과도한 손실을 초래하여 게이트와 후속 콘택 사이의 브릿지(bridge)를 유발하는 등 SAC 페일(fail)의 문제점을 발생시킬 수 있다.
또는, 랜딩 플러그 콘택의 낫 오픈 문제를 해결하기 위하여, 게이트의 선폭을 감소시켜 게이트 사이의 간격을 증가시키는 방법을 고려해볼 수 있다. 그러나, 게이트의 선폭을 감소시키는 것은, 게이트의 기울어짐으로 인하여 게이트 사이가 서로 붙게 되는 리닝(leaning) 현상을 초래할 수 있다.
따라서, 이러한 방법들은 랜딩 플러그 콘택의 낫 오픈 현상에 대한 근본적인 해결책이 될 수 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 제1 게이트 전극, 제2 게이트 전극 및 게이트 하드마스크의 적층 구조를 갖는 게이트를 형성함에 있어서, 제1 게이트 전극 사이의 랜딩 플러그 콘택 예정 영역에 기판과 랜딩 플러그 콘택을 연결시키는 중간 연결층을 개재시킴으로써 후속 랜딩 플러그 콘택 형성을 위한 SAC 식각시 게이트 하드마스크의 손실을 감소시키면서 콘택의 오픈 마진을 확보할 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.
아울러, 리세스 게이트를 형성함에 있어서 상기 중간 연결층 사이의 리세스를 포함하는 게이트 예정 영역에 도전 물질을 매립하여 제1 게이트 전극을 먼저 형성하고, 후속 게이트 마스크를 이용하는 게이트 패터닝시에 제2 게이트 전극 및 게이트 하드마스크를 형성함으로써 리세스와 게이트 마스크 사이의 오정렬이 발생하더라도 후속 랜딩 플러그 콘택 공정시 게이트와 콘택 사이의 브릿지를 방지할 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판을 선택적으로 식각하여 리세스를 형성하는 단계; 상기 리세스 내부에 매립되는 제1 도전막을 형성하는 단계; 상기 제1 도전막을 포함하는 결과물의 전체 구조 상에 제2 도전막 및 제1 절연막을 순차적으로 형성하는 단계; 상기 제1 절연막 및 상기 제2 도전막을 선택적으로 식각하여 상기 반도체 기판 상의 랜딩 플러그 콘택 예정 영역에 상기 제2 도전막 및 상기 제1 절연막의 적층 구조를 형성하는 단계; 상기 적층 구조의 측벽에 절연막 스페이서를 형성하는 단계; 상기 적층 구조 사이에 매립되는 제3 도전막을 형성하여 상기 제1 도전막 및 상기 제3 도전막으로 이루어지는 제1 게이트 전극을 형성하는 단계; 결과물의 전체 구조 상에 제2 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 형성하는 단계; 및 게이트 마스크를 이용하여 상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1 도전막 및 제1 절연막을 형성하는 단계; 상기 제1 절연막 및 상기 제1 도전막을 선택적으로 식각하여 상기 반도체 기판 상의 랜딩 플러그 콘택 예정 영역에 상기 제1 도전막 및 상기 제1 절연막의 적층 구조를 형성하는 단계; 상기 적층 구조의 측벽에 절연막 스페이서를 형성하는 단계; 상기 적층 구조 사이에 도전 물질을 매립시켜 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극을 포함하는 결과물의 전체 구조 상에 제2 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 형성하는 단계; 및 게이트 마스크를 이용하여 상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 제조 방법은, 랜딩 플러그 콘택 공정시 게이트 하드마스크의 손실을 감소시키면서 콘택의 오픈 마진을 확보할 수 있고, 특히 리세스 게이트 형성시 리세스와 게이트 마스크 사이의 오정렬이 발생하더라도 랜딩 플러그 콘택과 게이트 사이의 브릿지를 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1l은 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 본 명세서에서는 리세스 게이트를 갖는 반도체 소자의 제조 방법을 일례로 하여 설명을 진행하기로 한다.
도1a에 도시된 바와 같이, 반도체 기판(10)에 소자 분리막(11)을 형성하여 반도체 기판(10)의 활성 영역을 한정한다.
이어서, 반도체 기판(10) 상에 제1 하드마스크(12)를 형성한 후, 리세스 형성을 위한 마스크(미도시됨)를 이용하여 제1 하드마스크(12)를 패터닝함으로써 제1 하드마스크(12) 패턴을 형성한다. 이때, 제1 하드마스크(12) 패턴은 질화막으로 이루어지는 것이 바람직하다.
이어서, 제1 하드마스크(12) 패턴을 식각 베리어로 반도체 기판(10)의 활성 영역을 소정 깊이 식각하여 리세스(R)를 형성한다.
도1b에 도시된 바와 같이, 리세스(R)의 표면에 게이트 절연막(13)을 형성한 후, 결과물의 전체 구조 상에 상기 리세스(R)를 충분히 매립하는 두께로 게이트 전극용 제1 폴리실리콘막(14)을 형성한다.
도1c에 도시된 바와 같이, 제1 하드마스크(12) 패턴이 드러날 때까지 제1 폴리실리콘막(14)에 대해 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing))을 수행한 후, 드러난 제1 하드마스크(12) 패턴을 선택적으로 제거한다.
도1d에 도시된 바와 같이, 제1 하드마스크(12) 패턴이 제거된 결과물의 전체 구조 상에 제2 폴리실리콘막(15) 및 제2 하드마스크(16)를 형성한다. 이때, 제2 하드마스크(16)는 질화막으로 이루어지는 것이 바람직하다. 여기서, 제2 폴리실리콘막(15)은 기판과 후속 랜딩 플러그 콘택을 연결시키기 위한 중간 연결층으로 작용하며, 제2 하드마스크(16)는 후속 게이트 패터닝시 식각 정지막으로 작용한다.
이어서, 제2 하드마스크(16) 상에 후속 랜딩 플러그 콘택이 형성될 영역(이하, 랜딩 플러그 콘택 예정 영역)을 덮는 제1 포토레지스트 패턴(17)을 형성한다.
도1e에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(17)을 식각 베리어로 제2 하드마스크(16) 및 제2 폴리실리콘막(15)을 식각하여 반도체 기판(10) 상의 랜딩 플러그 콘택 예정 영역에 제2 폴리실리콘막(15) 패턴 및 제2 하드마스크(16) 패턴의 적층 구조를 형성한다.
도1f에 도시된 바와 같이, 결과물의 전면에 버퍼(buffer)용 산화막 및 스페이서용 질화막을 순차적으로 증착한 후, 스페이서 식각을 수행하여 제2 폴리실리콘 막(15) 패턴 및 제2 하드마스크(16) 패턴의 적층 구조 측벽에 산화막(18a) 및 질화막(18b)으로 이루어지는 스페이서(18)를 형성한다. 그에 따라, 리세스(R) 내부에 매립된 제1 폴리실리콘막(14)이 드러나게 된다.
도1g에 도시된 바와 같이, 결과물의 전체 구조 상에 게이트 전극용 제3 폴리실리콘막(19)을 형성한 후, 제2 하드마스크(16) 패턴이 드러날 때까지 평탄화 공정(예를 들어, CMP)을 수행함으로써 제2 폴리실리콘막(15) 패턴 및 제2 하드마스크(16) 패턴의 적층 구조 사이에 제3 폴리실리콘막(19)을 매립시킨다. 본 도면의 공정 결과, 반도체 기판(10)의 활성 영역에서는 리세스(R) 내에 매립된 제1 폴리실리콘막(14) 상에 제3 폴리실리콘막(19)이 형성되며, 이하, 이를 폴리실리콘 게이트 전극(100)이라 한다.
도1h에 도시된 바와 같이, 평탄화된 결과물의 전체 구조 상에 게이트 전극용 텅스텐막(20) 및 게이트 하드마스크용 질화막(21)를 형성한 후, 게이트 하드마스크용 질화막(21) 상에 게이트 패터닝을 위한 제2 포토레지스트 패턴(22)을 형성한다.
도1i에 도시된 바와 같이, 제2 포토레지스트 패턴(22)을 식각 베리어로 게이트 하드마스크용 질화막(21)을 식각한 후, 도1j에 도시된 바와 같이, 적어도 식각된 게이트 하드마스크용 질화막(21)를 식각 베리어로 텅스텐막(20)을 식각하되 제2 하드마스크(16) 패턴을 식각 정지막으로 하여 식각을 수행한다. 본 도면의 공정 결과, 폴리실리콘 게이트 전극(100) 상에 텅스텐 게이트 전극(20a) 및 게이트 하드마스크(21a)가 적층된 게이트(110)가 형성된다.
이와 같이 폴리실리콘 게이트 전극(100)을 먼저 형성하여 게이트(110) 형성 을 위한 식각이 게이트 하드마스크용 질화막(21) 및 게이트 전극용 텅스텐막(20)에 대하여만 수행되고 폴리실리콘 게이트 전극(100) 상부에서 정지되게 함으로써, 게이트 마스크(본 명세서에서는 제2 포토레지스트 패턴(22))와 리세스(R) 사이에 오정렬이 발생하더라도 폴리실리콘 게이트 전극(100)에는 영향을 주지 않게 한다. 따라서, 후속 랜딩 플러그 콘택 공정시 브릿지 발생 등의 SAC 페일을 방지할 수 있다.
도1k에 도시된 바와 같이, 게이트(110)를 포함하는 결과물의 전면에 게이트 스페이서용 질화막(23)을 형성한다.
도1l에 도시된 바와 같이, 게이트 스페이서용 질화막(23)을 포함하는 결과물의 전체 구조 상에 산화막(미도시됨)을 형성한 후, 랜딩 플러그 콘택 형성을 위한 SAC 식각을 수행하여 제2 폴리실리콘막(15) 패턴을 노출시키는 랜딩 플러그 콘택홀(24)을 형성한다. 이와 같이, SAC 식각이 제2 폴리실리콘막(15) 패턴을 노출시키도록 수행되므로 식각 타겟이 감소하여 게이트 하드마스크(21a)의 손실을 매우 감소시키면서도 랜딩 플러그 콘택의 낫 오픈 문제를 해결할 수 있다.
이어서, 본 명세서에서는 도시되지 않았으나, 후속 공정으로 랜딩 플러그 콘택홀(24)에 도전 물질을 매립함으로써 랜딩 플러그 콘택 공정을 완료할 수 있다. 이때, 제2 폴리실리콘막(15) 패턴이 반도체 기판(10)과 랜딩 플러그 콘택 사이에 개재되어 이를 연결시키는 중간 연결층으로 작용하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1l은 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 11 : 소자 분리막
12 : 제1 하드마스크 13 : 게이트 절연막
14 : 제1 폴리실리콘막 15 : 제2 폴리실리콘막
16 : 제2 하드마스크 17 : 제1 포토레지스트 패턴
18 : 스페이서 19 : 제3 폴리실리콘막
20 : 게이트 전극용 텅스텐막 21 : 게이트 하드마스크용 질화막
22 : 제2 포토레지스트 패턴 23 : 게이트 스페이서용 질화막
24 : 랜딩 플러그 콘택홀

Claims (13)

  1. 반도체 기판을 선택적으로 식각하여 리세스를 형성하는 단계;
    상기 리세스 내부에 매립되는 제1 도전막을 형성하는 단계;
    상기 제1 도전막을 포함하는 결과물의 전체 구조 상에 제2 도전막 및 제1 절연막을 순차적으로 형성하는 단계;
    상기 제1 절연막 및 상기 제2 도전막을 선택적으로 식각하여 상기 반도체 기판 상의 랜딩 플러그 콘택 예정 영역에 상기 제2 도전막 및 상기 제1 절연막의 적층 구조를 형성하는 단계;
    상기 적층 구조의 측벽에 절연막 스페이서를 형성하는 단계;
    상기 적층 구조 사이에 매립되는 제3 도전막을 형성하여 상기 제1 도전막 또는 상기 제3 도전막으로 이루어지는 제1 게이트 전극을 형성하는 단계;
    결과물의 전체 구조 상에 제2 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 형성하는 단계; 및
    게이트 마스크를 이용하여 상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도전막 및 상기 제3 도전막은, 폴리실리콘막으로 이루어지는
    반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 도전막은, 폴리실리콘막으로 이루어지는
    반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 절연막은 질화막으로 이루어지는
    반도체 소자의 제조 방법.
  5. 제1항 또는 제4항에 있어서,
    상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계는,
    상기 제1 절연막에서 식각이 정지되도록 수행되는
    반도체 소자의 제조 방법.
  6. 제1항 또는 제4항에 있어서,
    상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계 후에,
    상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막이 패터닝된 결과물의 전면에 게이트 스페이서용 절연막을 형성하는 단계;
    상기 게이트 스페이서용 절연막을 포함하는 결과물의 전체 구조 상에 제2 절연막을 형성하는 단계; 및
    랜딩 플러그 콘택 형성을 위한 SAC 식각을 수행하여 상기 제2 도전막을 노출시키는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 게이트 스페이서용 절연막은, 질화막이고.
    상기 제2 절연막은, 산화막인
    반도체 소자의 제조 방법.
  8. 반도체 기판 상에 제1 도전막 및 제1 절연막을 형성하는 단계;
    상기 제1 절연막 및 상기 제1 도전막을 선택적으로 식각하여 상기 반도체 기 판 상의 랜딩 플러그 콘택 예정 영역에 상기 제1 도전막 및 상기 제1 절연막의 적층 구조를 형성하는 단계;
    상기 적층 구조의 측벽에 절연막 스페이서를 형성하는 단계;
    상기 적층 구조 사이에 도전 물질을 매립시켜 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극을 포함하는 결과물의 전체 구조 상에 제2 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 형성하는 단계; 및
    게이트 마스크를 이용하여 상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 도전막은, 폴리실리콘막으로 이루어지는
    반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 절연막은 질화막으로 이루어지는
    반도체 소자의 제조 방법.
  11. 제8항 또는 제10항에 있어서,
    상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계는,
    상기 제1 절연막에서 식각이 정지되도록 수행되는
    반도체 소자의 제조 방법.
  12. 제8항 또는 제10항에 있어서,
    상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막을 패터닝하는 단계 후에,
    상기 게이트 하드마스크용 절연막 및 상기 제2 게이트 전극용 도전막이 패터닝된 결과물의 전면에 게이트 스페이서용 절연막을 형성하는 단계;
    상기 게이트 스페이서용 절연막을 포함하는 결과물의 전체 구조 상에 제2 절연막을 형성하는 단계; 및
    랜딩 플러그 콘택 형성을 위한 SAC 식각을 수행하여 상기 제1 도전막을 노출시키는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 게이트 스페이서용 절연막은, 질화막이고.
    상기 제2 절연막은, 산화막인
    반도체 소자의 제조 방법.
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