KR100744654B1 - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리세스의 끝단에 실리콘 펜스 또는 잔류 기판 영역이 형성되는 것을 방지하기 위한 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 리세스 예정지역이 오픈된 패드질화막패턴을 형성하는 단계; 상기 패드질화막패턴을 식각마스크로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계; 상기 리세스에 표면을 따라 게이트절연막을 형성하는 단계; 상기 리세스를 채우면서 상기 패드질화막패턴 상에 폴리실리콘을 형성하는 단계; 상기 패드질화막패턴의 표면이 드러나도록 상기 폴리실리콘을 식각하여 상기 리세스에 매립되는 폴리실리콘전극을 형성하는 단계; 상기 폴리실리콘전극을 포함한 패드질화막패턴 상에 소자분리영역이 오픈된 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각마스크로 상기 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하고, 상기한 본 발명은 리세스 끝단 양쪽에 잔류 기판 영역을 완전히 제거하여 리프레시 특성, 문턱접압과 누설전류 문제를 해결하여 소자 특성 및 신뢰도를 향상시키는 효과가 있다.
리세스, 소자분리막, 트렌치, 잔류 기판 영역, 식각선택비
Description
도 1은 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 질화막
33 : 감광막 34 : 리세스
35 : 게이트절연막 36 : 폴리실리콘전극
37 : 마스크패턴 38 : 트렌치
39 : 소자분리막 40 : 텅스텐실리사이드
41 : 게이트하드마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 채널길이(Channel Length)가 작아지고, 단채널효과(Short channel effect)와 소스/드레인 펀치쓰루(punchthrough)현상이 발생하고 있다. 이에 채널길이를 증가시키기 위해 반도체 기판에 리세스채널을 형성하여 그 위에 게이트패턴을 형성하는 리세스 게이트를 갖는 반도체 소자가 제안되었다.
리세스 게이트를 갖는 반도체 소자는 STI(Shallow trench isolation)등의 소자 분리 구조에 의해 정의된 활성영역 내에 리세스 채널이 형성되어 있고, 이 리세스 채널에 매립된 리세스 게이트와 리세스 게이트 양측에 형성된 소스/드레인 영역이 리세스 게이트를 갖는 반도체 소자를 구성한다. 따라서, 리세스 채널의 프로파일을 따라 채널이 형성됨으로써 플라나(Plana) 게이트를 갖는 반도체 소자의 채널길이보다 더 긴 채널이 형성된다. 이에 따라, 단채널 효과가 감소되고 소스/드레인간의 펀치쓰루 현상이 억제된다.
도 1a와 도 1b는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도이다. 도 1a는 게이트라인에 수직한 단면도, 도 1b는 게이트라인에 평행한 단면도이다.
도 1a와 도 1b에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)과 리 세스(13)를 형성하고, 리세스(13)를 매립하고 나머지 부분은 반도체 기판(11) 상에 돌출되는 게이트패턴(15)을 형성한다. 이때, 소자분리막(12)에 대한 반도체 기판(11)의 식각선택비를 크게함으로써 소자분리영역에서는 리세스(13)의 형성을 억제하고 활성영역에서만 리세스(13)가 형성되도록 한다. 여기서, 게이트패턴(15)은 폴리실리콘전극(15a), 텅스텐실리사이드(15b)와 게이트하드마스크(15c)가 순차로 적층된 구조로 형성된다.
도 1b를 참조하면, 소자분리막(12)과 리세스(13)가 만나는 끝단 양쪽에 실리콘 펜스(Si fence) 또는 잔류 기판 영역('Ａ')이 형성된다. 이는, 포지티브(positive) 기울기를 갖는 STI를 경계로 리세스(13) 형성을 위한 식각이 진행되기 때문이다. 이러한, 실리콘 펜스('Ａ')는 리세스의 채널길이를 크게 줄여주는 역할을 하게 되어 문턱전압 등 소자특성을 악화시키고, 그 결과 누설전류가 증가하는 문제점이 있다.
설명되지 않은 도면부호 14는 게이트절연막을 나타낸다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스의 끝단에 실리콘 펜스 또는 잔류 기판 영역이 형성되는 것을 방지하기 위한 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은 반도체 기판 상에 리세스 예정지역이 오픈된 패드질화막패턴을 형성하는 단계; 상기 패드질화막패턴을 식각마스크로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계; 상기 리세스에 표면을 따라 게이트절연막을 형성하는 단계; 상기 리세스를 채우면서 상기 패드질화막패턴 상에 폴리실리콘을 형성하는 단계; 상기 패드질화막패턴의 표면이 드러나도록 상기 폴리실리콘을 식각하여 상기 리세스에 매립되는 폴리실리콘전극을 형성하는 단계; 상기 폴리실리콘전극을 포함한 패드질화막패턴 상에 소자분리영역이 오픈된 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각마스크로 상기 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다. 도면의 좌측은 게이트패턴과 교차하는 방향으로 절취한 도면이고, 우측은 게이트패턴과 나란한 방향으로 절취한 도면이다. 이하, 자세한 설명을 위해 두 방향에서의 공정 단면도를 함께 보여준다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상에 질화막(32)과 감광막(33)을 형성한다. 여기서, 질화막(32) 및 감광막(33)은 후속 리세스 공정시 하드마스크로 형성하기 위한 것이다.
이어서, 감광막(33)을 노광 및 현상으로 리세스 예정지역을 오픈시키고, 감광막(33)을 식각마스크로 질화막(32)을 식각한다. 이어서, 질화막(32)을 식각마스크로 반도체 기판(31)을 식각하여 리세스(34)를 형성한다.
리세스(34)가 형성되는 시점에서 감광막(33)은 모두 소실된다.
여기서, 리세스(34)는 도 1a에서와 다르게 반도체 기판(31)에 소자분리막이 형성되지 않았기 때문에 식각 선택비가 모두 동일하여 질화막(32)과 감광막(33)의 패터닝에 따라 균일한 간격으로 반도체 기판(31) 전체에 형성된다.
우측의 도면과 같이, 게이트패턴과 나란한 방향으로는 반도체 기판(31)이 리세스(34)의 깊이만큼 식각되었다.
도 2b에 도시된 바와 같이, 리세스(34)의 표면을 따라 게이트절연막(35)을 형성한다.
이어서, 리세스(34)를 채울때까지 게이트절연막(35) 상에 폴리실리콘(36)을 형성한다. 이어서, 폴리실리콘(36)을 질화막(32)의 표면이 드러날때까지 식각하여 폴리실리콘전극을 형성한다. 여기서, 폴리실리콘(36)의 식각은 평탄화(Chemical Mechanical Polishing;CMP) 또는 전면식각을 실시할 수 있다.
이하, 폴리실리콘(36)을 '폴리실리콘전극(36)'이라고 한다.
도 2c에 도시된 바와 같이, 폴리실리콘전극(36)을 포함한 전면에 소자분리 영역을 오픈시키는 마스크패턴(37)을 형성한다.
이어서, 마스크패턴(37)을 식각마스크로 반도체 기판(31)을 식각하여 소자분리용 트렌치(38)를 형성한다. 여기서, 소자분리 영역을 활성영역을 정의하기 위한 영역으로 소자분리용 트렌치(38) 식각시 반도체 기판(31)외에 소자분리 영역에 형성된 질화막(32)과 폴리실리콘전극(36)도 동시에 제거된다.
우측의 도면에서 보면, 도 1b에서와는 다르게 소자분리용 트렌치(38)와 접하는 리세스(34) 끝단의 양쪽('Ａ')에 잔류 기판 영역이 존재하지 않는다. 이는, 포지티브 기울기를 갖는 트렌치(38)를 먼저 형성한 후 리세스(34)를 형성하는 것이 아니라, 리세스(34)와 폴리실리콘전극(36)이 모두 형성된 후에 트렌치(38)를 형성하였기 때문이다.
도 2d에 도시된 바와 같이, 트렌치(38)를 채울때까지 절연막(39)을 형성한다. 이어서, 질화막(32)의 표면이 드러날때까지 절연막(39)을 평탄화하여 소자분리막을 형성한다.
이하, 평탄화된 절연막(39)을 '소자분리막(39)'이라고 한다.
도 2e에 도시된 바와 같이, 폴리실리콘전극(34)을 포함한 전면에 텅스텐실리사이드(40)와 게이트하드마스크질화막(41)을 순차로 적층한다.
이어서, 텅스텐실리사이드(40)와 게이트하드마스크질화막(41)을 식각하여 게이트패턴을 형성한다. 이때, 상기 공정에서 리세스(34) 형성시 마스크로 사용된 질화막(32)까지 동시에 제거하여 반도체 기판(31)이 드러날때까지 식각을 실시한다.
따라서, 소자분리막(39)과 접하는 리세스(34) 끝단의 양쪽('Ａ')에 잔류 기판 영역의 형성 없이 리세스(34)를 갖는 게이트패턴을 형성하였다.
상술한 본 발명은, 반도체 기판과 식각선택비가 다르고 포지티브 기울기를 갖는 소자분리막을 형성하기 전에 리세스를 먼저 형성하였기 때문에, 실질적으로 평행한 평면의 리세스를 형성하여 잔류 기판 영역이 형성되는 것을 방지하는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 리세스 게이트를 갖는 반도체 소자의 제조방법은 리세스 끝단 양쪽에 잔류 기판 영역을 완전히 제거하여 리프레시 특성, 문턱접압과 누설전류 문제를 해결하여 소자 특성 및 신뢰도를 향상시키는 효과가 있다.
Claims (6)
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- 반도체 기판 상에 리세스 예정지역이 오픈된 패드질화막패턴을 형성하는 단계;상기 패드질화막패턴을 식각마스크로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계;상기 리세스에 표면을 따라 게이트절연막을 형성하는 단계;상기 리세스를 채우면서 상기 패드질화막패턴 상에 폴리실리콘을 형성하는 단계;상기 패드질화막패턴의 표면이 드러나도록 상기 폴리실리콘을 식각하여 상기 리세스에 매립되는 폴리실리콘전극을 형성하는 단계상기 폴리실리콘전극을 포함한 패드질화막패턴 상에 소자분리영역이 오픈된 마스크패턴을 형성하는 단계;상기 마스크패턴을 식각마스크로 상기 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계;상기 마스크패턴을 제거하는 단계; 및상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 폴리실리콘전극을 형성하는 단계에서,상기 폴리실리콘의 식각은 평탄화(CMP) 또는 전면식각으로 실시하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 소자분리막을 형성하는 단계는,상기 트렌치를 채우면서 상기 패드질화막패턴 상에 절연막을 형성하는 단계; 및상기 패드질화막패턴의 표면이 드러나도록 평탄화하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제3항에 있어서,상기 소자분리막을 형성한 후,상기 패드질화막패턴을 제거하는 단계; 및상기 폴리실리콘전극 상에 메탈전극과 게이트하드마스크를 순차로 적층하여 게이트패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8476700B2 (en) | 2009-02-13 | 2013-07-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040104290A (ko) * | 2003-06-03 | 2004-12-10 | 삼성전자주식회사 | 트렌치 게이트형 트랜지스터를 구비하는 반도체 소자 및그 제조 방법 |
| KR100500472B1 (ko) | 2003-10-13 | 2005-07-12 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 형성방법 |
-
2006
- 2006-02-23 KR KR1020060017641A patent/KR100744654B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040104290A (ko) * | 2003-06-03 | 2004-12-10 | 삼성전자주식회사 | 트렌치 게이트형 트랜지스터를 구비하는 반도체 소자 및그 제조 방법 |
| KR100500472B1 (ko) | 2003-10-13 | 2005-07-12 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8476700B2 (en) | 2009-02-13 | 2013-07-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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