KR20040082482A - 자기정렬 콘택 패드의 형성방법 - Google Patents

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Abstract

본 발명은 자기정렬 콘택 패드의 형성방법에 관한 것으로, 본 발명은 활성영역과 비활성영역이 구분 정의된 반도체 기판 전면에 제1 절연막을 형성하고, 상기 활성영역 상부에 감광막 패턴을 형성하여 이를 마스크로 비활성영역에 식각공정을 수행하여 소자분리막 패턴을 형성하는 단계와; 상기 활성영역의 반도체 기판과 같은 높이를 가지도록, 상기 소자분리막 패턴에 제2 절연막을 매립하는 1차 갭필 공정을 수행하는 단계와; 상기 결과물 전면에 식각정지막을 형성하는 단계와; 상기 식각 정지막을 포함한 소자분리막 패턴 전면에 제3 절연막을 매립하는 2차 갭필공정을 수행하는 단계와; 상기 결과물에 감광막 패턴을 형성하여 이를 마스크로 제1 절연막 및 제3 절연막을 식각하여 게이트 트렌치 패턴을 형성하는 단계와; 상기 게이트 트렌치 패턴 내부 측벽에 게이트 스페이서를 형성하는 단계와: 상기 게이트 스페이서가 구비된 게이트 트렌치 패턴 내부에 게이트 산화막, 제1 도전층, 제4 절연막 각각을 순차적으로 형성하여 게이트 전극을 형성하는 단계와; 상기 활성영역에 남겨진 제1 절연막을 제거하여 콘택 패드 트렌치 패턴을 형성하는 단계와; 상기 콘택 패드 트렌치 패턴 내부 측벽에 콘택 패드 스페이서를 형성하는 단계와: 상기 콘택 패드 트렌치 패턴 내부에 제2 도전층을 형성하여 콘택 패드를 형성하는 단계로 이루어진다.

Description

자기정렬 콘택 패드의 형성방법{Method for forming self align contact pad}
본 발명은 자기정렬 콘택 패드의 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 디자인 룰이 감소하여 소자간의 거리가 좁아지고, 소자들이 형성될 수 있는 영역도 좁아지고 있다. 이에 따라 콘택 영역도 축소되어 콘택 마진이 감소되므로, 사진공정에서의 정렬여유도가 감소된다.
최근 고집적 반도체소자의 콘택 패드 형성하는 방법으로서, 정렬 여유도를 개선시킬 수 있는 자기 정렬 콘택 패드(self align contact pad :SAC pad)를 형성하는 방법이 제안되어 사용되고 있다.
이와 같은 자기 정렬 콘택 패드 제조방법에 있어서, 게이트 전극 및 콘택 패드를 한번의 사진 식각공정을 통해 형성하여 공정단계를 단순히 하는 선행기술이 한국 공개 특허 2001-0036747에 개시되어 있고, 'T'자 형상의 액티브 영역을 형성하여 콘택 패드 영역을 확장하는 선행기술이 일본 공개 특허 2000- 031085(한국 등록 특허 10- 024835)에 개시되어 있다.
그러나, 상기 게이트 전극 패턴 및 콘택 패드 패턴을 형성하는 식각 공정시, 소자분리를 위한 소자분리막에 매립된 산화막이 손상된다. 따라서, 손상된 소자분리막을 구비하게 되면 소자의 성능을 저하시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소자분리막에 매립된 절연막의 손상을 방지할 수 있도록 하는 자기 정렬 콘택패드의 형성방법을 제공함에 있다.
도 1a 또는 도 1b 내지 도 7a 또는 도 7b는 본 발명의 바람직한 일 실시예인 자기정렬 콘택 패드의 형성방법을 도시한 공정순서도이다.
상술한 목적을 달성하기 위한 본 발명의 사상은 활성영역과 비활성영역이 구분 정의된 반도체 기판 전면에 제1 절연막을 형성하고, 상기 활성영역 상부에 감광막 패턴을 형성하여 이를 마스크로 비활성영역에 식각공정을 수행하여 소자분리막 패턴을 형성하는 단계와; 상기 활성영역의 반도체 기판과 같은 높이를 가지도록, 상기 소자분리막 패턴에 제2 절연막을 매립하는 1차 갭필 공정을 수행하는 단계와;상기 결과물 전면에 식각정지막을 형성하는 단계와; 상기 식각 정지막을 포함한 소자분리막 패턴 전면에 제3 절연막을 매립하는 2차 갭필공정을 수행하는 단계와; 상기 결과물에 감광막 패턴을 형성하여 이를 마스크로 제1 절연막 및 제3 절연막을 식각하여 게이트 트렌치 패턴을 형성하는 단계와; 상기 게이트 트렌치 패턴 내부 측벽에 게이트 스페이서를 형성하는 단계와: 상기 게이트 스페이서가 구비된 게이트 트렌치 패턴 내부에 게이트 산화막, 제1 도전층, 제4 절연막 각각을 순차적으로 형성하여 게이트 전극을 형성하는 단계와; 상기 활성영역에 남겨진 제1 절연막을 제거하여 콘택 패드 트렌치 패턴을 형성하는 단계와; 상기 콘택 패드 트렌치 패턴 내부 측벽에 콘택 패드 스페이서를 형성하는 단계와: 상기 콘택 패드 트렌치 패턴 내부에 제2 도전층을 형성하여 콘택 패드를 형성하는 단계로 이루어진다. 상기 식각 정지막은 상기 소자분리막에 매립된 제2 절연막을 보호하기 위해, 상기 소자분리막 상부에 형성하는 것이 바람직하고, 상기 제1 절연막은 실리콘 질화막과 같은 재질로 형성하고, 이후 형성될 게이트 전극의 높이와 동일한 높이로 형성하는 것이 바람직하다. 상기 제2 절연막, 제3 절연막 및 제4 절연막은 실리콘 산화막과 같은 재질로 형성함이 바람직하다.
본 발명은 소자분리막 상에 식각 정지막을 형성하여 자기정렬 콘택 패드를 형성하는 공정을 진행함으로써, 소자분리막에 매립된 절연막의 손상을 방지할 수 있도록 하는 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예를 설명하고자 한다.
도 1a 및 도 1b 내지 도 7a 및 도 7b는 본 발명의 바람직한 일 실시예인 자기 정렬 콘택 패드의 형성방법을 도시한 공정순서도이다.
도 1a 내지 도 7a는 자기 정렬 콘택 패드의 형성방법을 순차적으로 도시한 레이아웃이고, 도 1b 내지 도 7b는 도 1a 내지 도 7a의 A-A' 방향으로 절단한 단면을 도시한 도면으로, 이를 참조하여 본 발명의 바람직한 일 실시 예를 설명하면 다음과 같다.
도 1a 및 도 1b에 도시된 공정결과를 형성하는 1 단계는, 반도체 기판(10) 전면에 실리콘산화막과 같은 패드 산화막(12) 및 실리콘 질화막과 같은 패드 질화막(14)을 순차적으로 형성하는 공정이 진행된다. 이 반도체기판(10)은 소자분리막 등이 형성될 비활성영역(A)과 게이트전극, 콘택 패드 등이 형성될 활성영역(B)으로 구분 정의되어 있다. 이때, 상기 패드 질화막(14) 및 패드 산화막(12)은 이후 형성될 게이트 전극의 높이 정도 형성하는 것이 바람직하다. 이어, 소자분리막 영역이 한정되는 감광막 패턴(미도시)을 상기 반도체 기판의 활성영역(B)상에 형성하고, 이를 마스크로 식각공정을 수행하여 상기 패드 질화막(14), 패드 산화막(12) 및 소정 깊이의 반도체 기판(10)을 제거함으로써 소자분리막 패턴(t)을 형성하는 공정이 진행된다. 이 소자분리막(t) 패턴 형성 후 활성영역(B)상에 위치한 패드 산화막(12) 및 패드 질화막(14)은 도 1a에 도시된 바와 같이 'T'자 형상으로 남겨진다. 이 'T'자 형상의 활성영역(B)은 이후 게이트 전극 및 콘택 패드가 형성될 영역으로, 이 중 콘택 패드 상부에는 스토로지 노드 콘택 및 비트라인 콘택 등이 형성된다. 따라서, 상기 콘택들이 형성될 활성영역은 종래 기술의 활성영역보다 넓게 형성해야 상기 형성되는 콘택의 폭이 축소되지 않고 형성될 수 있다. 상기 감광막패턴(미도시)에 스트립/에싱 공정을 수행하여 제거한다. 상기 소자분리막은 고집적화 등으로 인해 STI(shallow trench isolation)공정으로 형성하는 것이 바람직하다.
도 2a 및 도 2b에 도시된 공정결과를 형성하는 2 단계는, 상기 활성영역(B)의 반도체 기판(10)과 같은 높이를 가지도록 상기 소자분리막 패턴(t)을 제1 산화막(16a)으로 매립하는 1차 갭필 공정을 수행하고, 상기 결과물 전면에 식각 정지막(15)을 형성하는 공정이 진행된다. 이어, 상기 소자분리막 패턴(t)을 제2 산화막(16b)으로 완전히 매립하는 2차 갭필 공정을 수행하고, 상기 결과물 전면에 패드 질화막(14)이 노출될 때까지 CMP 등의 평탄화공정을 수행함으로써, 소자분리막(16)을 형성하는 공정이 완료된다. 상기 소자분리막(16)을 형성하는 제1 및 제2 산화막(16a, 16b)은 고온 산화막(HTO) 또는 고농도 플라즈마(HDP)산화막 등의 산화막으로 형성하고, 동일한 재질의 산화막으로 형성하거나 서로 다른 재질의 산화막으로 형성하여도 무방하다. 상기 식각 정지막(15)은 실리콘 질화막 등으로 형성하는 것이 바람직하다. 이때, 활성영역(B) 즉, 패드 질화막(14)상에 형성된 식각 정지막(15)은 제거되고, 비활성영역(A) 즉, 제1 산화막(16a) 및 제2 산화막(16b) 사이에 형성된 식각 정지막(15)은 남겨진다.
도 3a 및 도 3b에 도시된 공정결과를 형성하는 3 단계는, 상기 결과물 상부에 감광막 패턴(미도시)을 형성한 후 이를 마스크로 상기 활성영역(B)의 패드 질화막(14), 패드 산화막(12) 및 상기 비활성 영역(A)의 제2 산화막(16b)에 식각공정을 수행하여 게이트 트렌치 패턴(h1)을 형성하는 공정이 진행된다. 이때, 게이트 트렌치 패턴(h1)이 형성되지 않은 활성영역(B)은 이후 콘택 패드가 형성될 영역이다. 즉, 한번의 사진공정으로 게이트 트렌치 패턴(h1) 및 콘택 패드가 형성될 영역은 동시에 한정된다. 또한, 제2 산화막(16b)의 식각공정으로 상기 비활성 영역(A)의 게이트 트렌치 패턴(h1) 형성시, 상기 식각 정지막(15)으로 인해 하부의 제1 산화막(16a)을 보호하여 소자분리막(16)의 손상을 방지한다.
도 4a 및 도 4b에 도시된 공정결과를 형성하는 4 단계는, 상기 게이트 트렌치 패턴(h1) 전면에 실리콘 질화막 등을 형성한 후 이를 에치백 등의 공정을 수행하여 게이트 트렌치 패턴 측벽에 게이트 전극 스페이서(20)를 형성하고, 이를 마스크로 이온주입공정을 수행하여 상기 게이트 트렌치 패턴(h1)이 형성됨으로써 노출된 반도체 기판(10) 상에 채널영역(18)을 형성하는 공정이 진행된다. 이때, 식각정지막(15) 중 소자분리막 상부에 형성된 영역만 남기고, 패드 질화막(14) 측면에 형성된 영역은 상기 게이트 전극 스페이서 형성 공정시 도포된 실리콘 질화막과 합쳐져 게이트 전극 스페이서(20)에 포함된다.
도 5a 및 도 5b에 도시된 공정결과를 형성하는 5 단계는, 상기 게이트 트렌치 패턴(h1)이 형성됨으로써 노출된 반도체 기판(10)상 즉, 게이트 트렌치 패턴(h1) 내부에 게이트 산화막(22), 게이트 도전층(24), 실리콘 산화막(26)을 순차적으로 형성한 후 상기 결과물에 CMP등의 평탄화 공정을 수행하여 게이트 전극을 형성하는 공정이 진행된다. 이 게이트 전극은 게이트 전극 스페이서(20)를 통해 이후 형성될 콘택 패드와 절연하게 된다. 상기 게이트 도전층(24)은 폴리실리콘 등과 같은 실리콘막과 고융점 실리사이드막이 적층된 구조로 형성될 수 있고, 실리콘막만으로 형성될 수 있다. 상기 게이트 산화막(22), 게이트 도전층(24), 실리콘 산화막(26)은 게이트 트렌치 패턴 내부(h1)에 매립되기 때문에, 필링(filling)특성이 우수한 막질들로 각각 형성됨이 바람직하다.
도 6a 및 도 6b에 도시된 공정결과를 형성하는 6 단계는, 상기 결과물 중 패드 질화막(14)만을 식각공정 등으로 제거하면 패드 질화막(16)이 제거된 영역에는 콘택 패드 트렌치 패턴(h2)이 형성된다. 이 콘택 패드 트렌치 패턴(h2)은 이후 실리콘막등을 매립하여 콘택 패드를 형성할 영역이다. 이어, 상기 게이트 전극 및 게이트 전극 스페이서(20)를 마스크로 하여 이온주입공정을 수행함으로써 패드 산화막(12)이 형성된 반도체 기판(10)에 LDD 구조를 형성하기 위한 저농도의 소스 드레인 영역을 형성하는 공정이 진행된다. 이어, 콘택 패드 트렌치 패턴(h2) 전면에 질화막을 형성하고, 이를 에치백 등의 공정을 통해 콘택 패드 트렌치 패턴 측벽에 콘택 패드 스페이서(28)를 형성하는 공정이 진행된다. 다음으로, 이 콘택 패드 스페이서(30), 게이트전극, 게이트 전극 스페이서(28)를 마스크로 이온 주입공정을 수행하여 저농도의 소스/드레인 영역에 고농도의 소스/드레인 영역을 형성함으로써, LDD 구조의 소스/드레인 영역(30)을 형성하는 공정이 진행된다.
도 7a 및 도 7b에 도시된 공정결과를 형성하는 7 단계는, 상기 결과물의 콘택 패드 트렌치 패턴(h2)에 폴리실리콘 등의 실리콘막을 매립하여 콘택패드(32)를 형성함으로써, 본 공정을 완료한다. 이때, 상기 콘택 패드 트렌치 패턴(h2)에 매립될 실리콘막은 필링특성이 우수한 재질을 사용하는 것이 바람직하다. 또한. 상기 게이트 전극과 콘택 패드(32)는 상기 게이트 전극 스페이서(20)와 콘택 패드 스페이서(28)를 통해 각각 절연되도록 형성된다.
상기와 같은 자기 정렬 콘택 패드를 제조하는 방법에 있어서, 게이트 전극 및 콘택 패드를 한번의 사진 식각공정을 통해 형성하여 공정단계를 단순히 하고, 'T'자 형상의 액티브 영역을 형성하여 콘택 패드 영역을 확장함과 동시에 상기 소자분리막에 매립된 제1 산화막 상부에 형성된 식각정지막으로 상기 게이트 트렌치 패턴 형성을 위한 식각공정, 상기 패드 질화막 제거공정 등의 식각 또는 제거 공정시 소자분리막에 매립된 산화막을 보호하게 된다.
따라서, 소자분리막 상부에 식각정지막을 형성함으로써, 콘택 패드 제조 공정시 수행되는 식각 등의 제거 공정시 소자분리막의 손상을 방지하게 되고, 소자분리막의 손상으로 인해 발생될 수 있는 소자의 기능저하를 방지하게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 소자분리막 상부에 식각 정지막을 형성함으로써, 소자분리막의 손상을 방지하게 되고, 소자분리막의 손상으로 인해 발생될 수 있는 소자의 기능 저하를 방지하는 효과가 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 활성영역과 비활성영역이 구분 정의된 반도체 기판 전면에 제1 절연막을 형성하고, 상기 활성영역 상부에 감광막 패턴을 형성하여 이를 마스크로 비활성영역에 식각공정을 수행하여 소자분리막 패턴을 형성하는 단계와;
    상기 활성영역의 반도체 기판과 같은 높이를 가지도록, 상기 소자분리막 패턴에 제2 절연막을 매립하는 1차 갭필 공정을 수행하는 단계와;
    상기 결과물 전면에 식각정지막을 형성하는 단계와;
    상기 식각 정지막을 포함한 소자분리막 패턴 전면에 제3 절연막을 매립하는 2차 갭필공정을 수행하는 단계와;
    상기 결과물에 감광막 패턴을 형성하여 이를 마스크로 제1 절연막 및 제3 절연막을 식각하여 게이트 트렌치 패턴을 형성하는 단계와;
    상기 게이트 트렌치 패턴 내부 측벽에 게이트 스페이서를 형성하는 단계와:
    상기 게이트 스페이서가 구비된 게이트 트렌치 패턴 내부에 게이트 산화막, 제1 도전층, 제4 절연막 각각을 순차적으로 형성하여 게이트 전극을 형성하는 단계와;
    상기 활성영역에 남겨진 제1 절연막을 제거하여 콘택 패드 트렌치 패턴을 형성하는 단계와;
    상기 콘택 패드 트렌치 패턴 내부 측벽에 콘택 패드 스페이서를 형성하는 단계와:
    상기 콘택 패드 트렌치 패턴 내부에 제2 도전층을 형성하여 콘택 패드를 형성하는 단계로 이루어짐을 특징으로 하는 자기정렬 콘택 패드의 형성방법.
  2. 제1 항에 있어서, 상기 식각 정지막은
    상기 소자분리막에 매립된 제2 절연막을 보호하기 위해, 상기 소자분리막 상부에 형성하는 것을 특징으로 하는 자기정렬 콘택 패드의 형성방법.
  3. 제1 항에 있어서, 상기 제1 절연막은
    실리콘 질화막과 같은 재질로 형성함을 특징으로 하는 자기정렬 콘택 패드의 형성방법.
  4. 제1 항에 있어서, 상기 제1 절연막은
    이후 형성될 게이트 전극의 높이와 동일한 높이로 형성함을 특징으로 하는 자기정렬 콘택 패드의 형성방법.
  5. 제1 항에 있어서, 상기 제2 절연막 및 제3 절연막은
    실리콘 산화막과 같은 재질로 형성하고, 동일한 재질로 형성하거나 또는 서로 다른 재질로 형성함을 특징으로 하는 자기정렬 콘택 패드의 형성방법.
  6. 제1 항에 있어서, 상기 제4 절연막은
    실리콘 산화막과 같은 재질로 형성함을 특징으로 하는 자기정렬 콘택 패드의 형성방법.
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