KR101024771B1 - 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

매립 워드라인을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법을 개시한다.
본 발명은 셀영역에 매립 워드라인을 형성하기 이전에 주변회로영역의 게이트를 위한 게이트 산화막을 먼저 형성하고 매립 워드라인 상부에 질화막을 형성함으로써 매립 워드라인의 산화를 방지하고 콘택 플러그 형성시 공정 마진을 향상시켜준다.
매립 워드라인

Description

매립 워드라인을 갖는 반도체 소자 및 그 제조 방법{Semiconductor having buried wordline and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화 필요에 따라 트랜지스터에 소요되는 면적을 축소하려는 연구가 활발히 진행되고 있다.
트랜지스터를 축소하려면 채널영역의 길이 및 폭을 축소하여야 한다. 그런데 유효채널 폭(effective channel width)의 감소는 채널전류의 감소를 야기하며, 채널전류의 감소는 트랜지스터의 전류 구동능력을 저하시킨다.
또한, 유효채널 길이(effective channel length)의 감소는 채널전류를 증가시키는 효과가 있으나 유효채널 길이의 감소는 단채널 효과(short channel effect)를 유발하게 된다. 이러한 단채널 효과(short channel effect)를 극복하면서 트랜지스터를 축소하는 방안으로 리세스 채널(recess channel) MOSFET가 제안된 바 있다.
그런데 리세스 채널 MOSFET는 게이트 전극을 반도체 기판의 상부로 돌출되도 록 배치하기 때문에 콘택 플러그 형성 및 평탄화 공정과 같은 후속공정을 어렵게 하는 문제를 안고 있다. 또한, 채널영역의 상부모서리 부분은 전계집중효과(field crowding effect)에 의한 누설전류 발생의 원인을 제공하기도 한다. 더욱이, 돌출된 게이트 전극을 형성하는 것은 고난도의 패터닝 공정을 필요로 한다.
이러한 문제들을 극복하기 위하여 최근에는 매립 워드라인(buried word line)을 갖는 반도체 소자에 대한 연구가 진행되고 있다.
종래기술에 의한 매립형 반도체 소자는 셀 트랜지스터의 워드라인은 매립형으로 형성되고 주변회로영역 트랜지스터의 게이트층은 평면(Planar) 구조로 형성된다. 이때, 매립형으로 형성되는 셀 트랜지스터의 워드라인은 폴리실리콘이 아닌 금속층이 사용되고 있다.
그런데, 이처럼 셀영역의 워드라인은 매립형으로 형성되고 주변회로 영역의 게이트는 평면 구조로 형성되는 경우, 셀영역의 워드라인과 주변회로영역의 게이트를 순차적으로 형성하는 과정에서 주변회로영역의 게이트에 대한 고온의 게이트 산화 공정시 금속층으로 이루어진 셀영역의 워드라인이 산화되는 것을 방지하기 위해 복잡한 공정을 거치게 되는 문제가 있다.
본 발명은 매립 워드라인을 갖는 반도체 소자의 제조 공정을 개선하여 제조 공정을 보다 단순화시킴으로써 공정마진을 향상시키고자 한다.
본 발명의 반도체 소자는 활성영역이 일정 깊이로 식각된 워드라인 트렌치의 일부분에 매립된 매립 워드라인, 상기 매립 워드라인 상부에 형성된 캡핑 질화막 및 상기 매립 워드라인 양측의 상기 활성영역에 형성된 소오스/드레인 영역을 포함한다.
본 발명의 반도체 소자에서 상기 소오스/드레인 영역의 상부면은 상기 매립 워드라인 보다 높게 형성되며, 상기 캡핑 질화막의 상부면은 상기 소오스/드레인 영역 보다 높게 형성된다. 그리고, 상기 워드라인 트렌치는 상기 활성영역의 장축 방향과 교차하는 방향으로 상기 활성영역 및 소자분리막이 상기 일정 깊이로 식각된다.
본 발명의 반도체 소자 제조 방법은 셀영역 및 주변회로영역의 피식각층 상부에 게이트 산화막을 형성하는 단계, 상기 셀영역의 상기 게이트 산화막 및 상기 피식각층을 일정 깊이 식각하여 워드라인 트렌치를 형성하는 단계, 상기 워드라인 트렌치의 일부분에 도전물질을 매립하여 매립 워드라인을 형성하는 단계, 상기 주변회로영역의 상기 게이트 산화막 상부에 게이트 도전막 및 하드마스크층을 형성하는 단계 및 상기 게이트 산화막, 상기 게이트 도전막 및 상기 하드마스크층을 패터 닝하여 게이트를 형성하는 단계를 포함한다.
본 발명의 반도체 소자 제조 방법은 상기 게이트 산화막 상부에 제 1 게이트 도전막을 형성하는 단계, 상기 제 1 게이트 도전막 중 상기 셀영역의 제 1 게이트 도전막을 제거하는 단계, 상기 셀영역 및 상기 주변회로영역에 하드마스크층을 형성한 후 이를 평탄화하는 단계 및 상기 하드마스크층을 식각하여 상기 워드라인 트렌치를 정의하는 하드마스크층 패턴을 형성하는 단계를 더 포함한다.
본 발명의 반도체 소자 제조 방법에서 상기 게이트 도전막은 상기 제 1 게이트 도전막 상부에 제 2 게이트 도전막이 증착되어 형성된다.
상기 매립 워드라인을 형성하는 단계는 상기 워드라인 트렌치 내측벽에 워드라인 산화막을 형성하는 단계, 상기 워드라인 트렌치가 매립되도록 상기 워드라인 산화막 상부에 도전층을 형성하는 단계 및 상기 워드라인 산화막과 상기 도전층을 일정 깊이 식각하는 단계를 포함한다.
본 발명의 반도체 소자 제조 방법은 상기 워드라인 트렌치 내의 상기 매립 워드라인 상부에 캡핑 질화막을 형성하는 단계를 더 포함하며, 이때 상기 캡핑 질화막은 그 상부면이 상기 피식각층 보다 높게 형성된다.
본 발명의 반도체 소자 제조 방법에서 상기 매립 워드라인은 상기 피식각층의 상부면 보다 낮게 상기 워드라인 트렌치의 하부에 형성된다.
본 발명에서는 셀영역에 매립 워드라인을 형성하기 이전에 주변회로영역의 게이트를 위한 게이트 산화막을 먼저 형성함으로써 주변회로영역의 게이트 산화막 형성 공정시 매립 워드라인이 산화되는 것을 방지할 수 있다.
또한 본 발명에서는 매립 워드라인 상부에 질화막을 형성함으로써 셀영역에 콘택 플러그를 형성하기 위한 콘택홀 형성시 미스 얼라인먼트가 발생하더라도 콘택홀이 매립 워드라인까지 식각되는 것을 방지하여 공정 마진을 향상시켜준다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명에 따른 반도체 소자의 구성을 보여주는 공정 단면도이다. 본 발명의 대한 이하의 설명에서 동일한 참조번호는 동일한 요소를 나타낸다.
셀영역 및 주변회로영역을 갖는 실리콘 기판(100) 상에 활성영역(102)을 정의하는 소자분리막(104)이 형성되며, 활성영역(102)의 장축방향과 교차되는 방향으로 활성영역(102) 및 소자분리막(104)을 가로지르는 매립 워드라인(114)이 형성된다. 매립 워드라인(114)의 양측의 활성영역(102)에는 소오스/드레인 영역(미도시)이 형성된다. 이때, 소오스/드레인 영역의 상부면은 매립 워드라인(114) 보다 상부레벨에 형성된다.
매립 워드라인(114)의 하부면에는 워드라인 산화막(112)이 형성되며, 매립 워드라인(114) 상부에는 선택적 산화막(116) 및 캡핑 질화막(118)이 형성된다. 이때, 캡핑 질화막(118)의 상부면은 소오스/드레인 영역(미도시) 보다 상부레벨에 형성된다.
이처럼, 본 발명에서는 매립 워드라인(114)의 상부에 식각선택비가 낮은 질 화막(118)을 형성함으로써 콘택 플러그(130)를 형성하기 위한 콘택홀 형성시 콘택홀이 매립 워드라인(114) 까지 식각되는 것을 방지한다.
주변회로영역에는 활성영역(102) 상부에 게이트 산화막(106), 게이트 도전막(108, 120) 및 하드마스크층(122)이 적층된 평면 구조를 갖는 게이트(124)가 형성되며, 게이트(124)의 측벽에는 스페이서(126)가 형성된다.
도 2 내지 도 8은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2를 참조하면, 셀영역 및 주변회로영역을 갖는 실리콘 기판(100) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한 후 STI(Shallow Trench Isolation) 마스크를 이용한 식각 공정을 통해 기판(100) 내에 활성영역(102)을 정의하는 소자분리막(104)을 형성하기 위한 소자분리 트렌치(미도시)를 형성한다. 이때, 식각공정은 건식식각공정으로 실시한다.
다음에, 소자분리 트렌치의 내부가 완전히 매립되도록 필드 산화막을 형성하여 소자분리막(104)을 형성한다. 이때, 필드 산화막으로는 SOD(Spin On Dielectric) 산화막 또는 HDP(High Density Plasma) 산화막이 사용될 수 있다.
다음에, 활성영역(102) 및 소자분리막(104) 상부에 게이트 산화막(106) 및 제 1 게이트 도전막(108)을 형성한다. 이러한 게이트 산화막(106) 및 제 1 게이트 도전막(108)은 주변회로영역에 형성될 트랜지스터의 게이트를 형성하기 위한 것으로, 제 1 게이트 도전막(108)은 폴리실리콘, 텅스텐 또는 이들의 조합으로 이루어질 수 있다. 이처럼, 본 발명에서는 매립 워드라인을 형성하기 전에 주변회로영역 에 형성될 게이트의 게이트 산화막(106)을 먼저 형성함으로써 게이트 산화막(106) 형성 공정에 의해 매립 워드라인(114)이 산화되는 것을 원천적으로 방지할 수 있게 된다.
도 3을 참조하면, 제 1 게이트 도전막(108) 상부에 주변회로영역을 정의하는 감광막 패턴을 형성한 후 이를 이용하여 셀영역에 형성된 제 1 게이트 도전막(108) 만을 제거한다.
다음에, 셀영역의 제 1 게이트 산화막(106) 및 주변회로영역의 제 1 게이트 도전막(108) 상부에 하드마스크층(110)을 형성한 후 CMP 공정을 수행하여 이를 평탄화한다. 이에 따라 셀영역의 하드마스크층이 주변회로영역의 하드마스크층 보다 그 두께가 상대적으로 두꺼워지도록 형성된다.
이처럼 셀영역의 하드마스크층을 주변회로영역의 하드마스크층 보다 상대적으로 두껍게 형성하는 이유는 셀영역의 하드마스크층은 매립 워드라인을 형성하기 위한 워드라인 트렌치의 식각 마스크로 사용되기 때문이다.
도 4를 참조하면, 하드마스크층(110) 상부에 매립 워드라인 영역을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각 마스크로 하드마스크층(110)을 식각하여 하드마스크층(110) 패턴을 형성한다. 이어서 하드마스크층(110) 패턴을 식각 마스크로 셀영역을 일정 깊이 식각하여 워드라인 트렌치(미도시)를 형성한다. 즉, 셀영역에서 활성영역(102)의 장축 방향과 교차되는 방향으로 활성영역(102) 및 소자분리막(104)을 일정 깊이로 식각하여 워드라인 트렌치를 형성한다.
다음에, 워드라인 트렌치의 내측면을 포함한 기판 전면에 워드라인 산화 막(112) 및 매립 워드라인용 도전층(미도시)을 순차적으로 형성한 후 하드마스크층(110)이 노출될 때까지 이들을 식각하여 평탄화한다. 이때, 매립 워드라인용 도전물질로는 폴리실리콘막, 금속실리사이드막, 금속(알루니늄, 구리 등)막 및 이들의 조합물이 사용될 수 있다.
다음에, 건식식각 에치백 방법을 이용하여 워드라인 산화막(112) 및 매립 워드라인용 도전층을 일정 깊이까지 식각하여 매립 워드라인용 도전층이 워드라인 트렌치의 하부에 일정 높이 만큼만 남도록 함으로써 매립 워드라인(114)을 형성한다. 이때, 매립 워드라인(114)의 상부면은 활성영역(102)의 실리콘 기판 상부면보다 낮게 형성된다.
다음에 매립 워드라인(114) 상부면을 포함하여 결과물 전면에 산화막(116)을 형성한다.
도 5를 참조하면, 워드라인 트렌치가 매립되도록 산화막(116) 상부에 캡핑 질화막(118)을 형성한 후 주변회로영역의 제 1 게이트 도전막(108)이 노출될 때까지 캡핑 질화막(118), 산화막(116) 및 하드마스크층(110)을 식각하여 평탄화한다. 이때, 캡핑 질화막(118)의 상부면은 매립 워드라인(114) 양측의 활성영역(102) 즉 후속 공정에서 소오스/드레인이 형성되는 영역 보다 상부레벨에 형성된다.
이처럼 본 발명에서 매립 워드라인(114)의 상부에 질화막(118)을 형성하는 이유는 후속 공정인 콘택 플러그 형성 공정에서 콘택홀을 형성시 미스 얼라인먼트(mis alignment)가 발생하더라도 콘택홀이 매립 워드라인(114)까지 형성되는 것을 방지하기 위함이다.
도 6을 참조하면, 도 5의 결과물 상부에 제 2 게이트 도전막(120) 및 게이트 하드마스크층(122)을 순차적으로 형성한다. 이때, 제 2 게이트 도전막(120)은 제 1 게이트 도전막(108)과 동일한 물질로 형성될 수 있다. 즉, 주변회로영역의 게이트 도전막은 제 1 게이트 도전막(108) 상부에 제 2 게이트 도전막(120)이 증착된 적층구조로 형성된다.
도 7을 참조하면, 게이트 하드마스크층(122) 상부에 감광막(미도시)을 형성한 후 주변회로영역의 게이트를 정의하는 마스크를 이용하여 감광막 패턴(미도시)을 형성한다.
다음에, 감광막 패턴을 식각 마스크로하여 게이트 하드마스크층(122), 제 2 게이트 도전막(120), 제 1 게이트 도전막(108) 및 게이트 산화막(106)을 식각함으로써 주변회로영역에 게이트(124)를 패터닝한다.
도 8을 참조하면, 도 7의 결과물 상부에 게이트 스페이서층(미도시)을 형성한 후 이를 식각하여 게이트(124) 측벽에 스페이서(126)를 형성한다.
다음에, 결과물 전체에 층간 절연막(128)을 형성한 후 이를 식각하여 평탄화한다. 이어서, 층간 절연막(128) 상부에 비트라인 콘택 및 스토리지노드 콘택을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각 마스크로 활성영역(102)의 실리콘 기판(102)이 노출될 때까지 층간 절연막(128), 하드마스크층(110) 및 게이트 산화막(106)을 선택 식각하여 콘택홀(미도시)을 형성한다.
다음에, 콘택홀에 의해 노출된 활성영역(102)에 고농도의 불순물이온을 주입하여 소오스/드레인 영역(미도시)을 형성한다. 이때, 소오스/드레인 영역의 상부 면은 매립 워드라인(114) 보다 상부레벨에 형성된다.
다음에, 콘택홀(미도시)이 매립되도록 도전막을 형성한 후 이를 평탄화 식각하여 콘택 플러그(130)를 형성한다. 이러한 콘택 플러그용 도전막으로는 폴리실리콘막 또는 금속막이 사용될 수 있다.
이후 후속공정으로 콘택 플러그(130)와 연결되는 비트라인(미도시) 및 스토리지 노드(미도시)가 형성되며, 이러한 공정은 종래의 비트라인 형성 공정 및 스토리지 노드 형성 공정과 동일한 방법이 사용될 수 있다.
도 9는 도 8에서와 같이 콘택 플러그(130)를 형성시 미스 얼라인먼트가 발생한 경우를 보여주는 도면이다.
본 발명에서는 매립 워드라인(114) 상부에 식각선택비가 낮은 질화막(118)을 형성함으로써 콘택 플러그(130)를 형성하기 위한 콘택홀을 형성시 미스 얼라인먼트가 발생하더라도 콘택홀이 매립 워드라인(114)까지 식각되는 것을 방지하여 공정 마진을 향상시켜준다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 반도체 소자의 구성을 보여주는 공정 단면도.
도 2 내지 도 8은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들.

Claims (11)

  1. 활성영역이 일정 깊이로 식각된 워드라인 트렌치의 일부분에 매립된 매립 워드라인;
    상기 매립 워드라인 상부에 형성된 캡핑 질화막; 및
    상기 매립 워드라인 양측의 상기 활성영역에 형성된 소오스/드레인 영역을 포함하며,
    상기 캡핑 질화막의 상부면은 상기 소오스/드레인 영역 보다 높게 형성되는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서, 상기 워드라인 트렌치는
    상기 활성영역의 장축 방향과 교차하는 방향으로 상기 활성영역 및 소자분리막이 상기 일정 깊이로 식각된 것을 특징으로 하는 반도체 소자.
  5. 셀영역 및 주변회로영역의 피식각층 상부에 게이트 산화막 및 제 1 게이트 도전막을 형성하는 제 1 단계;
    상기 셀영역의 상부에 형성된 상기 제 1 게이트 도전막을 제거하는 제 2 단계;
    상기 셀영역에 매립 워드라인을 형성하는 제 3 단계;
    상기 매립 워드라인 상부에 상기 피식각층 보다 높게 돌출되도록 캡핑 질화막을 형성하는 제 4 단계;
    상기 제 1 게이트 도전막 상부에 제 2 게이트 도전막을 형성하는 제 5 단계; 및
    상기 제 1 게이트 도전막과 상기 제 2 게이트 도전막을 패터닝하여 게이트를 형성하는 제 5 단계를 포함하는 반도체 소자 제조 방법.
  6. 제 5항에 있어서, 상기 제 3 단계는
    상기 제 1 게이트 도전막 및 상기 제 1 게이트 도전막이 제거된 상기 게이트 산화막 상부에 하드마스크층을 형성하여, 상기 셀영역 및 상기 주변회로영역에 서로 다른 두께의 하드마스크층을 형성하는 단계;
    상기 셀영역의 하드마스크층을 식각하여 상기 매립 워드라인 영역을 정의하는 하드마스크층 패턴을 형성하는 단계;
    상기 하드마스크층 패턴을 식각 마스크로 상기 피식각층을 식각하여 워드라인 트렌치를 형성하는 단계; 및
    상기 워드라인 트렌치 하부에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 삭제
  8. 제 6항에 있어서,
    상기 워드라인 트렌치 내측벽에 워드라인 산화막을 형성하는 단계;
    상기 워드라인 트렌치가 매립되도록 상기 워드라인 산화막 상부에 도전층을 형성하는 단계; 및
    상기 워드라인 산화막 및 상기 도전층을 일정 깊이 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 삭제
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