KR100714900B1 - 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법이 제공된다. 상기 반도체 소자는 셀 영역 및 주변영역을 갖는 반도체 기판을 구비한다. 상기 반도체 기판 내에 셀 활성영역을 한정하는 소자분리막이 배치된다. 상기 셀 활성영역을 가로지르도록 상기 셀 활성영역 내에 채널 리세스가 배치된다. 상기 채널 리세스 내에 셀 게이트 전극이 매몰된다. 상기 셀 게이트 전극 및 상기 채널 리세스 사이에 셀 게이트 절연막이 개재된다. 셀 게이트 캐핑막이 상기 셀 게이트 전극을 덮는다. 상기 채널 리세스 양옆의 상기 셀 활성영역 상에 셀 에피택셜층들이 배치된다. 상기 반도체 소자의 제조방법 또한 제공된다.
리세스 게이트 전극, 매몰 게이트 전극, 단채널, 콘택

Description

매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법{Semiconductor device having buried gate electrode and fabrication method thereof}
도 1 내지 도 13은 본 발명의 실시예들에 의한 반도체 소자의 제조방법들을 나타낸 단면도들이다.
도 14 내지 도 16은 본 발명의 다른 실시예들에 의한 반도체 소자의 제조방법들을 나타낸 단면도들이다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다.
이에 따라, 상기 디램 소자의 집적도가 증가 할지라도, 상기 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스 게이트 모스 트랜지스터가 소개된 바 있다. 미국특허 제6,498,071호에 예시적으로 개시된 바와 같은 상기 리세스 게이트 모스 트랜지스터는 반도체 기판의 활성영역 내에 형성된 리세스와 상기 리세스 내에 형성된 게이트 전극 및 상기 리세스에 의하여 이격되도록 상기 게이트 전극 양옆의 상기 활성영역에 형성된 소스/드레인 영역들을 포함한다. 이러한 구조를 갖는 상기 리세스 게이트 트랜지스터는 집적도가 증가할 지라도, 채널 길이를 증가시켜 단채널 효과에 의한 문제점들을 억제할 수 있다.
그러나, 디램 소자와 같은 반도체 소자에 상기 리세스 게이트 모스 트랜지스터를 적용하더라도 소자의 고집적화에는 한계가 있을 수 있다. 상기 리세스 게이트 모스 트랜지스터의 상기 소스/드레인 영역들 상에는 비트라인 및/또는 캐패시터와의 전기적인 연결을 위한 콘택 구조물이 형성되는데, 접촉저항을 감소시키고 이웃하는 콘택 구조물 간 또는 콘택 구조물과 상기 게이트 전극 간의 전기적 단락을 억제하기 위하여는 적절한 콘택 면적이 확보되어야 한다. 즉, 상기 소스/드레인 영역들이 형성되는 상기 게이트 전극 양옆의 상기 활성영역은 양호한 콘택 형성을 위하여 일정 정도 이상의 면적을 가져야 한다. 그러나, 상기 리세스 게이트 모스 트랜지스터를 적용함으로써 상기 단채널 효과에 의한 문제점들은 억제될 수 있을 지라도, 상술한 바와 같이 적절한 콘택 면적에 대한 요구는 여전히 존재하게 된다. 따라서, 반도체 소자의 고집적화를 위하여는 상기 단채널 효과에 의한 문제점들을 해결하는 것은 물론, 충분한 콘택 면적이 확보되어야 할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 매몰 게이트 전극을 구비하여 단채널 효과에 의한 문제점들을 억제함과 동시에 충분한 콘택 면적을 확보할 수 있는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 태양은 매몰 게이트 전극을 구비하는 반도체 소자를 제공한다. 상기 반도체 소자는 셀 영역 및 주변영역을 갖는 반도체 기판을 구비한다. 상기 반도체 기판 내에 셀 활성영역을 한정하는 소자분리막이 배치된다. 상기 셀 활성영역을 가로지르도록 상기 셀 활성영역 내에 채널 리세스가 배치된다. 상기 채널 리세스 내에 셀 게이트 전극이 매몰된다. 상기 셀 게이트 전극 및 상기 채널 리세스 사이에 셀 게이트 절연막이 개재된다. 셀 게이트 캐핑막이 상기 셀 게이트 전극을 덮는다. 상기 채널 리세스 양옆의 상기 셀 활성영역 상에 셀 에피택셜층들이 배치된다.
몇몇 실시예들에서, 상기 셀 게이트 캐핑막은 상기 셀 게이트 전극 상의 상기 채널 리세스를 채울 수 있다.
다른 실시예들에서, 상기 셀 게이트 캐핑막의 상부면은 상기 셀 활성영역의 표면과 실질적으로 동일한 레벨에 위치할 수 있다.
또 다른 실시예들에서, 상기 셀 에피택셜층들은 상기 셀 게이트 캐핑막 상으로 연장되어 상기 게이트 전극과 부분적으로 중첩될 수 있다.
또 다른 실시예들에서, 상기 셀 에피택셜층들 상에 금속 실리사이드층들이 배치될 수 있다.
또 다른 실시예들에서, 상기 반도체 소자는 상기 소자분리막에 의하여 상기 주변 영역에 한정된 주변 활성영역, 상기 주변 활성영역 상의 주변 게이트 전극, 상기 주변 게이트 전극 및 상기 반도체 기판 사이에 개재된 주변 게이트 절연막, 상기 주변 게이트 전극 및 상기 주변 게이트 절연막의 측벽들을 덮는 게이트 스페이서, 및 상기 게이트 스페이서를 갖는 상기 주변 게이트 전극 양옆의 상기 주변 활성영역 상의 주변 에피택셜층을 더 포함할 수 있다. 이 경우에, 상기 게이트 스페이서와 상기 셀 게이트 캐핑막은 동일한 물질막으로 이루어질 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 태양은 매몰 게이트 전극을 구비하는 반도체 소자의 제조방법들을 제공한다.
본 발명의 일실시예에 의하면, 상기 반도체 소자의 제조방법은 반도체 기판 내에 셀 활성영역을 한정하는 소자분리막을 형성하는 것을 구비한다. 상기 셀 활성영역 내에 상기 셀 활성영역을 가로지르는 채널 리세스들을 형성한다. 상기 채널 리세스들의 내벽들 상에 셀 게이트 절연막들을 형성한다. 상기 채널 리세스들 내에 매몰된 셀 게이트 전극들을 형성한다. 상기 셀 게이트 전극들을 덮는 셀 게이트 캐핑막들을 형성한다. 상기 채널 리세스들 양옆의 상기 셀 활성영역 상에 셀 에피택셜층들을 형성한다.
몇몇 실시예들에서, 상기 채널 리세스들을 형성하는 것은 상기 반도체 기판 상에 제1 도전막을 형성하고, 상기 제1 도전막 상에 상기 셀 활성영역을 가로지르는 개구부들을 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 사 용하여 상기 제1 도전막 및 상기 반도체 기판을 식각하고, 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
이 경우에, 상기 마스크 패턴을 형성하는 것은, 상기 제1 도전막 상에 상기 셀 활성영역의 양단부들과 중첩되는 부분들을 덮고, 상기 양단부들 사이의 중심부와 중첩되는 부분을 노출시키는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴의 측벽들을 덮는 희생 스페이서들을 형성하고, 상기 희생 스페이서들 사이를 채우는 제2 마스크 패턴을 형성하고, 상기 개구부들이 형성되도록 상기 희생 스페이서들을 선택적으로 제거하는 것을 포함할 수 있다.
이와는 달리, 상기 마스크 패턴을 형성하는 것은, 상기 제1 도전막 상에 상기 셀 활성영역의 양단부들과 중첩되는 부분들을 덮고, 상기 양단부들 사이의 중심부와 중첩되는 부분을 노출시키는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴 및 상기 제1 도전막을 콘포말하게 덮는 희생 절연막을 형성하고, 상기 제1 마스크 패턴의 상부면이 노출되도록 상기 희생 절연막을 평탄화하여, 상기 제1 마스크 패턴의 측벽들 및 상기 제1 마스크 패턴에 의하여 노출된 부분의 상기 제1 도전막을 콘포말하게 덮는 희생 절연막 패턴을 형성하고, 상기 희생 절연막 패턴을 갖는 결과물 상에 마스크막을 형성하고, 상기 제1 마스크 패턴이 노출되도록 상기 마스크막을 평탄화시키어 상기 희생 절연막 패턴 상에 잔존하는 제2 마스크 패턴을 형성하고, 상기 개구부들이 형성되도록 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각마스크로 사용하여 상기 희생 절연막 패턴을 식각하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 셀 게이트 전극을 형성하는 것은, 상기 채널 리세스들을 채우는 제2 도전막 패턴을 형성하고, 상기 반도체 기판이 노출되도록 상기 제1 도전막 및 상기 제2 도전막 패턴을 식각하는 것을 포함할 수 있다. 상기 셀 게이트 전극은 상기 셀 활성영역의 표면 보다 낮은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 셀 게이트 캐핑막들을 형성하는 것은, 상기 반도체 기판 상에 상기 셀 게이트 전극을 갖는 상기 채널 리세스를 채우는 절연막을 형성하고, 상기 반도체 기판이 노출되도록 상기 절연막을 식각하는 것을 포함할 수 있다. 상기 셀 게이트 캐핑막들은 상기 셀 활성영역의 표면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 셀 에피택셜층들은 상기 셀 게이트 캐핑막들 상으로 연장되도록 형성될 수 있다.
또 다른 실시예들에서, 상기 셀 에피택셜층들을 형성한 후에, 상기 셀 에피택셜층들 상에 금속 실리사이드층들을 형성할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 반도체 소자의 제조방법은 반도체 기판 내에 셀 활성영역 및 주변 활성영역을 한정하는 소자분리막을 형성하는 것을 구비한다. 상기 반도체 기판 상에 제1 도전막을 형성한다. 상기 제1 도전막 상에 상기 셀 활성영역을 가로지르는 개구부들을 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 사용하여 상기 제1 도전막 및 상기 반도체 기판을 식각하여 채널 리세스들을 형성한다. 상기 채널 리세스들의 내벽들 상에 셀 게이트 절연막들을 형성한다. 상기 채널 리세스들을 채우는 제2 도전막 패턴을 형성한다. 다음으로, 상기 제1 도전막을 패터닝하여 상기 주변 활성영역 상에 주변 게이트 전극을 형성함과 동시에 상기 제2 도전막 패턴을 리세스하여 상기 채널 리세스들 내에 매몰된 셀 게이트 전극들을 형성한다. 상기 셀 및 주변 게이트 전극들을 갖는 상기 반도체 기판 상에 콘포말한 절연막을 형성한다. 상기 절연막을 식각하여 상기 주변 게이트 전극의 측벽들 상에 게이트 스페이서를 형성함과 동시에 상기 셀 게이트 전극들을 덮는 셀 게이트 캐핑막들을 형성한다. 상기 채널 리세스들 양옆의 상기 셀 활성영역 상에, 그리고 상기 게이트 스페이서를 갖는 상기 주변 게이트 전극 양옆의 상기 주변영역 상에 에피택셜층들을 형성한다.
몇몇 실시예들에서, 상기 제1 도전막을 형성하기 전에, 상기 반도체 기판 상에 버퍼 절연막을 형성할 수 있다. 상기 버퍼 절연막은 적어도 상기 주변 게이트 전극 및 상기 주변 활성영역 사이에 잔존하여 주변 게이트 절연막으로 제공 될 수 있다.
다른 실시예들에서, 상기 제2 도전막 패턴을 형성한 후에, 상기 제1 도전막 및 상기 제2 도전막 패턴 상에 제3 도전막을 형성할 수 있다. 이 경우에, 상기 주변 게이트 전극을 형성하는 것은 상기 제1 도전막 및 상기 제3 도전막을 패터닝하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 13은 본 발명의 실시예들에 의한 반도체 소자의 제조방법들을 나타낸 단면도들이다.
먼저, 도 13을 참조하여 본 발명의 실시예들에 의한 반도체 소자들을 설명한다.
도 13을 참조하면, 셀 영역(C) 및 주변영역(P)을 구비하는 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다. 또한, 상기 반도체 기판(100)은 제1 도전형, 예를 들어 붕소(B)와 같은 P형 불순물들로 도핑된 P형 반도체 기판일 수 있다. 상기 반도체 기판(100) 내에 활성영역들을 한정하는 소자분리막(102)이 배치된다. 상기 소자분리막(102)은 실리콘 산화막으로 이루어질 수 있다. 상기 소자분리막(102)에 의하여 상기 셀 영역(C) 내에 셀 활성영역(102c)이 한정되고, 상기 주변 영역(P) 내에 주변 활성영역(102p)이 한정된다.
상기 셀 활성영역(102c) 내에 채널 리세스들(118)이 배치된다. 상기 채널 리세스들(118)은 상기 반도체 기판(100)의 표면으로 부터 소정 깊이 리세스 되고, 상기 셀 활성영역(102c)을 가로지르도록 배치될 수 있다. 또한, 도면에 도시되지는 않았지만, 상기 채널 리세스들(118)은 상기 셀 활성영역(102c)을 가로지르고, 상기 셀 활성영역(102c)과 인접하는 상기 소자 분리막(102)으로 연장될 수 있다. 상기 채널 리세스들(118) 내에는 셀 게이트 전극들(122′)이 배치된다. 상기 셀 게이트 전극들(122′)은 상기 채널 리세스들(118) 내에 매립될 수 있다. 즉, 상기 셀 게이트 전극들(122′)의 상부면은 상기 셀 활성영역(102c)의 표면, 보다 구체적으로는 상기 셀 활성영역(102C)의 상기 반도체 기판(100)의 표면 보다 낮은 레벨에 위치할 수 있다. 상기 셀 게이트 전극들(122′)은 예를 들어, 폴리 실리콘으로 이루어질 수 있다. 상기 폴리 실리콘은 제2 도전형을 갖는 불순물들, 예를 들어 인(P) 또는 비소(As)와 같은 N형 불순물들로 도핑될 수 있다. 또한, 상기 셀 게이트 전극들(122′)은 셀 게이트 절연막(120)에 의하여 상기 반도체 기판(100)으로부터 절연된다. 즉, 상기 셀 게이트 절연막(120)은 상기 셀 게이트 전극들(122′) 및 상기 채널 리세스(118)의 내벽들 사이에 개재된다. 상기 셀 게이트 절연막(120)은 실리콘 산화막일 수 있다.
상기 셀 게이트 전극들(122′)은 셀 게이트 캐핑막들(132c)에 의하여 덮혀진다. 상기 셀 게이트 캐핑막들(132c)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 상기 셀 게이트 캐핑막들(132c)은 상기 셀 게이트 전극들(122′) 상의 상기 채널 리세스들(118)을 채울 수 있다. 이 경우, 상기 셀 게이트 캐핑막들(132c)의 상부면들은 상기 셀 활성영역(102c)의 표면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 채널 리세스들(118) 양옆의 상기 셀 활성영역(102c) 내에는 소스 및 드레인 영역들(134s, 134d)이 배치될 수 있다. 이 경우, 상기 채널 리세스들(118) 사이에는 드레인 영역(134d)이 배치될 수 있으며, 소스 영역들(134s)은 상기 채널 리세스들(118)에 의하여 상기 드레인 영역(134d)으로 부터 이격될 수 있다. 상기 소스 및 드레인 영역들(134s, 134d)은 제2 도전형, 예를 들어 N형 불순물들로 도핑된 영역들일 수 있다.
상기 채널 리세스들(118) 양옆의 상기 셀 활성영역(102c) 상에, 즉 상기 소스 및 드레인 영역들(134s, 134d) 상에 셀 에피택셜층들(136c)이 배치된다. 상기 셀 에피택셜층들(136c)은 상기 셀 활성영역(102c)의 표면으로부터 에피택셜 성장된 단결정 실리콘층들 일 수 있으며, 상기 셀 게이트 전극들(122′)과 부분적으로 중첩되도록 상기 셀 게이트 캐핑막들(132c) 상으로 연장될 수 있다. 이에 더하여, 상기 셀 에피택셜층들(136c)은 상기 셀 게이트 캐핑막들(132c) 상으로 연장되고, 상기 소자분리막(102) 상으로도 연장될 수 있다. 이 경우에, 상기 셀 에피택셜층들(136c)의 평면적은 상기 소스 및 드레인 영역들(134s, 134d)의 평면적 보다 클 수 있다.
한편, 상기 주변 활성영역(102p) 상에는 주변 게이트 패턴(130)이 배치될 수 있다. 상기 주변 게이트 패턴(130)은 상기 주변 활성영역(102p) 상에 차례로 적층된 주변 게이트 절연막(104′), 주변 게이트 전극(128) 및 주변 게이트 캐핑막(126′)을 구비할 수 있다. 또한, 상기 주변 게이트 전극(128)은 차례로 적층된 폴리 실리콘막 패턴(106′) 및 금속막 패턴(124′)을 구비할 수 있다. 상기 금속막 패턴(124′)은 텅스텐 실리사이드와 같은 금속 실리사이드막 패턴(124′)일 수 있다.
상기 주변 게이트 패턴(130) 양옆의 상기 주변 활성영역(102p) 내에는 주변 불순물 영역들(134p)이 배치될 수 있다. 상기 주변 불순물 영역들(134p)은 예를 들어, N형 불순물들로 도핑된 영역들일 수 있다.
상기 주변 게이트 패턴(130)의 측벽들 상에는 게이트 스페이서들(132s)이 배치될 수 있다. 상기 게이트 스페이서들(132s)은 상기 셀 게이트 캐핑막들(132c)과 동일한 물질막일 수 있으며, 예를 들어, 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막일 수 있다.
상기 게이트 스페이서들(132s)을 갖는 상기 주변 게이트 패턴(130) 양옆의 상기 주변 활성영역들(102p) 상에는 주변 에피택셜층들(136p)이 배치될 수 있다. 상기 주변 에피택셜층들(136p)은 상기 셀 에피택셜층들(136c)과 동일한 에피택셜 공정을 통하여 형성될 수 있으며, 단결정 실리콘층일 수 있다.
상기 셀 에피택셜층들(136c) 및 상기 주변 에피택셜층들(136p)은 제2 도전형, 예를 들어 N형 불순물들로 도핑될 수 있다. 또한, 상기 셀 에피택셜층들(136c) 및 상기 주변 에피택셜층들(136p) 상에는 금속 실리사이드층들(138)이 배치될 수 있다. 상기 금속 실리사이드층들(138)은 예를 들어, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 또는 탄탈륨 실리사이드로 이루어질 수 있다.
상기 에피택셜층들(136c,136p), 상기 금속 실리사이드층들(138) 및 상기 주변 게이트 패턴(130)을 갖는 상기 반도체 기판(100) 상에 제1 층간절연막(140)이 배치될 수 있다. 상기 제1 층간절연막(140) 상에는 비트라인 패턴(148)이 배치될 수 있으며, 상기 비트라인 패턴(148)은 상기 제1 층간절연막(140)을 관통하는 제1 콘택 플러그(142)에 의하여 상기 금속 실리사이드층들(138)과 접할 수 있다. 그 결과, 상기 비트라인 패턴(148)은 상기 드레인 영역(134d)과 전기적으로 연결될 수 있다. 상기 비트라인 패턴(148)은 비트라인 도전막 패턴(144) 및 비트라인 캐핑막 패턴(146)의 적층막으로 이루어질 수 있다.
상기 제1 층간절연막(140) 상에 상기 비트라인 패턴(148)을 덮는 제2 층간절연막(150)이 배치될 수 있다. 상기 제2 층간절연막(150) 상에 스토리지 노드 전극들(156)이 배치될 수 있다. 상기 스토리지 노드 전극들(156)은 상기 제1 및 제2 층간절연막들(140,150)을 관통하는 제2 콘택 플러그들(154)에 의하여 상기 금속 실리사이드층들(138)과 접할 수 있다. 그 결과, 상기 스토리지 노드 전극들(156)은 상기 소스 영역들(134s)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 본발명의 실시예들에 의하면, 상기 셀 게이트 전극들(122′)은 상기 채널 리세스들(118) 내에 매몰되며, 상기 셀 게이트 캐핑막들(132c)에 의하여 덮혀진다. 또한, 상기 셀 에피택셜층들(136c)은 상기 소스 및 드레인 영역들(134s, 134d) 상에 배치된다. 상기 셀 에피택셜층들(136c)은 상기 셀 게이트 전극들(122′)과 부분적으로 중첩되도록 상기 셀 게이트 캐핑막들(132c) 상으로 연장될 수 있고, 이에 더하여 상기 소자분리막(102) 상으로도 연장될 수 있다. 그 결과, 상기 셀 에피택셜층들(136c)은 상기 소스 및 드레인 영역들(134s, 134d) 보다 큰 평면적을 가질 수 있다. 한편, 상기 셀 게이트 전극들(122′)은 상기 셀 게이트 캐핑막들(132c)에 의하여 덮혀지고, 상기 셀 에피택셜층들(136c)은 상기 셀 게이트 캐핑막들(132c) 상으로 연장되므로, 상기 셀 게이트 전극들(122′)과 상기 소스 및 드레인영역들(134s, 134d) 사이의 전기적 단락은 원천적으로 방지될 수 있 다.
본 발명의 실시에들에 의하면, 상기 채널 리세스들(118) 내에 상기 셀 게이트 전극들(122′)을 매몰시킴으로써 유효 채널 길이를 증가시켜 단채널 효과를 방지할 수 있다. 이에 더하여, 상기 셀 에피택셜층들(136c)을 상기 게이트 전극들(122′)과 중첩되도록 상기 셀 게이트 캐핑막들(132c) 상으로 연장시킴으로써 상기 콘택 플러그들(142,154)을 위한 충분한 콘택 면적을 확보할 수 있다. 그 결과, 단채널 효과를 방지함과 동시에 충분한 콘택 면적을 확보할 수 있게 되어 반도체 소자를 고집적화시킬 수 있다.
이하, 본 발명의 실시예들에 의한 반도체 소자의 제조방법들을 설명한다.
도 1을 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 제1 도전형, 예를 들어 P형 반도체 기판일 수 있다. 상기 반도체 기판(100) 내에 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 공지의 얕은 트렌치 분리(shallow trench isolation) 기술에 의하여 형성될 수 있으며, HDP(high density plasma) 산화막과 같은 실리콘 산화막으로 형성될 수 있다. 상기 소자분리막(102)에 의하여 상기 셀 영역(C)에 셀 활성영역(102c)이 한정되고, 상기 주변 영역(P)에 주변 활성영역(102p)이 한정된다.
상기 소자분리막(102)을 갖는 상기 반도체 기판(100) 상에 버퍼 절연막(104)을 형성할 수 있다. 상기 버퍼 절연막(104)은 예를 들어, 열산화 공정에 의한 실리콘 산화막으로 형성될 수 있다. 또한 상기 버퍼 절연막(104)은 금속 산화막, 금 속 산질화막 또는 금속 실리케이트막과 같은 고유전막으로 형성될 수도 있다. 다음으로, 상기 반도체 기판(100) 상에 제1 도전막(106)을 형성할 수 있다. 상기 제1 도전막(106)은 폴리 실리콘막으로 형성될 수 있다. 이 경우, 상기 폴리 실리콘막은 예를 들어, CVD(Chemical vapor deposition) 공정에 의하여 증착될 수 있으며, 증착 공정 중에 제2 도전형, 예를 들어 인(P) 또는 비소(As)와 같은 N형 불순물들로 인-시투(in-situ) 도핑될 수 있다. 또한, 상기 폴리 실리콘막은 예를 들어, CVD 공정에 의하여 증착된 후 이온 주입공정에 의하여 제2 도전형의 불순물들로 도핑될 수 있다. 상기 제1 도전막(106) 상에 제1 마스크막(108)을 형성할 수 있다. 상기 제1 마스크막(108)은 예를 들어 실리콘 질화막과 같은 절연막으로 형성될 수 있다.
도 2를 참조하면, 상기 제1 마스크막(108)을 패터닝하여 제1 마스크 패턴(108′)을 형성할 수 있다. 상기 제1 마스크막(108)은 통상의 사진 공정 및 식각공정에 의하여 패터닝될 수 있다. 상기 제1 마스크 패턴((108′)은, 도 2에 도시된 바와 같이, 상기 셀 활성영역(102c)의 양단부들과 중첩되는 부분의 상기 제1 도전막(106)을 덮고, 상기 양단부들 사이의 상기 셀 활성영역(102c) 사이의 중심부와 중첩되는 부분의 상기 제1 도전막(106)을 노출시키도록 형성될 수 있다. 한편, 상기 주변 영역(P)의 상기 제1 마스크막(108)은 제거되어 상기 주변 영역(P)의 상기 제1 도전막(106)은 노출될 수 있다.
도 3을 참조하면, 상기 제1 마스크 패턴(108′)의 측벽들을 덮는 희생 스페이서들(110)을 형성할 수 있다. 상기 희생 스페이서들(110)은 상기 제1 마스크 패 턴(108′)을 갖는 상기 반도체 기판(100) 상에 희생 절연막(도시하지 않음)을 콘포말하게 형성하고, 상기 희생 절연막을 전면 이방성 식각함으로써 형성될 수 있다. 상기 희생 스페이서들(110)은 상기 제1 마스크 패턴(108′)에 대하여 식각선택비를 갖는 물질막, 예를 들어, 상기 제1 마스크 패턴(108′) 보다 높은 식각률을 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 희생 스페이서들(110)은 실리콘 산화막 또는 폴리 실리콘막으로 형성될 수 있다.
상기 희생 스페이서들(110)을 갖는 상기 반도체 기판(100) 상에 제2 마스크막(도시하지 않음)을 콘포말하게 형성할 수 있다. 상기 제2 마스크막은 상기 희생 스페이서들(110) 보다 낮은 식각률을 갖는 물질막으로 형성할 수 있다. 또한, 상기 제2 마스크막은 상기 제1 마스크막과 동일한 물질막으로 형성할 수 있다. 예를 들어, 상기 제2 마스크막은 실리콘 질화막과 같은 절연막으로 형성될 수 있다. 다음으로, 상기 희생 스페이서들(110)의 상부면들이 노출되도록 상기 제2 마스크막을 평탄화할 수 있다. 그 결과, 상기 희생 스페이서들(110) 사이에 잔존하는 제2 마스크 패턴(112)이 형성된다. 한편, 상기 제2 마스크 패턴(112)은 상기 주변 영역(P)의 상기 제1 도전막(106)을 덮을 수 있다. 상기 희생 스페이서들(110)을 평탄화하는 것은 화학기계적 연마(Chemical mechanical polishing) 공정 또는 에치백(etch-back) 공정에 의하여 수행될 수 있다. 또한, 상기 평탄화 공정 중에 상기 제1 마스크 패턴(108′)의 상부면들 또한 노출될 수 있다.
도 4를 참조하면, 상기 희생 스페이서들(110)을 선택적으로(selectively) 제거할 수 있다. 상기 희생 스페이서들(110)은 상술한 바와 같이 상기 제1 마스크 패턴(108′) 및 상기 제2 마스크 패턴(112)에 대하여 식각 선택비를 갖는 물질막으로 이루진다. 예를 들어, 상기 제1 마스크 패턴(108′) 및 상기 제2 마스크 패턴(112)은 실리콘 질화막으로 이루어지고, 상기 희생 스페이서들(110)은 폴리 실리콘막으로 이루어질 수 있다. 이 경우, 상기 희생 스페이서들(110)은 예를 들어, 불산(HF)을 함유하는 용액을 에쳔트로 사용하는 습식 식각 공정을 통하여 선택적으로 제거될 수 있다. 상기 희생 스페이서들(110)을 선택적으로 제거한 결과, 상기 제1 도전막(106) 상에 상기 셀 활성영역(102c)을 가로지르는 개구부들(114)을 갖는 마스크 패턴(116)이 형성될 수 있다. 상기 마스크 패턴(116)은 상기 제1 마스크 패턴(108′) 및 상기 제2 마스크 패턴(112)으로 이루어 질 수 있다.
도 5를 참조하면, 상기 마스크 패턴(116)을 식각 마스크로 사용하여 상기 제1 도전막(106)을 식각하고, 이어서 상기 반도체 기판(100)을 소정 깊이로 식각한다. 그 결과, 상기 반도체 기판(100) 내에 상기 셀 활성영역(102c)을 가로지르는 채널 리세스들(118)이 형성된다. 도면에 도시되지는 않았지만, 상기 채널 리세스들(118)은 상기 셀 활성영역(102c)을 가로지르고, 상기 셀 활성영역(102c)과 인접하는 상기 소자 분리막(102)으로 연장될 수 있다.
상기 채널 리세스들(118)의 내벽들 상에 셀 게이트 절연막(120)을 형성한다. 상기 셀 게이트 절연막(120)은 열산화 공정에 의한 실리콘 산화막으로 형성될 수 있다. 또한, 상기 셀 게이트 절연막(120)은 CVD 공정 또는 ALD(Atomic layer depositoion) 공정을 사용하여 금속 산화막, 금속 산질화막 또는 금속 실리케이트막과 같은 고유전막으로 형성될 수도 있다. 한편, 도면에 도시하지는 않았지만, 상기 셀 게이트 절연막(120)을 형성하는 동안 상기 제1 도전막(106)의 노출된 상부면 및 측벽들 상에도 상기 셀 게이트 절연막(120)과 동일한 물질막이 형성될 수 있다. 예를 들어, 상기 셀 게이트 절연막(120)이 실리콘 산화막으로 형성되는 경우에, 상기 제1 도전막(106)의 노출된 상부면 및 측벽들 상에도 실리콘 산화막이 형성될 수 있다.
도 6을 참조하면, 상기 셀 게이트 절연막(120)을 갖는 상기 반도체 기판(100) 상에 제2 도전막(도시하지 않음)을 형성한다. 상기 제2 도전막은 폴리실리콘막으로 형성될 수 있으며, 상기 제1 도전막(106) 상에 채널 리세스들(118)을 채우도록 형성될 수 있다. 이 경우, 상기 폴리 실리콘막은 예를 들어, CVD(Chemical vapor deposition) 공정에 의하여 증착될 수 있으며, 증착 공정 중에 제2 도전형, 예를 들어 인(P) 또는 비소(As)와 같은 N형 불순물들로 인-시투(in-situ) 도핑될 수 있다. 또한, 상기 폴리 실리콘막은 예를 들어, CVD 공정에 의하여 증착된 후 이온 주입공정에 의하여 제2 도전형의 불순물들로 도핑될 수 있다.
이후, 상기 제2 도전막을 평탄화하여 상기 채널 리세스들(118) 내에 잔존하는 제2 도전막 패턴(122)을 형성한다. 상기 제2 도전막을 평탄화하는 것은 CMP 공정 또는 에치백 공정에 의하여 수행될 수 있으며, 상기 제1 도전막(106)의 상부면이 노출되도록 수행될 수 있다. 그 결과, 상기 제2 도전막 패턴(122)과 상기 제1 도전막(106)의 상부면들은 동일한 레벨을 가질 수 있다.
한편, 상술한 바와 같이 상기 셀 게이트 절연막(120)을 형성하는 동안에 상기 제1 도전막(106) 상에 셀 게이트 절연막(120)과 동일한 물질막이 형성될 수 있 다. 이 경우, 상기 제1 도전막(106) 상에 형성된 상기 물질막은 상기 제2 도전막을 평탄화 하는 동안에 제거될 수 있다.
도 7을 참조하면, 상기 제2 도전막 패턴(122)을 형성한 후에, 상기 제1 도전막(106) 및 상기 제2 도전막 패턴(122) 상에 제3 도전막(124) 및 캐핑 절연막(126)을 차례로 형성할 수 있다. 상기 제3 도전막(124)은 텅스텐과 같은 금속막으로 형성하거나, 텅스텐 실리사이드막과 같은 금속 실리사이드막으로 형성할 수 있다. 또한, 상기 캐핑 절연막(126)은 실리콘 질화막으로 형성할 수 있다.
도 8을 참조하면, 상기 캐핑 절연막(126), 상기 제3 도전막(124) 및 상기 제1 도전막(106)을 패터닝하여 상기 주변 활성영역(102p) 상에 주변 게이트 패턴(130)을 형성할 수 있다. 상기 주변 게이트 패턴(130)은 차례로 적층된 주변 게이트 전극(128) 및 주변 게이트 캐핑막(126′)을 구비할 수 있다. 또한, 상기 주변 게이트 전극(128)은 차례로 적층된 제1 도전막 패턴(106′) 및 제3 도전막 패턴(124′)으로 이루어질 수 있다. 한편, 상기 주변 게이트 패턴(130)을 형성하는 동안 상기 버퍼 절연막(104) 또한 패터닝될 수 있다. 그 결과, 상기 주변 게이트 전극(128) 및 상기 주변 활성영역(102p) 사이에 개재된 주변 게이트 절연막(104′)이 형성될 수 있다. 결과적으로, 상기 주변 게이트 패턴(130)은 상기 주변 활성영역(102p) 상에 차례로 적층된 주변 게이트 절연막(104′), 주변 게이트 전극(128) 및 주변 게이트 캐핑막(126′)으로 구성될 수 있다.
한편, 상기 주변 게이트 패턴(130)을 형성하는 동안 상기 셀 활성영역(102c) 상의 상기 캐핑 절연막(126), 상기 제3 도전막(124) 및 상기 제1 도전막(106)은 제거될 수 있다. 또한, 상기 제2 도전막 패턴들(122)은 상기 채널 리세스들(118) 내로 리세스 될 수 있다. 상기 제2 도전막 패턴들(122)은 상기 주변 게이트 패턴(130)을 형성하기 위한 식각 공정을 진행하고, 추가적인 과도 식각을 수행함으로써 상기 채널 리세스들(118) 내로 리세스될 수 있다. 그 결과, 상기 채널 리세스들(118) 내에 매몰된 셀 게이트 전극들(122′)이 형성될 수 있다. 상기 셀 게이트 전극들(122′)은 도 8에 도시된 바와 같이 상기 셀 활성영역(102c)의 표면보다 낮은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
도 9를 참조하면, 상기 주변 게이트 패턴(130) 및 상기 셀 게이트 전극들(122′)을 갖는 상기 반도체 기판(100) 상에 콘포말한 절연막(도시하지 않음)을 형성한다. 상기 절연막은 예를 들어, 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막으로 형성될 수 있다. 이후, 상기 절연막을 전면 이방성 식각할 수 있다. 그 결과, 상기 주변 게이트 패턴(130)의 측벽들을 덮는 게이트 스페이서들(132s)이 형성됨과 동시에 상기 셀 게이트 전극들(122′)의 상부면을 덮는 셀 게이트 캐핑막들(132c)이 형성될 수 있다. 상기 셀 게이트 캐핑막들(132c)은 상기 셀 게이트 전극들(122′) 상의 상기 채널 리세스들(118)을 채우도록 형성될 수 있다. 이 경우, 상기 셀 게이트 캐핑막들(132c)의 상부면들은 상기 셀 활성영역(102c)의 표면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 10을 참조하면, 상기 주변 게이트 패턴(130), 상기 게이트 스페이서들(132s) 및 상기 셀 게이트 캐핑막들(132c)을 이온 주입 마스크들로 사용하여 상기 반도체 기판(100) 내에 불순물들을 주입할 수 있다. 그 결과, 상기 채널 리세 스들(118) 사이의 상기 셀 활성영역(102c) 내에 드레인 영역(134d)이 형성되고, 상기 채널 리세스들(118)에 의하여 상기 드레인 영역(134d)으로 부터 이격된 상기 셀 활성영역(102c) 내에 소스 영역들(134s)이 형성될 수 있다. 또한, 상기 주변 게이트 패턴(130) 양옆의 상기 주변 활성영역(102p) 내에 주변 불순물 영역들(134p)이 형성될 수 있다. 상기 불순물들은 제2 도전형, 예를 들어 N형 불순물들일 수 있다.
한편, 상기 소스 및 드레인 영역들(134s, 134d) 및 상기 주변 불순물 영역들(134p)은 각각 별도의 이온 주입 공정들에 의하여 형성될 수도 있다. 즉, 상기 소스 및 드레인 영역들(134s, 134d)은 상기 주변 영역(102p)을 덮는, 예를 들어 포토레지스트막과 같은 이온 주입마스크를 사용한 이온 주입공정에 의하여 형성될 수 있고, 상기 주변 불순물 영역들(134p)은 상기 셀 영역(102c)을 덮는 다른 이온 주입마스크를 사용한 별도의 이온 주입공정에 의하여 형성될 수 있다.
다음으로, 선택적 에피택셜 공정을 수행하여 상기 소스 및 드레인 영역들(134s,134d)의 표면으로 부터 셀 에피택셜층들(136c)을 성장시킨다. 상기 셀 에피택셜층들(136c)은 단결정 실리콘층들일 수 있다. 상기 셀 에피택셜층들(136c)은 상기 셀 게이트 전극들(122′)과 부분적으로 중첩되도록 상기 셀 게이트 캐핑막들(132c) 상으로 연장될 수 있다. 이에 더하여, 상기 셀 에피택셜층들(136c)은 상기 셀 게이트 캐핑막들(132c) 상으로 연장되고, 상기 소자분리막(102) 상으로도 연장될 수 있다. 따라서, 상기 셀 에피택셜층들(136c)의 평면적은 상기 소스 및 드레인 영역들(134s, 134d)의 평면적 보다 클 수 있다.
본 발명의 실시예들에 의하면, 상기 셀 게이트 전극들(122′)은 상기 채널 리세스들(118) 내에 매몰되며, 상기 셀 게이트 캐핑막들(132c)에 의하여 덮혀진다. 따라서, 상기 셀 에피택셜층들(136c)은 상기 셀 게이트 전극들(122′)과의 전기적 단락에 대한 우려 없이 상기 셀 게이트 캐핑막들(132c) 상으로 연장될 수 있다. 그 결과, 실질적으로 상기 소스 및 드레인 영역들(134s, 134d)의 평면적을 증가시키는 효과를 얻을 수 있게 되어 후속의 콘택 형성에 필요한 충분한 면적을 얻을 수 있다.
한편, 상기 셀 에피택셜층들(136c)이 성장되는 동안 상기 주변 불순물 영역들(134p) 상에 주변 에피택셜층들(136c)이 형성될 수 있다. 상기 셀 에피택셜층들(136c) 및 상기 주변 에피택셜층들(136c)은 에피택셜 성장 공정 중에 제2 도전형, 예를 들어 N형 불순물들로 도핑될 수 있다. 이와는 달리, 에피택셜 성장 공정 후에 수행되는 별도의 이온 주입공정을 통하여 도핑될 수 도 있다.
도 11을 참조하면, 상기 에피택셜층들(136c,136p) 상에 금속 실리사이드층들(138)을 형성할 수 있다. 상기 금속 실리사이드층들(138)은 통상의 샐리사이드(salicide) 공정을 통하여 형성될 수 있으며, 예를 들어, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 또는 탄탈륨 실리사이드로 형성될 수 있다.
도 12를 참조하면, 상기 금속 실리사이드층들(138)을 형성한 후, 상기 반도체 기판(100) 상에 제1 층간절연막(140)을 형성할 수 있다. 상기 제1 층간절연막은 실리콘 산화막(140)으로 형성될 수 있다. 이어서, 통상의 다마신(damascene) 공정을 수행하여 상기 제1 층간절연막(140)을 관통하는 제1 콘택 플러그(142)를 형성할 수 있다. 상기 제1 콘택 플러그(142)는 상기 드레인 영역(134d) 상의 상기 금속 실리사이드층(138)과 접할 수 있다. 다음으로, 상기 제1 층간절연막(140) 상에 상기 제1 콘택 플러그(142)와 접하는 비트라인 패턴(148)을 형성할 수 있다. 상기 비트라인 패턴(148)은 상기 제1 층간절연막(140) 상에 비트라인 도전막 및 비트라인 캐핑막을 차례로 형성하고, 상기 비트라인 캐핑막 및 상기 비트라인 도전막을 차례로 패터닝함으로써 형성될 수 있다. 결과적으로, 상기 비트라인 패턴(148)은 차례로 적층된 비트라인 도전막 패턴(144) 및 비트라인 캐핑막 패턴(146)으로 구성될 수 있다.
도 13을 참조하면, 상기 제1 층간절연막(140) 상에 상기 비트라인 패턴(148)을 덮는 제2 층간절연막(150)을 형성할 수 있다. 상기 제2 층간절연막(150)은 실리콘 산화막으로 형성될 수 있다. 상기 제2 층간절연막(150) 및 상기 제1 층간절연막(140)을 관통하는 제2 콘택 플러그들(154)을 통상의 다마신 공정을 통하여 형성할 수 있다. 상기 제2 콘택 플러그들(154)은 상기 소스 영역들(134s) 상의 상기 금속 실리사이드층들(138)과 접할 수 있다. 이어서, 상기 제2 층간절연막(150) 상에 상기 제2 콘택 플러그들(154)과 접하는 스토리지 노드 전극들(156)을 형성하는 것을 포함하는 통상의 캐패시터 형성 공정을 수행할 수 있다.
도 14 내지 도 16은 본 발명의 다른 실시예들에 의한 반도체 소자의 제조방법들을 나타낸 단면도들이다.
도 14를 참조하면, 도 1 에서 설명된 바와 같은 공정들을 수행하여 제1 도전 막(106) 상에 제1 마스크막을 형성한 후, 상기 제1 마스크막을 패터닝하여 제1 마스크 패턴(308′)을 형성한다. 상기 제1 마스크 패턴(308′)은 상기 셀 활성영역(102c)의 양단부들과 중첩되는 부분의 상기 제1 도전막(106)을 덮고, 상기 양단부들 사이의 상기 셀 활성영역(102c) 사이의 중심부와 중첩되는 부분의 상기 제1 도전막(106)을 노출시키도록 형성될 수 있다. 한편, 도 2에서 설명된 바와 달리, 상기 제1 마스크 패턴(308′)은 상기 주변 영역(P)의 상기 제1 도전막(106)을 덮도록 형성될 수 있다.
다음으로, 상기 제1 마스크 패턴(308′)을 갖는 상기 반도체 기판(100) 상에 희생 절연막(도시하지 않음)을 콘포말하게 형성한다. 이후, 상기 제1 마스크 패턴(308′)의 상부면이 노출되도록 상기 희생 절연막을 평탄화한다. 그 결과, 상기 제1 마스크 패턴(308′)의 측벽들 및 상기 제1 마스크 패턴(308′)에 의하여 노출된 부분의 상기 제1 도전막(106)을 콘포말하게 덮는 희생 절연막 패턴(310)이 형성된다. 상기 희생 절연막은 상기 제1 마스크 패턴(308′)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 제1 마스크 패턴(308′)은 실리콘 질화막으로 형성되고, 상기 희생 절연막은 실리콘 산화막 또는 폴리실리콘막으로 형성될 수 있다.
도 15를 참조하면, 상기 희생 절연막 패턴(310)을 갖는 상기 반도체 기판(100) 상에 제2 마스크막(도시하지 않음)을 형성할 수 있다. 상기 제2 마스크막은 상기 제1 마스크 패턴(308′)과 동일한 물질막으로 형성될 수 있다. 다음으로, 상기 제1 마스크 패턴(308′)이 노출되도록 상기 제2 마스크막을 평탄화하여 상기 희생 절연막 패턴(310) 상에 잔존하는 제2 마스크 패턴(312)을 형성할 수 있다. 결과적으로, 상기 제2 마스크 패턴(312)은, 도 15에 도시된 바와 같이, 상기 제1 절연막 패턴(308′)의 측벽들 상에 형성된 부분의 상기 희생 절연막 패턴(310)을 노출시키고, 상기 제1 도전막(106) 상에 형성된 부분의 상기 희생 절연막 패턴(310)을 덮도록 형성될 수 있다.
도 16을 참조하면, 상기 제1 마스크 패턴(308′) 및 상기 제2 마스크 패턴(312)를 식각 마스크들로 사용하여 상기 희생 절연막 패턴(310)을 식각할 수 있다. 상기 희생 절연막 패턴(310)은 상기 제1 도전막(106)이 노출되도록 건식 이방성 식각 공정에 의하여 식각될 수 있다. 그 결과, 상기 제1 도전막(106) 상에 상기 셀 활성영역(102c)을 가로지르는 개구부들(314)을 갖는 마스크 패턴(316)이 형성될 수 있다. 상기 마스크 패턴(316)은 상기 제1 마스크 패턴(308′) 및 상기 제2 마스크 패턴(312)으로 이루어 질 수 있다. 또한, 상기 제2 마스크 패턴(312) 및 상기 제1 도전막(106) 사이에는 상기 제2 마스크 패턴(312)에 의하여 보호된 부분의 상기 희생 절연막 패턴(310)이 잔존할 수 있다. 이어서, 도 5 내지 도 13에서 설명된 바와 같은 공정들이 더 수행될 수 있다.
상술한 바와 같이 본 발명에 의하면, 셀 게이트 전극은 채널 리세스 내에 매몰되고 셀 게이트 캐핑막에 의하여 덮혀진다. 따라서, 상기 채널 리세스 양옆의 활성영역 상에 성장되는 에피택셜층들은 상기 셀 게이트 전극과 부분적으로 중첩되도록 상기 셀 게이트 캐핑막 상으로 연장될 수 있다. 그 결과, 단채널 효과에 의 한 문제점들을 방지함과 동시에 충분한 콘택 면적을 확보할 수 있다.

Claims (27)

  1. 셀 영역 및 주변영역을 갖는 반도체 기판;
    상기 반도체 기판 내에 배치되어 셀 활성영역을 한정하는 소자분리막;
    상기 셀 활성영역을 가로지르도록 상기 셀 활성영역 내에 배치된 채널 리세스;
    상기 채널 리세스 내에 매몰된 셀 게이트 전극;
    상기 셀 게이트 전극 및 상기 채널 리세스 사이에 개재된 셀 게이트 절연막;
    상기 셀 게이트 전극을 덮는 셀 게이트 캐핑막; 및
    상기 채널 리세스 양옆의 상기 셀 활성영역 상에 배치된 셀 에피택셜층들을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 셀 게이트 캐핑막은 상기 셀 게이트 전극 상의 상기 채널 리세스를 채우는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 셀 게이트 캐핑막의 상부면은 상기 셀 활성영역의 표면과 실질적으로 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 셀 에피택셜층들은 상기 셀 게이트 캐핑막 상으로 연장되어 상기 게이트 전극과 부분적으로 중첩되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 셀 에피택셜층들 상의 금속 실리사이드층들을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 채널 리세스 양옆의 상기 셀 활성영역 내의 소스 영역 및 드레인 영역을 더 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 소자분리막에 의하여 상기 주변 영역에 한정된 주변 활성영역;
    상기 주변 활성영역 상의 주변 게이트 전극;
    상기 주변 게이트 전극 및 상기 반도체 기판 사이에 개재된 주변 게이트 절연막;
    상기 주변 게이트 전극 및 상기 주변 게이트 절연막의 측벽들을 덮는 게이트 스페이서; 및
    상기 게이트 스페이서를 갖는 상기 주변 게이트 전극 양옆의 상기 주변 활성 영역 상의 주변 에피택셜층을 더 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 스페이서와 상기 셀 게이트 캐핑막은 동일한 물질막으로 이루어진 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판 내에 셀 활성영역을 한정하는 소자분리막을 형성하고,
    상기 셀 활성영역 내에 상기 셀 활성영역을 가로지르는 채널 리세스들을 형성하고,
    상기 채널 리세스들의 내벽들 상에 셀 게이트 절연막들을 형성하고,
    상기 채널 리세스들 내에 매몰된 셀 게이트 전극들을 형성하고,
    상기 셀 게이트 전극들을 덮는 셀 게이트 캐핑막들을 형성하고,
    상기 채널 리세스들 양옆의 상기 셀 활성영역 상에 셀 에피택셜층들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 채널 리세스들을 형성하는 것은,
    상기 반도체 기판 상에 제1 도전막을 형성하고,
    상기 제1 도전막 상에 상기 셀 활성영역을 가로지르는 개구부들을 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 사용하여 상기 제1 도전막 및 상기 반도체 기판을 식각하고,
    상기 마스크 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 제1 도전막 상에 상기 셀 활성영역의 양단부들과 중첩되는 부분들을 덮고, 상기 양단부들 사이의 중심부와 중첩되는 부분을 노출시키는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴의 측벽들을 덮는 희생 스페이서들을 형성하고,
    상기 희생 스페이서들 사이를 채우는 제2 마스크 패턴을 형성하고,
    상기 개구부들이 형성되도록 상기 희생 스페이서들을 선택적으로 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 제1 도전막 상에 상기 셀 활성영역의 양단부들과 중첩되는 부분들을 덮고, 상기 양단부들 사이의 중심부와 중첩되는 부분을 노출시키는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴 및 상기 제1 도전막을 콘포말하게 덮는 희생 절연막을 형성하고,
    상기 제1 마스크 패턴의 상부면이 노출되도록 상기 희생 절연막을 평탄화하여, 상기 제1 마스크 패턴의 측벽들 및 상기 제1 마스크 패턴에 의하여 노출된 부분의 상기 제1 도전막을 콘포말하게 덮는 희생 절연막 패턴을 형성하고,
    상기 희생 절연막 패턴을 갖는 결과물 상에 마스크막을 형성하고,
    상기 제1 마스크 패턴이 노출되도록 상기 마스크막을 평탄화시키어 상기 희생 절연막 패턴 상에 잔존하는 제2 마스크 패턴을 형성하고,
    상기 개구부들이 형성되도록 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각마스크로 사용하여 상기 희생 절연막 패턴을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 셀 게이트 전극을 형성하는 것은,
    상기 채널 리세스들을 채우는 제2 도전막 패턴을 형성하고,
    상기 반도체 기판이 노출되도록 상기 제1 도전막 및 상기 제2 도전막 패턴을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 셀 게이트 전극은 상기 셀 활성영역의 표면 보다 낮은 레벨에 위치하는 상부면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 셀 게이트 캐핑막들을 형성하는 것은,
    상기 반도체 기판 상에 상기 셀 게이트 전극을 갖는 상기 채널 리세스를 채우는 절연막을 형성하고,
    상기 반도체 기판이 노출되도록 상기 절연막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 셀 게이트 캐핑막들은 상기 셀 활성영역의 표면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 셀 에피택셜층들은 상기 셀 게이트 캐핑막들 상으로 연장되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 9 항에 있어서,
    상기 셀 에피택셜층들을 형성한 후에, 상기 셀 에피택셜층들 상에 금속 실리 사이드층들을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  19. 반도체 기판 내에 셀 활성영역 및 주변 활성영역을 한정하는 소자분리막을 형성하고,
    상기 반도체 기판 상에 제1 도전막을 형성하고,
    상기 제1 도전막 상에 상기 셀 활성영역을 가로지르는 개구부들을 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 사용하여 상기 제1 도전막 및 상기 반도체 기판을 식각하여 채널 리세스들을 형성하고,
    상기 채널 리세스들의 내벽들 상에 셀 게이트 절연막들을 형성하고,
    상기 채널 리세스들을 채우는 제2 도전막 패턴을 형성하고,
    상기 제1 도전막을 패터닝하여 상기 주변 활성영역 상에 주변 게이트 전극을 형성함과 동시에 상기 제2 도전막 패턴을 리세스하여 상기 채널 리세스들 내에 매몰된 셀 게이트 전극들을 형성하고,
    상기 셀 및 주변 게이트 전극들을 갖는 상기 반도체 기판 상에 콘포말한 절연막을 형성하고,
    상기 절연막을 식각하여 상기 주변 게이트 전극의 측벽들 상에 게이트 스페이서를 형성함과 동시에 상기 셀 게이트 전극들을 덮는 셀 게이트 캐핑막들을 형성하고,
    상기 채널 리세스들 양옆의 상기 셀 활성영역 상에, 그리고 상기 게이트 스 페이서를 갖는 상기 주변 게이트 전극 양옆의 상기 주변영역 상에 에피택셜층들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 도전막을 형성하기 전에, 상기 반도체 기판 상에 버퍼 절연막을 형성하는 것을 더 포함하되, 상기 버퍼 절연막은 적어도 상기 주변 게이트 전극 및 상기 주변 활성영역 사이에 잔존하여 주변 게이트 절연막으로 제공되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 19 항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 제1 도전막 상에 상기 셀 활성영역의 양단부들과 중첩되는 부분들을 덮고, 상기 양단부들 사이의 중심부와 중첩되는 부분을 노출시키는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴의 측벽들을 덮는 희생 스페이서들을 형성하고,
    상기 희생 스페이서들 사이를 채우는 제2 마스크 패턴을 형성하고,
    상기 개구부들이 형성되도록 상기 희생 스페이서들을 선택적으로 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 제1 도전막 상에 상기 셀 활성영역의 양단부들과 중첩되는 부분들을 덮고, 상기 양단부들 사이의 중심부와 중첩되는 부분을 노출시키는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴 및 상기 제1 도전막을 콘포말하게 덮는 희생 절연막을 형성하고,
    상기 제1 마스크 패턴의 상부면이 노출되도록 상기 희생 절연막을 평탄화하여, 상기 제1 마스크 패턴의 측벽들 및 상기 제1 마스크 패턴에 의하여 노출된 부분의 상기 제1 도전막을 콘포말하게 덮는 희생 절연막 패턴을 형성하고,
    상기 희생 절연막 패턴을 갖는 결과물 상에 마스크막을 형성하고,
    상기 제1 마스크 패턴이 노출되도록 상기 마스크막을 평탄화시키어 상기 희생 절연막 패턴 상에 잔존하는 제2 마스크 패턴을 형성하고,
    상기 개구부들이 형성되도록, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각마스크로 사용하여 상기 희생 절연막 패턴을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 19 항에 있어서,
    상기 제2 도전막 패턴을 형성한 후에,
    상기 제1 도전막 및 제2 도전막 패턴 상에 제3 도전막을 형성하는 것을 더 포함하되,
    상기 주변 게이트 전극을 형성하는 것은 상기 제1 도전막 및 상기 제3 도전막을 패터닝하는 것을 포함하는 것을 특징으로하는 반도체 소자의 제조방법.
  24. 제 19 항에 있어서,
    상기 셀 게이트 전극은 상기 셀 활성영역의 표면 보다 낮은 레벨에 위치하는 상부면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 19 항에 있어서,
    상기 셀 게이트 캐핑막들은 상기 셀 활성영역의 표면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 19 항에 있어서,
    상기 셀 에피택셜층들은 상기 셀 게이트 캐핑막들 상으로 연장되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 19 항에 있어서,
    상기 셀 에피택셜층들을 형성한 후에, 상기 셀 에피택셜층들 상에 금속 실리사이드층들을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
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