KR100972898B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100972898B1
KR100972898B1 KR1020080102089A KR20080102089A KR100972898B1 KR 100972898 B1 KR100972898 B1 KR 100972898B1 KR 1020080102089 A KR1020080102089 A KR 1020080102089A KR 20080102089 A KR20080102089 A KR 20080102089A KR 100972898 B1 KR100972898 B1 KR 100972898B1
Authority
KR
South Korea
Prior art keywords
active region
recess
gate
forming
gate pattern
Prior art date
Application number
KR1020080102089A
Other languages
English (en)
Other versions
KR20100042887A (ko
Inventor
김나현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080102089A priority Critical patent/KR100972898B1/ko
Publication of KR20100042887A publication Critical patent/KR20100042887A/ko
Application granted granted Critical
Publication of KR100972898B1 publication Critical patent/KR100972898B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 셀 트랜지스터와 활성 영역 사이에 저항을 줄이고 캐패시터의 용량을 증가시킬 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 소자분리막 및 게이트 패턴 상에 절연층을 매립한 반도체 기판 상에 비트 라인을 형성하는 단계 및 절연층의 상부를 식각하여 반도체 기판을 돌출시키기는 단계를 포함한다.
반도체, 리세스 게이트, 캐패시터

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR APPARATUS}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치를 제조함에 있어 불량을 줄이고, 제조된 고집적 반도체 기억 장치의 동작 특성을 향상시키는 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지 스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다. 이하에서는 3차원 채널 구조를 가진 셀 트랜지스터로서 사용되는 리세스 게이트를 포함하는 트랜지스터의 구조와 제조 공정을 설명한다.
도 1a 및 1b는 통상적인 반도체 기억 장치의 리세스 트랜지스터를 설명하기 위한 단면도이다. 구체적으로, 도 1a는 활성 영역 상부에 비트 라인 콘택이 형성된 영역의 단면을 도시하고 있고, 도 1b는 활성 영역 상부에 저장 노드 콘택이 형성된 영역의 단면을 도시하고 있다.
도 1a를 참조하면, 반도체 기판(100)에 활성 영역을 정의하기 위한 소자분리막(110)이 형성되어 있다. 하나의 활성 영역 상에는 두 개의 리세스 게이트 패턴(120)이 형성되어 있으며, 소자분리막(110) 상에는 더미 리세스 게이트 패턴(130)이 형성되어 있다. 리세스 게이트 패턴(120)은 게이트 하부 전극(122), 게이트 상부 전극(124), 및 게이트 하드마스크 절연막(126) 및 스페이서(128)로 구성되어 있다.
보다 구체적으로 설명하면, 채널 길이를 증가시키기 위해 반도체 기판(100) 내 활성 영역을 두 단계의 식각 공정을 통해 리세스를 형성한 후, 리세스를 포함한 활성 영역의 상부에 게이트 산화막(105)을 증착한 후 게이트 하부 전극(122)용 도전 물질을 매립한다. 이후, 게이트 하부 전극(122)을 매립하고, 게이트 하부 전극(122) 상에는 게이트 상부 전극(124)용 도전 물질, 절연막을 순차적으로 증착한 후 패터닝한다. 마지막으로, 게이트 하부 전극(122), 게이트 상부 전극(124), 및 게이트 하드마스크 절연막(126)의 측벽에 스페이서(128)를 형성한다.
리세스 게이트 패턴(120)을 포함한 구조물 상부에 제 1 층간 절연막(133)을 증착한 후, 도 1a에 도시된 바와 같이, 리세스 게이트 패턴(120)의 사이에 콘택홀을 형성하고 콘택홀에 도전 물질을 매립하여 비트 라인 플러그(140)를 형성한다. 이때, 비트 라인 플러그(140)는 이웃한 두 개의 리세스 게이트 패턴(120) 사이에 형성되는 것이 특징이다. 이어서, 비트 라인 플러그(140) 및 제 1 층간 절연막(133)상에 제 1 장벽 금속막(143)을 증착한 뒤, 비트 라인 콘택(145)과 비트 라인(150)을 형성한다. 비트 라인(150)의 상부에는 하드 마스크 질화막(160) 및 제 2 층간 절연막(135)을 증착하여 절연시킨다.
도 1b를 참조하면, 제 1 층간 절연막(133) 및 제 2 층간 절연막(135)를 식각하여 리세스 게이트 패턴(120) 사이에 콘택홀을 형성한 후, 콘택홀에 도전 물질을 매립하여 저장 노드 플러그(160)를 형성한다. 이때, 저장 노드 플러그(160)는 활성 영역에 형성된 리세스 게이트 패턴(120)과 소자분리막(110) 상에 형성된 더미 리세스 게이트 패턴(130) 사이에 형성되는 것이 특징이다. 이후, 저장 노드 플러그(160) 상에 제 2 장벽 금속막(163)을 증착한 뒤 저장 노드 콘택(165)을 형성한다.
전술한 바와 같이, 기존의 리세스 게이트 패턴(120)은 활성 영역에 게이트 패턴이 형성될 영역을 식각하여 리세스를 형성한 후 게이트 하부 전극(122)용 물질(예를 들면, 폴리)을 매립하여 형성한다. 게이트 하부 전극(122)이 활성 영역에 매립되어 있는 것을 제외하면, 리세스 게이트 트랜지스터는 기존의 평면 게이트 패턴을 가지는 평면(planar) 트랜지스터와 구조가 유사하다. 평면 트랜지스터 내 게 이트는 저항을 일정 범위 내로 조정하기 위해 적정량의 적정량의 폴리와 텅스텐을 혼합하여 증착함으로써 게이트 전극을 형성하였고, 게이트 전극의 상부에는 질화막을 증착하여 하드 마스크의 역활과 자기정렬콘택(self-aligned contact) 불량을 방지할 수 있도록 했다. 이러한 평면 트랜지스터의 구조는 전술한 리세스 게이트 패턴(120)을 포함하는 리세스 트랜지스터에도 그대로 적용된다.
게이트 하부 전극(122)의 일부가 매립되어 있다 하더라도, 게이트 상부 전극(124) 및 게이트 하드마스크 절연막(126) 등이 게이트 하부 전극(122) 상부에 형성되어 있어 리세스 게이트 패턴(120)의 높이는 여전히 높아진다. 하지만, 이러한 리세스 게이트 패턴(120)의 높이는 고집적 반도체 장치를 제조함에 있어 공정 마진을 줄이는 영향을 미친다.
집적도를 향상시키기 위해 디자인 규칙은 더욱 작아진다. 디자인 규칙에 따른 게이트 패턴의 폭은 점점 좁아지는 데 반하여 게이트 패턴의 높이는 여전히 유지되고 있는 경우, 종횡비(aspect ratio)가 높아지고 게이트 패턴이 무너지거나 기울어지는 현상이 발생하기 쉽다. 더욱이, 디자인 규칙이 작아지면서 이웃한 게이트 패턴의 사이에 플러그 및 콘택을 형성하는 과정에서 정렬 오차(misalign)가 발생하기 쉬워졌다. 결과적으로, 고집적 반도체 장치 내에서 콘택 형성을 위한 공정 마진을 확보하기 어려워짐에 따라 수율이 낮아지는 문제가 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내 활성 영역을 돌출시켜 캐패시터를 형성함으로써, 활성 영역과 캐패시터 사이의 접촉 저항을 줄이고 캐패시터의 정전 용량을 더 확보할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명은 소자분리막 및 게이트 패턴 상에 절연층을 매립한 반도체 기판 상에 비트 라인을 형성하는 단계 및 상기 절연층의 상부를 식각하여 상기 반도체 기판을 돌출시키기는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 돌출된 반도체 기판 상에 캐패시터를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 캐패시터의 하부 전극의 바닥면은 상기 돌출된 반도체 기판을 뒤 덮는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 반도체 기판에 상기 소자 분리막을 형성하여 활성 영역을 정의하는 단계, 상기 활성 영역에 상기 게이트 패턴을 매립하는 단계, 상기 소자 분리막의 상부를 식각하여 상기 활성 영역을 돌출시키는 단계, 및 상기 돌출된 활성 영역 사이에 상기 절연층을 매립하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 기판에 상기 게이트 패턴을 매립하는 단계는 상 기 활성 영역에 리세스를 형성하는 단계 및 상기 리세스 내 상기 게이트 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 활성 영역에 리세스를 형성하는 단계는 상기 활성 영역상에 마스크 공정을 이용하여 제 1 리세스를 형성하는 단계 및 상기 제 1 리세스의 저부를 등방성 식각하여 폭과 깊이를 넓히는 단계를 포함한다.
바람직하게는, 상기 리세스 내 게이트 패턴을 형성하는 단계는 상기 리세스의 측벽과 밑면에 제 1 게이트 산화막을 형성하는 단계, 상기 리세스 내 제 1 도전 물질을 증착하는 단계, 상기 게이트 산화막 및 상기 제 1 도전 물질을 식각하여 상기 리세스의 일부를 비우고 상기 리세스의 측면을 노출하는 단계, 상기 노출된 측면에 제 2 게이트 산화막을 형성하는 단계, 상기 제 2 게이트 산화막 상에 완충막을 증착하는 단계, 상기 완충막 상에 제 2 도전 물질을 증착하는 단계, 및 상기 제 2 게이트 산화막, 상기 완충막 및 상기 제 2 도전 물질을 식각하여 상기 리세스의 일부를 비우는 단계를 포함한다.
바람직하게는, 상기 제 1 도전 물질은 폴리, 상기 제 2 도전 물질은 텅스텐인 것을 특징으로 한다.
바람직하게는, 상기 돌출된 활성 영역 사이에 상기 절연층을 매립하는 단계는 상기 돌출된 활성 영역을 포함한 구조물에 절연 물질을 증착하는 단계 및 상기 활성 영역이 노출될 때까지 상기 절연 물질을 평탄화하는 단계를 포함한다.
바람직하게는, 상기 비트 라인은 상기 반도체 기판에 맞닿아 형성되는 것을 특징으로 한다.
또한, 본 발명은 소자분리막에 의해 정의된 활성 영역 및 상기 활성 영역 내 매립된 게이트 패턴을 포함하고, 상기 활성 영역은 상기 소자분리막 및 상기 게이트 패턴에 비하여 돌출되어 있는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치는 상기 게이트 패턴 사이에 상기 돌출된 활성 영역 상에 형성된 비트 라인 및 상기 소자분리막과 상기 게이트 패턴 사이에 상기 돌출된 활성 영역 상에 형성된 캐패시터를 더 포함한다.
바람직하게는, 상기 캐패시터의 하부 전극의 바닥면은 상기 돌출된 활성 영역을 뒤 덮는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴은 두 개의 서로 다른 도전 물질로 구성된 게이트 전극을 포함한다.
본 발명은 비트 라인이 형성될 영역과 캐패시터와 연결되는 저장 노드 영역이 돌출되어 있어 종래와 같이 저장 노드 콘택을 형성하기 위해 콘택홀을 형성할 필요가 없고, 콘택홀을 형성한 후 도전물질을 매립하여 형성하는 콘택에 비하여 노출된 활성 영역 모두를 캐패시터에 직접 연결하여 접촉 면적을 증가시킬 수 있어, 저항을 줄이고 캐패시터의 용량을 더 확보할 수 있는 장점이 있다.
아울러, 본 발명은 이웃한 게이트 패턴 사이의 활성 영역에 비트 라인을 직접 연결할 수 있어 비트 라인 콘택을 형성할 필요가 없으므로, 종래에 비하여 제조 공정을 줄일 수 있고 비트 라인 콘택 형성시 발생할 수 있는 정렬 오차로 인한 불량을 방지할 수 있는 장점이 있다.
나아가, 본 발명은 게이트 패턴을 반도체 기판에 완전히 매립함으로써, 고집적 반도체 장치의 제조 과정에서 종횡비가 높은 게이트 패턴이 무너지거나 기울어질 수 있는 문제를 극복할 수 있고 종래의 반도체 장치의 제조 방법에서 발생한 이웃한 게이트 패턴 사이에 형성되는 자기정렬콘택(self-aligned contact)의 형성 과정에서 정렬 오차로 인한 불량을 방지할 수 있어 종래에 비해 제조 공정이 줄어들어 생산 원가가 절감될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터에 적용할 수 있으며, 특히 고집적화에 따른 셀 트랜지스터의 크기가 줄어들면서 단채널 효과 등을 방지하기 위해 적용된 리세스 게이트를 포함하는 반도체 장치를 예로 들어 설명한다. 특히, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 비트 라인의 형성 후 활성 영역을 돌출시켜 캐패시터를 형성하여 접촉 저항을 줄이고 캐패시터의 정전 용량을 증가시킬 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a ~ 도 2j는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 리세스 트랜지스터 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 소자 분리막(210)을 형성하여 활성 영역을 정의한다. 이후, 활성 영역 내에 리세스(207)를 형성하고 리세스(207)의 측벽과 저부에 제 1 게이트 산화막(205)을 형성한다. 제 1 게이트 산화막(205) 상에 도전 물질인 폴리(212)를 증착한다.
도 2b를 참조하면, 종래의 리세스 게이트 패턴과 달리, 폴리(212) 및 제 1 게이트 산화막(205)을 리세스(207)의 하부에만 남기고 식각하여 제거함으로써 게이트 하부 전극(222)를 형성한다.
도 2c를 참조하면, 게이트 하부 전극(222) 형성을 위한 식각 공정을 통해 노출된 반도체 기판(200)(즉, 활성 영역) 상에 제 2 게이트 산화막(209)을 형성한다. 이후 도 2d에 도시된 바와 같이, 제 2 게이트 산화막(209) 상에 완충막(223)을 증착한다. 여기서, 완충막(223)은 후속 공정에서 형성되는 게이트 상부 전극의 계면 특성을 향상시키고 제 2 게이트 산화막(209)을 보호하기 위한 것이다.
도 2e에 도시된 바와 같이, 완충막(223) 상에 도전 물질인 텅스텐(214)을 증착하여 리세스(207)를 완전히 매립한다.
도 2f를 참조하면, 게이트 하부 전극(222) 상에 일정 두께의 텅스텐(W)으로 구성된 게이트 상부 전극(224)을 남기고 제거한다. 이러한 과정을 통해, 게이트 하부 전극(222) 및 게이트 상부 전극(224)으로 구성되는 게이트 패턴(220)이 형성된다. 이후, 소자 분리막(210)의 상부를 제거하여 활성 영역이 돌출되도록 한다.
도 2g를 참조하면, 활성 영역이 돌출된 반도체 기판(200) 상에 절연층(233)을 증착한다. 이때, 절연층(233)은 미세하게 패터닝된 돌출된 활성 영역 사이에 매립되어야 하므로, 캡필(gap fill) 특성이 우수한 절연막(예를 들면, SOD 등)을 사용하여 형성하는 것이 바람직하다.
도 2h를 참조하면, 절연층(233)을 활성 영역이 노출될 때까지 평탄화 식각을 한뒤, 게이트 패턴(220)의 상부에 형성된 절연층(233) 사이에 노출된 활성 영역 상 에 비트 라인(245)을 형성한다. 종래에서는 게이트 패턴이 활성 영역보다 높게 형성되어 있어 비트 라인과 활성 영역을 연결하기 위한 플러그나 콘택을 이웃한 게이트 패턴의 사이에 형성하여야 했다. 하지만, 본 발명에서는 게이트 패턴이 반도체 기판(200)에 매립되어 있기 때문에 비트 라인(245)과 활성 영역을 연결하기 위한 별도의 플러그 혹은 콘택이 필요하지 않다. 결과적으로, 본 발명에서는 별도의 플러그 혹은 콘택을 형성하기 위한 공정이 불필요해짐에 따라 반도체 장치의 제조 공정의 단계가 줄어들고 플러그 혹은 콘택을 형성할 때 발생할 수 있는 정렬 오차로 인한 불량을 방지할 수 있는 장점이 있다. 구체적으로 도시되지 않았지만, 비트 라인(245)을 형성하기 위해서는 금속 등의 도전 물질 층을 형성한 후 마스크 공정을 통해 패터닝하는 간단한 방법으로 형성할 수 있다.
도 2i에 도시된 바와 같이, 비트 라인(245)이 형성된 이후에 노출되어 있는 절연층(233)의 상부를 일부 식각하여 활성 영역을 돌출시킨다. 특히, 본 발명에서는 게이트 패턴(220) 및 소자분리막(210)의 상부에 동일한 물질의 절연층(233)이 형성되어 있어 식각선택비의 차이를 이용한 식각으로 활성 영역만을 돌출시키는 것이 가능하다. 그 결과, 게이트 패턴(220) 사이에 돌출된 활성 영역에는 이미 비트 라인(245)을 형성하였으나, 소자분리막(210)과 게이트 패턴(220) 상이에 돌출된 활성 영역(즉, 저장 노드가 형성되는 영역)은 아무 것도 형성되지 않는다.
도 2j를 참조하면, 소자분리막(210)과 게이트 패턴(220) 상이에 돌출된 활성 영역에 캐패시터의 하부 전극(270)을 형성할 수 있다. 캐패시터의 하부 전극(270)은 돌출된 활성 영역을 모두 덮을 수 있도록 형성될 수도 있고, 돌출된 활성 영역 의 상부만 덮을 수도 있다. 이를 통해, 본 발명에서는 캐패시터의 하부 전극(270)이 평면적인 구조가 아닌 3차원적인 입체적 구조를 가질 수 있어 캐패시터의 정전용량이 증가한다. 아울러, 돌출된 활성 영역과 캐패시터의 하부 전극(270)이 플러그 혹은 콘택을 통하지 않고 직접 연결됨에 따라, 활성 영역과 캐패시터 사이의 접합 저항을 감소시킬 수 있는 장점도 있다.
만약, 기존의 실린더형 혹은 콘케이브형과 같이 정전 용량을 증가시킬 수 있는 캐패시터를 형성하고자 하는 경우에는 도 2j에 형성된 캐패시터의 하부 전극(270)이 실린더형 혹은 콘케이브형 캐패시터의 밑면(바닥면)이 되도록 한다. 이 경우, 비트 라인(245)을 포함하는 구조물 상에 층간 절연막(미도시)을 형성하여 돌출된 활성 영역이 노출되도록 하고 캐패시터의 하부 전극을 형성한다. 결과적으로, 통상적인 실린더형 혹은 콘케이브형 캐패시터의 경우 콘택홀을 형성한 후 하부 전극을 형성할 때 하부 전극의 밑면은 평면적인 구조를 가지는 데에 비하여, 본 발명에서는 하부 전극의 밑면이 평면이 아닌 입체적인 구조를 가질 수 있어 전극의 면적이 증가한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소자분리막 및 게이트 패턴 상에 절연층을 매립한 반도체 기판 상에 비트 라인을 형성하는 단계 및 절연층의 상부를 식각하여 반도체 기판을 돌출시키기는 단계를 포함한다. 반도체 기판을 돌출시킨 이후, 돌출된 반도체 기판 상에 캐패시터를 형성한다. 이를 통해, 활성 영역과 캐패시터를 플러그 혹은 콘택을 통하지 않고 직접 연결함으로써 접촉 저항을 줄일 수 있고, 캐패시터의 하부 전극 면적을 동일한 평 면적 내에서 더욱 증가시킬 수 있어 캐패시터의 정전용량 확보가 용이하다.
또한, 본 발명은 비트 라인을 형성하는 과정에 있어서도 플러그 혹은 콘택의 형성이 불필요하여 정렬 오차 등으로 인한 불량을 방지할 수 있는 장점이 있으며, 게이트 패턴을 반도체 기판 내에 완전히 매립함으로써 고집적 회로에서 게이트 패턴이 큰 종횡비로 인해 기울어지거나 쓰러지는 현상을 막을 수도 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 1b는 통상적인 반도체 기억 장치의 리세스 트랜지스터를 설명하기 위한 단면도.
도 2a ~ 도 2j는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 리세스 트랜지스터 형성 방법을 설명하기 위한 단면도.

Claims (14)

  1. 소자분리막 및 게이트 패턴 상에 절연층을 매립한 반도체 기판 상에 비트 라인을 형성하는 단계; 및
    상기 절연층의 상부를 식각하여 상기 반도체 기판을 돌출시키기는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 돌출된 반도체 기판 상에 캐패시터를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 캐패시터의 하부 전극의 바닥면은 상기 돌출된 반도체 기판을 뒤 덮는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 기판에 상기 소자 분리막을 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역에 상기 게이트 패턴을 매립하는 단계;
    상기 소자 분리막의 상부를 식각하여 상기 활성 영역을 돌출시키는 단계; 및
    상기 돌출된 활성 영역 사이에 상기 절연층을 매립하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 반도체 기판에 상기 게이트 패턴을 매립하는 단계는
    상기 활성 영역에 리세스를 형성하는 단계; 및
    상기 리세스 내 상기 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 활성 영역에 리세스를 형성하는 단계는
    상기 활성 영역상에 마스크 공정을 이용하여 제 1 리세스를 형성하는 단계; 및
    상기 제 1 리세스의 저부를 등방성 식각하여 폭과 깊이를 넓히는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 리세스 내 게이트 패턴을 형성하는 단계는
    상기 리세스의 측벽과 밑면에 제 1 게이트 산화막을 형성하는 단계;
    상기 리세스 내 제 1 도전 물질을 증착하는 단계;
    상기 게이트 산화막 및 상기 제 1 도전 물질을 식각하여 상기 리세스의 일부를 비우고 상기 리세스의 측면을 노출하는 단계;
    상기 노출된 측면에 제 2 게이트 산화막을 형성하는 단계;
    상기 제 2 게이트 산화막 상에 완충막을 증착하는 단계;
    상기 완충막 상에 제 2 도전 물질을 증착하는 단계; 및
    상기 제 2 게이트 산화막, 상기 완충막 및 상기 제 2 도전 물질을 식각하여 상기 리세스의 일부를 비우는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제 1 도전 물질은 폴리, 상기 제 2 도전 물질은 텅스텐인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제4항에 있어서,
    상기 돌출된 활성 영역 사이에 상기 절연층을 매립하는 단계는
    상기 돌출된 활성 영역을 포함한 구조물에 절연 물질을 증착하는 단계; 및
    상기 활성 영역이 노출될 때까지 상기 절연 물질을 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 비트 라인은 상기 반도체 기판에 맞닿아 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 소자분리막에 의해 정의된 활성 영역; 및
    상기 활성 영역 내 매립된 게이트 패턴을 포함하고,
    상기 활성 영역은 상기 소자분리막 및 상기 게이트 패턴에 비하여 돌출되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 게이트 패턴 사이에 상기 돌출된 활성 영역 상에 형성된 비트 라인; 및
    상기 소자분리막과 상기 게이트 패턴 사이에 상기 돌출된 활성 영역 상에 형성된 캐패시터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 캐패시터의 하부 전극의 바닥면은 상기 돌출된 활성 영역을 뒤 덮는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 게이트 패턴은 두 개의 서로 다른 도전 물질로 구성된 게이트 전극을 포함하는 반도체 장치.
KR1020080102089A 2008-10-17 2008-10-17 반도체 장치의 제조 방법 KR100972898B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080102089A KR100972898B1 (ko) 2008-10-17 2008-10-17 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080102089A KR100972898B1 (ko) 2008-10-17 2008-10-17 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100042887A KR20100042887A (ko) 2010-04-27
KR100972898B1 true KR100972898B1 (ko) 2010-07-28

Family

ID=42218131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080102089A KR100972898B1 (ko) 2008-10-17 2008-10-17 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR100972898B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101855334B1 (ko) 2015-12-11 2018-06-08 에스티팜 주식회사 옥사졸리디논 유도체의 중간체 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040069515A (ko) * 2003-01-29 2004-08-06 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
KR100714900B1 (ko) 2006-06-09 2007-05-04 삼성전자주식회사 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
KR100819559B1 (ko) 2007-02-27 2008-04-08 삼성전자주식회사 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들
KR100835280B1 (ko) 2007-02-21 2008-06-05 삼성전자주식회사 반도체 기판으로 몰딩되는 하부 패턴과 정렬하는 상부패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040069515A (ko) * 2003-01-29 2004-08-06 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
KR100714900B1 (ko) 2006-06-09 2007-05-04 삼성전자주식회사 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
KR100835280B1 (ko) 2007-02-21 2008-06-05 삼성전자주식회사 반도체 기판으로 몰딩되는 하부 패턴과 정렬하는 상부패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들
KR100819559B1 (ko) 2007-02-27 2008-04-08 삼성전자주식회사 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들

Also Published As

Publication number Publication date
KR20100042887A (ko) 2010-04-27

Similar Documents

Publication Publication Date Title
KR101077302B1 (ko) 반도체 소자의 제조 방법
KR101119774B1 (ko) 반도체 소자 및 그 형성방법
KR101095817B1 (ko) 반도체 소자 및 그의 제조 방법
KR101194872B1 (ko) 반도체 기억 장치
KR101095745B1 (ko) 반도체 소자 및 그 제조 방법
KR101186038B1 (ko) 반도체 소자의 제조 방법
KR101087895B1 (ko) 반도체 소자 및 그의 제조 방법
KR101139987B1 (ko) 반도체 소자 및 그 제조 방법
KR101051571B1 (ko) 반도체 기억 소자 및 그 제조방법
CN109390285B (zh) 接触结构及其制作方法
US8580669B2 (en) Method for fabricating semiconductor device
KR101095802B1 (ko) 반도체 소자 및 그의 제조 방법
KR101935007B1 (ko) 반도체 소자 및 그 제조 방법
US8164140B2 (en) Method for fabricating semiconductor memory device
KR101095787B1 (ko) 반도체 소자 및 그 형성방법
KR101205160B1 (ko) 반도체 소자 및 그의 제조 방법
KR100972898B1 (ko) 반도체 장치의 제조 방법
KR100997295B1 (ko) 반도체 기억 장치와 그의 제조 방법
KR20110101709A (ko) 반도체 소자 및 그 제조 방법
KR100745063B1 (ko) 반도체장치의 랜딩 플러그 제조 방법
KR20120042575A (ko) 반도체 소자의 제조 방법
KR101004527B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
KR20130111727A (ko) 반도체 소자 및 그 제조 방법
KR20120067128A (ko) 반도체 소자의 제조 방법
KR20020024376A (ko) 반도체장치의 콘택 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee