KR101139987B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 매립 게이트 셀 구조에서 스토리지 노드 콘택과 접속되는 활성 영역의 측벽의 게이트 금속 물질을 비트라인 콘택의 측벽과 접속되는 활성 영역의 측벽의 게이트 금속 물질보다 더 식각함으로써 GIDL(Gate Induced Drain Leakage)을 방지하고, 매립 게이트 저항을 감소시켜 반도체 소자의 리프레쉬(refresh) 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 고집적 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 매립 워드라인 구조의 반도체 소자 및 그를 제조하는 방법에 관한 것이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인과의 전기적인 격리를 명확하게 할 수 있다.
그러나, 매립 워드 라인(매립 게이트)의 구조는 도전 물질(게이트 전극)과 활성 영역의 N형 정션(Junction) 또는 스토리지노드 콘택 사이에서 반도체 소자의 GIDL(Gate Induced Drain Leakage)에 의한 누설 전류가 증가하며, 상기 GIDL 특성의 열화로 인하여 전체 반도체 소자의 리프레쉬 특성은 저하되는 문제가 있다. 이러한 GIDL 특성에 의한 누설 전류의 증가를 방지하기 위하여 매립 워드 라인(매립 게이트)의 도전 물질(게이트 전극)을 많이 식각하여 스토리지노드 콘택과 도전 물질(게이트 전극) 간의 오버랩(Overlap) 면적을 최소화할 수 있다. 그러나, 이러한 매립 워드 라인(매립 게이트)의 도전 물질(게이트 전극)을 많이 식각하면 GIDL(Gate Induced Drain Leakage) 특성에 의한 누설 전류의 증가는 방지할 수 있지만 매립 워드 라인(매립 게이트) 저항이 증가하여 반도체 소자의 속도 저하를 일으키는 문제가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 매립 게이트 셀 구조에서 스토리지 노드 콘택과 접속되는 활성 영역의 측벽의 게이트 금속 물질을 비트라인 콘택의 측벽과 접속되는 활성 영역의 측벽의 게이트 금속 물질보다 더 식각함으로써 GIDL(Gate Induced Drain Leakage)을 방지하고, 매립 게이트 저항을 감소시켜 반도체 소자의 리프레쉬(refresh) 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판 내에 도전 물질을 매립하는 단계, 상기 도전 물질을 1차 식각하는 단계, 상기 도전 물질을 포함한 전면에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 및 상기 도전 물질을 식각하여 단차진 게이트를 형성하는 단계 및 단차진 상기 게이트를 포함한 전면에 제 2 절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 도전 물질을 매립하는 단계는 상기 반도체 기판에 활성 영역을 정의하는 소자분리영역을 형성하는 단계, 게이트 마스크를 이용하여 상기 반도체 기판을 식각하는 단계, 식각된 상기 반도체 기판에 게이트 산화막을 형성하는 단계 및 상기 게이트 산화막 상에 상기 도전 물질을 매립하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 활성 영역은 비트라인 콘택과 접속되는 활성 영역 및 스토리지 노드 콘택과 접속되는 활성 영역을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 비트라인 콘택이 접속되는 활성 영역과 접하는 도전 물질의 높이는 스토리지 노드 콘택이 접속되는 활성 영역과 접하는 도전 물질의 높이보다 더 높게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판을 식각하는 단계는 비등방 식각 공정을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 1차 식각하는 단계는 에치백(etchback) 공정을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 도전 물질은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN) 및 텅스텐(W)의 적층된 구조를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 단차진 게이트를 형성하는 단계는 상기 제 1 절연막 상에 스토리지 노드 콘택이 접속되는 활성 영역과 접하는 상기 도전 물질을 노출시키는 마스크를 형성하는 단계 및 상기 마스크를 이용하여 상기 제 1 절연막 및 상기 도전 물질을 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막을 증착하는 단계 후, 활성 영역이 노출될 때까지 상기 제 2 절연막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판에 활성 영역을 정의하는 소자분리영역 및 상기 반도체 기판 내에 형성된 게이트를 구비하되, 상기 게이트의 도전 물질이 단차를 갖는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 도전 물질은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN) 및 텅스텐(W)의 적층된 구조를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 활성 영역은 비트라인 콘택과 접속되는 활성 영역과 스토리지 노드 콘택과 접속되는 활성 영역을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 비트라인 콘택이 접속되는 활성 영역과 접하는 도전 물질의 높이는 스토리지 노드 콘택이 접속되는 활성 영역과 접하는 도전 물질의 높이보다 더 높게 형성되는 것을 특징으로 한다.
본 발명은 매립 게이트 셀 구조에서 스토리지 노드 콘택과 접속되는 활성 영역의 측벽의 게이트 금속 물질을 비트라인 콘택의 측벽과 접속되는 활성 영역의 측벽의 게이트 금속 물질보다 더 식각함으로써 GIDL(Gate Induced Drain Leakage)을 방지하고, 매립 게이트 저항을 감소시켜 반도체 소자의 리프레쉬(refresh) 특성을 개선할 수 있는 장점이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)에 활성 영역(110)을 정의하는 소자분리영역(미도시)을 형성한다. 이때, 활성 영역은 섬(island), 바(bar) 또는 라인(Line) 타입이 모두 가능하다. 또한, 소자분리영역은 STI(Shallow Trench isolation)공법으로 형성 가능하다. 여기서, 활성 영역(110)은 비트라인 콘택과 접속되는 활성 영역(A)과 스토리지 노드 콘택과 접속되는 활성 영역(B)으로 구분하여 정의한다.
먼저, 반도체 기판(100) 상에 패드(Pad) 산화막 및 패드(Pad) 질화막으로 구성된 패드 절연막(미도시)을 증착한다. 이후, 감광막(미도시)을 증착하고 활성 영역(110)을 정의하는 마스크를 이용하여 노광 공정을 수행한다. 이후, 노출된 패드 절연막과 반도체 기판(100)을 식각하여 형성된 트렌치(미도시)에 SOD(Spin On Dielectric) 물질을 매립하고 패드 절연막이 노출될 때까지 화학적 기계적 연마(chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각함으로써 소자분리영역(미도시)을 완성한다.
다음에는, 소자분리영역을 형성 후 노출된 활성 영역(110) 상에 N형 불순물을 이온 주입한다. 이후, 활성 영역(110)을 포함한 전체 표면 상부에 절연막(미도시) 또는 하드마스크층(미도시)을 증착한다.
다음에는, 절연막 또는 하드마스크층(미도시) 상에 감광막(미도시)을 형성한 후, 매립 게이트(buried gate)를 정의한 마스크를 이용하여 노광 공정을 수행하여 절연막 또는 하드마스크층을 패터닝 한다. 이후, 패터닝된 절연막 또는 하드마스크층을 식각 마스크로 하여 활성 영역(110) 및 소자분리영역을 식각하여 게이트 영역(120)을 형성한다. 이때, 게이트 영역(120)을 형성하기 위한 식각 공정은 비등방(Anisotropic) 식각 공정을 이용하는 것이 바람직하다. 이후, 게이트 영역(120)에 게이트 산화막(130)을 증착한다.
다음에는, 게이트 산화막(130)이 형성된 게이트 영역(120)을 포함한 전면에 도전 물질(140)을 증착한 후, 1차 식각하여 각각의 셀(cell) 들을 분리하는 게이트 패턴(150)을 형성한다. 이때, 1차 식각은 에치백(etchback) 공정을 이용하는 것이 바람직하며, 바람직하게는, 1차 식각을 통해 100Å ~ 500Å 깊이로 식각하는 것이 바람직하다. 더 바람직하게는 200Å ~ 300Å 깊이가 바람직하다. 또한, 도전 물질(140)은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN)과 텅스텐(W)이 적층된 구조를 포함하는 것이 바람직하다.
도 1b 및 도 1c를 참조하면, 게이트 패턴(150) 및 활성 영역(110) 상에 제 1 절연막(160)을 증착한다. 이때, 제 1 절연막(160)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
다음에는, 제 1 절연막(160) 상에 감광막(미도시)을 형성한 후, 스토리지 노드 콘택과 접속되는 활성 영역(B)과 접하는 게이트 패턴(150)의 일부를 노출시키는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(170)을 형성한다. 즉, 감광막 패턴(170)은 비트라인 콘택과 접속되는 활성영역(A) 및 게이트 패턴(150)의 일부를 차광하도록 형성된 패턴이 바람직하다.
도 1d를 참조하면, 감광막 패턴(170)을 식각 마스크로 제 1 절연막(160) 및 게이트 패턴(150)을 식각하여 비대칭 구조(단차를 갖는)의 게이트 패턴(155)을 형성한다. 여기서, 비대칭 구조의 게이트 패턴(155)은 비트라인 콘택과 접속되는 활성 영역(A)의 측벽의 게이트 금속 물질과 스토리지 노드 콘택과 접속되는 활성 영역(B)의 측벽의 게이트 금속 물질이 단차를 갖는 것을 의미한다. 즉, 비트라인 콘택과 접속되는 활성 영역(A)의 측벽의 게이트 금속 물질이 감광막 패턴(170)으로 인하여 차광되어 식각되지 않음으로써 스토리지 노드 콘택과 접속되는 활성 영역(B)의 측벽의 게이트 금속 물질보다 더 높은 높이(height) 또는 단차를 갖는다. 이러한 높이 또는 단차로 인하여 비트라인 콘택과 접속되는 활성 영역(A)과 게이트 금속 물질 간의 게이트 저항을 감소시키며, 스토리지 노드 콘택과 접속되는 활성 영역(B)과 게이트 금속 물질 간의 GIDL(Gate Induced Drain Leakage)을 개선할 수 있다.
도 1e 및 도 1f를 참조하면, 비대칭 구조의 게이트 패턴(155)을 포함한 전면에 제 2 절연막(180)을 증착한다. 이때, 제 2 절연막(180)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
이후, 활성 영역(110)이 노출될 때까지 제 2 절연막(180)을 화학적 기계적 연마(Chemical Mechanical Polishing)과 같은 방법을 이용하여 평탄화 식각(Chemical Mechanical Polishing)함으로써 매립 게이트(190)를 완성한다.
전술한 바와 같이, 본 발명은 매립 게이트 셀 구조에서 스토리지 노드 콘택과 접속되는 활성 영역의 측벽의 게이트 금속 물질을 비트라인 콘택의 측벽과 접속되는 활성 영역의 측벽의 게이트 금속 물질보다 더 식각함으로써 GIDL(Gate Induced Drain Leakage)을 방지하고, 매립 게이트 저항을 감소시켜 반도체 소자의 리프레쉬(refresh) 특성을 개선할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (15)
- 반도체 기판 내에 도전 물질을 매립하는 단계;
상기 도전 물질을 에치백 공정을 이용하여 식각하는 단계;
상기 도전 물질을 포함한 전면에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막 및 상기 도전 물질을 식각하여 단차진 게이트를 형성하는 단계; 및
단차진 상기 게이트를 포함한 전면에 제 2 절연막을 증착하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 도전 물질을 매립하는 단계는
상기 반도체 기판에 활성 영역을 정의하는 소자분리영역을 형성하는 단계;
게이트 마스크를 이용하여 상기 반도체 기판을 식각하는 단계;
식각된 상기 반도체 기판에 게이트 산화막을 형성하는 단계; 및
상기 게이트 산화막 상에 상기 도전 물질을 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 활성 영역은 비트라인 콘택과 접속되는 활성 영역 및 스토리지 노드 콘택과 접속되는 활성 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 3 항에 있어서,
상기 비트라인 콘택이 접속되는 활성 영역과 접하는 도전 물질의 높이는 상기 스토리지 노드 콘택이 접속되는 활성 영역과 접하는 도전 물질의 높이보다 더 높게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 반도체 기판을 식각하는 단계는 비등방 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 삭제
- 제 1 항에 있어서,
상기 도전 물질은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN) 및 텅스텐(W)의 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 단차진 게이트를 형성하는 단계는
상기 제 1 절연막 상에 스토리지 노드 콘택이 접속되는 활성 영역과 접하는 상기 도전 물질을 노출시키는 마스크를 형성하는 단계; 및
상기 마스크를 이용하여 상기 제 1 절연막 및 상기 도전 물질을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 절연막을 증착하는 단계 후, 활성 영역이 노출될 때까지 상기 제 2 절연막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 절연막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판에 활성 영역을 정의하는 소자분리영역; 및
상기 반도체 기판 내에 형성된 게이트의 도전 물질이 단차를 갖되, 비트라인 콘택이 접속되는 상기 활성 영역과 접하는 상기 도전 물질의 높이는 스토리지 노드 콘택이 접속되는 상기 활성 영역과 접하는 상기 도전 물질의 높이보다 더 높게 형성되는 것을 특징으로 하는 반도체 소자. - 제 12 항에 있어서,
상기 도전 물질은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN) 및 텅스텐(W)의 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자. - 삭제
- 삭제
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