KR101139464B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 제 1 활성 영역을 정의하는 소자분리막을 형성 후, 제 1 활성 영역과 소자분리막을 식각하여 매립 게이트 구조를 형성한 다음에 스토리지 노드와 연결되는 제 1 활성 영역을 단차지게 형성함으로써 후속 공정 시 스토리지 노드의 폴리실리콘막과 같은 불순물이 활성 영역으로 확산되는 현상을 방지하며 정션(junction)과 매립 게이트 구조의 오버랩(overlap) 면적이 줄어들어 GIDL(Gate Induced Drain Leakage) 발생을 감소시키고 반도체 소자의 리텐션(retention) 시간을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 고집적 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 매립 게이트 구조의 반도체 소자 및 그를 제조하는 방법에 관한 것이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인과의 전기적인 격리를 명확하게 할 수 있다.
그러나, 매립 워드 라인(매립 게이트)의 구조는 도전 물질(게이트 전극)과 활성 영역의 N형 정션(Junction) 사이에서 반도체 소자의 GIDL(Gate Induced Drain Leakage) 특성이 열화되며, 이러한 GIDL 특성의 열화로 인하여 전체 반도체 소자의 리프레쉬 특성은 저하된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 활성 영역(110)을 정의하는 소자분리영역(120)을 형성한다. 이때, 활성 영역(110)은 섬(island), 바(bar) 또는 라인(Line) 타입이 모두 가능하다. 또한, 소자분리영역(120)은 STI(Shallow Trench isolation) 공법으로 형성 가능하다. 그리고, 활성 영역(110)을 정의하는 소자분리영역(120)을 형성 후 노출된 활성 영역(110) 상에 N형 불순물을 이온 주입한다
다음에는, 반도체 기판(100) 상에 하드마스크층(130) 및 감광막(미도시)을 형성한다. 매립 게이트(buried gate)를 정의한 마스크를 이용하여 노광 공정을 수행하여 감광막 및 하드마스크층(130)을 패터닝 한다. 이후, 패터닝된 하드마스크층(130)을 식각 마스크로 하여 활성 영역(110) 및 소자분리영역(120)을 식각하여 게이트 영역(140)을 형성한다. 이때, 게이트 영역(140)을 형성하기 위한 식각 공정은 비등방(Anisotropic) 식각 공정을 이용한다.
도 1b를 참조하면, 게이트 영역(140)에 산화(Oxidation) 공정을 이용하여 게이트 산화막(150)을 형성한다. 다음으로, 게이트 영역(140) 내에 필드 산화막(155) 및 게이트 전극 물질(160)을 순차적으로 매립한 후, 에치백(etchback)하여 게이트 영역(140)의 일부에만 게이트 전극 물질(160) 및 필드 산화막(155)이 남는다. 그리고, 게이트 전극 물질(160)을 포함한 전면에 절연막(170)을 증착한다.
도 1c를 참조하면, 활성 영역(110)이 노출될 때까지 절연막(170)을 식각하여 비트라인 콘택홀을 형성한 후, 폴리실리콘막을 매립하여 비트라인 콘택 플러그(180)를 형성한다. 이후, 비트라인 콘택 플러그(180)와 연결되는 비트라인(190)을 형성한다.
다음에는, 활성 영역(110)이 노출될 때까지 절연막(170)을 식각하여 스토리지 노드 콘택홀을 형성한 후, 폴리실리콘막을 매립하여 스토리지 노드 콘택 플러그(200)를 형성한다. 이후, 스토리지 노드 콘택 플러그(200)와 연결되는 캐패시터(210)를 형성한다.
전술한 바와 같이, 스토리지 노드 콘택 플러그(200)를 형성하기 위하여 활성 영역(110)이 노출될 때까지 절연막(170)의 식각 공정 시 과도 식각 등으로 인하여 셀(Cell)의 정션(junction)과 매립 게이트의 게이트 전극 물질(160)과 오버랩(Overlap)되는 면적이 넓어져서 GIDL(Gate Induced Drain Leakage) 특성 열화가 발생함으로써 디램 구조의 리텐션(Retention) 시간을 감소시키는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판상에 제 1 활성 영역을 정의하는 소자분리막을 형성 후, 제 1 활성 영역과 소자분리막을 식각하여 매립 게이트 구조를 형성한 다음에 스토리지 노드와 연결되는 제 1 활성 영역을 단차지게 형성함으로써 후속 공정 시 스토리지 노드의 폴리실리콘막과 같은 불순물이 활성 영역으로 확산되는 현상을 방지하며 정션(junction)과 매립 게이트 구조의 오버랩(overlap) 면적이 줄어들어 GIDL(Gate Induced Drain Leakage) 발생을 감소시키고 반도체 소자의 리텐션(retention) 시간을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판에 제 1 활성 영역을 정의하는 소자분리영역을 형성하는 단계, 반도체 기판 내에 게이트 전극 물질 및 제 1 절연막이 증착된 매립 게이트를 형성하는 단계, 상기 제 1 활성 영역 및 상기 제 1 절연막을 식각하여 제 2 활성 영역을 형성하는 단계, 상기 제 2 활성 영역 및 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계, 상기 제 1 활성 영역과 연결된 비트라인 콘택 플러그를 형성하는 단계 및 상기 제 2 활성 영역과 연결된 스토리지 노드 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 및 제 2 절연막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 활성 영역을 형성하는 단계는 상기 소자분리영역과 접하는 영역보다 상기 소자분리영역과 접하지 않는 영역이 더 높은 높이(height)를 갖도록 형성하는 것을 특징으로 한다.
바람직하게는,상기 제 2 활성 영역을 형성하는 단계와 상기 제 2 절연막을 형성하는 단계 사이에 상기 제 2 활성 영역에 버퍼 산화막(buffer oxide)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는,상기 게이트 전극 물질은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드텅스텐(TiN/W)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 활성 영역을 형성하는 단계는 상기 제 1 절연막 상에 감광막을 형성하는 단계, 스토리지 노드 콘택 플러그와 연결되는 상기 제 1 활성 영역의 일부를 노출하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 마스크로 하여 상기 제 1 절연막 및 상기 제 1 활성 영역을 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 소자분리영역을 형성하는 단계와 상기 매립 게이트를 형성하는 단계 사이에 상기 활성 영역에 불순물을 이온 주입하여 정션(Junction)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는,상기 제 2 활성 영역을 형성하는 단계는 상기 제 1 활성 영역을 200Å ~ 800Å 깊이로 식각하는 것을 특징으로 한다.
바람직하게는,상기 비트라인 콘택 플러그를 형성하는 단계는 상기 제 1 활성 영역이 노출될 때까지 상기 제 2 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계 및 상기 비트라인 콘택홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 비트라인 콘택 플러그와 연결되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스토리지 노드 콘택 플러그를 형성하는 단계는 상기 제 2 활성 영역이 노출될 때까지 상기 제 2 절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계 및 상기 스토리지 노드 콘택홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스토리지 노드 콘택 플러그와 연결되는 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스토리지 노드 콘택홀을 형성하는 단계 후, 클리닝(cleaning) 공정을 실시하여 상기 제 2 절연막 및 버퍼 산화막을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판 내에 구비된 매립 게이트, 상기 반도체 기판에 정의된 소자분리영역과 단차를 갖는 활성 영역, 상기 단차를 갖는 활성 영역과 연결된 스토리지 노드 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 단차를 갖는 활성 영역은 상기 소자분리영역과 접하는 영역보다 상기 소자분리영역과 접하지 않는 영역이 더 높은 높이(height)를 갖는 것을 특징으로 한다.
바람직하게는, 상기 단차를 갖는 활성 영역 상에 구비된 버퍼 산화막(buffer oxide)을 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 기판상에 제 1 활성 영역을 정의하는 소자분리막을 형성 후, 제 1 활성 영역과 소자분리막을 식각하여 매립 게이트 구조를 형성한 다음에 스토리지 노드와 연결되는 제 1 활성 영역을 단차지게 형성함으로써 후속 공정 시 스토리지 노드의 폴리실리콘막과 같은 불순물이 활성 영역으로 확산되는 현상을 방지하며 정션(junction)과 매립 게이트 구조의 오버랩(overlap) 면적이 줄어들어 GIDL(Gate Induced Drain Leakage) 발생을 감소시키고 반도체 소자의 리텐션(retention) 시간을 개선할 수 있는 장점이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200) 상에 제 1 활성 영역(210)을 정의하는 소자분리영역(220)을 형성한다. 이때, 제 1 활성 영역(210)은 섬(island), 바(bar) 또는 라인(Line) 타입이 모두 가능하다. 또한, 소자분리영역(220)은 STI(Shallow Trench isolation) 공법으로 형성 가능하다. 그리고 제 1 활성 영역(210)을 정의하는 소자분리영역(220)을 형성 후 노출된 제 1 활성 영역(210) 상에 N형 불순물을 이온 주입한다.
다음에는, 반도체 기판(200) 상에 하드마스크층(미도시) 및 감광막(미도시)을 형성한다. 매립 게이트(buried gate)를 정의한 마스크를 이용하여 노광 공정을 수행하여 감광막 및 하드마스크층을 패터닝 한다. 이후, 패터닝된 하드마스크층을 식각 마스크로 하여 제 1 활성 영역(210) 및 소자분리영역(220)을 식각하여 게이트 영역(240)을 형성한다. 이때, 게이트 영역(240)을 형성하기 위한 식각 공정은 비등방(Anisotropic) 식각 공정을 이용하는 것이 바람직하다.
다음으로, 게이트 영역(240)에 산화(Oxidation) 공정을 이용하여 게이트 산화막(250)을 형성한다. 게이트 영역(240) 내에 필드(field) 절연막(255) 및 게이트 전극 물질(260)을 순차적으로 매립한 후, 에치백(etchback)하여 게이트 영역(240)의 일부에만 필드 절연막(255) 및 게이트 전극 물질(260)을 일부 남긴다.
그리고, 게이트 전극 물질(260) 및 제 1 활성 영역(210) 상에 제 1 절연막(270)을 증착한다. 이때, 제 1 절연막(270)은 실링(sealing) 질화막(Nitride)을 포함하는 것이 바람직하다.
다음에는, 제 1 절연막(270) 상에 감광막을 형성한 후, 후속 공정 중에 스토리지 노드와 연결되며, 제 1 활성 영역(210)의 일부를 노출하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(280)을 형성한다.
도 2b를 참조하면, 감광막 패턴(280)을 식각 마스크로 제 1 절연막(270), 게이트 산화막(250) 및 제 1 활성 영역(210)을 식각하여 제 2 활성 영역(210', 단차진 활성 영역)을 형성한다. 여기서, 제 1 절연막(270) 및 제 1 활성 영역(210)을 식각하는 깊이는 200Å ~ 800Å 깊이 정도를 식각하는 것이 바람직하다.
후속 공정에서 제 2 활성 영역(210')과 스토리지 노드 콘택 플러그의 연결 시 제 2 활성 영역(210')의 하부를 통해서 불순물이 확산되어 정션(junction)의 깊이가 낮아지며, 낮아진 정션의 깊이와 게이트 전극 물질(260)과의 오버랩되는 면적을 줄일 수 있는 장점이 있다. 이러한 오버랩된 면적을 줄어들면 GIDL(Gate Induced Drain Leakage) 발생을 감소되어 반도체 소자의 리텐션(retention) 시간을 개선할 수 있다.
다음으로, 제 2 활성 영역(210') 상에 버퍼 산화막(290)을 형성한다. 이때, 버퍼 산화막(290)은 제 2 활성 영역(210')의 실리콘(Si) 물질과 절연막(270) 간의 계면 특성을 완화하고 두 물질 간의 접촉 시 발생하는 트랩(trap) 발생을 억제할 수 있다.
도 2c를 참조하면, 버퍼 산화막(290), 제 1 절연막(270), 게이트 산화막(250), 소자분리막(220) 및 활성 영역(210, 210') 상에 제 2 절연막(300)을 증착한다. 이때, 제 2 절연막(300)은 질화막(Nitride)을 포함하는 것이 바람직하다.
도 2d 및 도 2e를 참조하면, 제 1 활성 영역(210)이 노출될 때까지 제 2 절연막(300)을 식각하여 비트라인 콘택홀을 형성한 후, 폴리실리콘막을 매립하여 비트라인 콘택 플러그(310)를 형성한다. 이후, 비트라인 콘택 플러그(310)와 연결되는 비트라인(320)을 형성한다.
다음에는, 제 2 활성 영역(210')이 노출될 때까지 제 2 절연막(300) 및 버퍼 산화막(290)을 식각하여 스토리지 노드 콘택홀(330)을 형성한 후, 폴리실리콘막을 매립하여 스토리지 노드 콘택 플러그(340)를 형성한다. 이후, 스토리지 노드 콘택 플러그(340)와 연결되는 캐패시터(350)를 형성한다.
전술한 바와 같이, 본 발명은 반도체 기판상에 제 1 활성 영역을 정의하는 소자분리막을 형성 후, 제 1 활성 영역과 소자분리막을 식각하여 매립 게이트 구조를 형성한 다음에 스토리지 노드와 연결되는 제 1 활성 영역을 단차지게 형성함으로써 후속 공정 시 스토리지 노드의 폴리실리콘막과 같은 불순물이 활성 영역으로 확산되는 현상을 방지하며 정션(junction)과 매립 게이트 구조의 오버랩(overlap) 면적이 줄어들어 GIDL(Gate Induced Drain Leakage) 발생을 감소시키고 반도체 소자의 리텐션(retention) 시간을 개선할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (16)
- 반도체 기판에 제 1 활성 영역을 정의하는 소자분리영역을 형성하는 단계;
반도체 기판 내에 게이트 전극 물질 및 제 1 절연막이 증착된 매립 게이트를 형성하는 단계;
상기 제 1 활성 영역 및 상기 제 1 절연막을 식각하여 제 2 활성 영역을 형성하는 단계;
상기 제 2 활성 영역 및 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;
상기 제 1 활성 영역과 연결된 비트라인 콘택 플러그를 형성하는 단계; 및
상기 제 2 활성 영역과 연결된 스토리지 노드 콘택 플러그를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 1 및 제 2 절연막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 2 활성 영역을 형성하는 단계는 상기 소자분리영역과 접하는 영역보다 상기 소자분리영역과 접하지 않는 영역이 더 높은 높이(height)를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 2 활성 영역을 형성하는 단계와 상기 제 2 절연막을 형성하는 단계 사이에 상기 제 2 활성 영역에 버퍼 산화막(buffer oxide)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 게이트 전극 물질은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄(Ti), 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드텅스텐(TiN/W)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 2 활성 영역을 형성하는 단계는
상기 제 1 절연막 상에 감광막을 형성하는 단계;
스토리지 노드 콘택 플러그와 연결되는 상기 제 1 활성 영역의 일부를 노출하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 마스크로 하여 상기 제 1 절연막 및 상기 제 1 활성 영역을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 소자분리영역을 형성하는 단계와 상기 매립 게이트를 형성하는 단계 사이에 상기 활성 영역에 불순물을 이온 주입하여 정션(Junction)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 2 활성 영역을 형성하는 단계는 상기 제 1 활성 영역을 200Å ~ 800Å 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 비트라인 콘택 플러그를 형성하는 단계는
상기 제 1 활성 영역이 노출될 때까지 상기 제 2 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계; 및
상기 비트라인 콘택홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 9 항에 있어서,
상기 비트라인 콘택 플러그와 연결되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 스토리지 노드 콘택 플러그를 형성하는 단계는
상기 제 2 활성 영역이 노출될 때까지 상기 제 2 절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계; 및
상기 스토리지 노드 콘택홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,
상기 스토리지 노드 콘택 플러그와 연결되는 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,
상기 스토리지 노드 콘택홀을 형성하는 단계 후, 클리닝(cleaning) 공정을 실시하여 상기 제 2 절연막 및 버퍼 산화막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판 내에 구비된 매립 게이트;
상기 반도체 기판에 정의된 소자분리영역과 단차를 갖는 활성 영역;
상기 단차를 갖는 활성 영역과 연결된 스토리지 노드 콘택 플러그를 구비하되, 상기 스토리지 노드 콘택 플러그의 일측벽과 상기 활성 영역이 연결된 것을 특징으로 하는 반도체 소자. - 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 14 항에 있어서,
상기 단차를 갖는 활성 영역은 상기 소자분리영역과 접하는 영역보다 상기 소자분리영역과 접하지 않는 영역이 더 높은 높이(height)를 갖는 것을 특징으로 하는 반도체 소자. - 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 14 항에 있어서,
상기 단차를 갖는 활성 영역 상에 구비된 버퍼 산화막(buffer oxide)을 더 포함하는 것을 특징으로 하는 반도체 소자.
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