KR20120042575A - 반도체 소자의 제조 방법 - Google Patents

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KR20120042575A
KR20120042575A KR1020100104313A KR20100104313A KR20120042575A KR 20120042575 A KR20120042575 A KR 20120042575A KR 1020100104313 A KR1020100104313 A KR 1020100104313A KR 20100104313 A KR20100104313 A KR 20100104313A KR 20120042575 A KR20120042575 A KR 20120042575A
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박정훈
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에스케이하이닉스 주식회사
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 셀 영역의 저장전극 콘택과 주변회로 영역의 비트라인 콘택을 동시에 형성하여 공정이 단순화되는 반도체 소자의 제조 방법을 제공하는 기술에 관한 것이다.
본 발명은 셀 영역의 반도체 기판 상부에 비트라인을 형성하고, 주변회로 영역의 반도체 기판 상부에 게이트를 형성하는 단계와, 비트라인 및 게이트를 포함하는 상기 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계와, 층간 절연막을 식각하여 상기 셀 영역에 저장전극 콘택홀 및 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계와, 층간 절연막을 식각하여 상기 주변회로 영역에 제 2 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE }
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립형 게이트 (Buried Gate)의 형성 방법에 관한 것이다.
반도체 메모리 소자는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 메모리 소자의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 게이트와 비트라인 간의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 게이트와 비트라인 간의 기생 캐패시턴스를 줄이기 위해 게이트를 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립형 게이트 구조가 제안되었다. 매립형 게이트 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 게이트가 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판 상에 형성되는 비트라인 또는 비트라인 콘택플러그와의 전기적인 격리를 보다 명확하게 할 수 있다. 이러한 매립형 게이트가 형성된 반도체 소자 및 그 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
먼저, 도 1a를 참조하면 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 반도체 기판(10) 상부에 활성영역을 정의하는 패드 절연막(미도시)을 형성한다. 그 다음, 패드 절연막(미도시)을 식각 마스크로 반도체 기판(10)을 식각하여 소자 분리용 트렌치를 형성하고, 산화막으로 이 트렌치를 매립하여 활성영역(15, 17a, 17b)을 정의하는 소자분리막(13)을 형성한다. 이때, 소자분리막(13)에 의해 활성영역(15, 17a, 17b)은 셀 영역의 활성영역(15), 주변회로 영역의 NMOS 활성영역(17a) 및 주변회로 영역의 PMOS 활성영역(17b)으로 나눌 수 있다.
이어서, 셀 영역의 패드 절연막(미도시)을 제거한 후 폴리실리콘을 매립하여 랜딩플러그 콘택(12)을 형성한다. 이때, 주변회로 영역은 패드 절연막(미도시) 형태로 잔류하도록 한다. 그 다음, 랜딩플러그 콘택(12)이 형성된 반도체 기판(10) 상부에 게이트 영역을 정의하는 산화막 패턴(14)을 형성한다. 그리고, 산화막 패턴(14)을 식각 마스크로 소자분리막(13) 및 셀 영역의 활성영역(15)을 식각하여 리세스를 형성한 후 이 리세스 저부에 도전물질(20)을 매립한다.
다음으로, 도전물질(20)이 매립된 리세스를 포함하는 반도체 기판(10) 상부에 실링 질화막(23)을 증착하여 매립형 게이트(25)를 형성한다. 이때, 주변회로 영역(Ⅱ)은 후속으로 진행되는 비트라인 형성 시 기판 상부로 돌출되는 일반적인 플래너 게이트(plannar gate)가 형성되므로 리세스를 형성하지 않는다.
그 다음, 비트라인 콘택영역의 실링 질화막(23) 및 산화막 패턴(14)을 식각하여 랜딩 플러그 콘택(12)이 노출되는 비트라인 콘택홀을 형성한다. 이어서, 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그(30)을 형성한다. 다음으로, 셀 영역(Ⅰ)에 비트라인 콘택플러그(30)와 연결되는 비트라인(50)을 형성하고, 주변회로 영역(Ⅱ)의 반도체 기판(10) 상부에 게이트(47)을 형성한다. 여기서, 비트라인(50)은 도전물질(43) 및 하드마스크층(45)을 포함하며, 게이트(47)은 게이트 폴리실리콘층(40), 도전물질(43) 및 하드마스크층(45)을 포함한다. 그 다음, 비트라인(50) 및 게이트(47)을 포함하는 전체 표면에 스페이서 물질(55)을 증착한 후 비트라인(50) 및 게이트(47)을 포함하는 전체 상부에 층간 절연막(60)을 형성한다.
도 1b를 참조하면, 층간 절연막(60) 상부에 셀 영역(Ⅰ)의 저장전극 콘택영역을 정의하는 제 1 마스크 패턴(69)을 형성한다. 이어서, 제 1 마스크 패턴(69)을 식각 마스크로 층간 절연막(60), 스페이서 물질(55) 및 산화막 패턴(14)을 식각하여 랜딩플러그 콘택(12)을 노출시키는 저장전극 콘택홀(63)을 형성한다.
다음으로, 도 1c를 참조하면 제 1 마스크 패턴(69)을 제거한 후 저장전극 콘택홀(63)에 도전물질을 매립하여 저장전극 콘택플러그(64)를 형성한다. 그 다음, 저장전극 콘택플러그(64)를 포함하는 층간 절연막(60) 상부에 주변회로 영역(Ⅱ)의 비트라인 콘택영역을 정의하는 제 2 마스크 패턴(70)을 형성한다. 이어서, 제 2 마스크 패턴(70)을 식각 마스크로 층간 절연막(60) 및 스페이서 물질(55)을 식각하여 반도체 기판(10)의 활성영역(17a, 17b) 및 게이트(47)의 도전물질(43)을 노출시키는 비트라인 콘택홀을 형성한다. 여기서, NMOS의 활성영역(17a)을 노출시키는 비트라인 콘택홀을 제 1 비트라인 콘택홀(71), PMOS의 활성영역(17b)을 노출시키는 비트라인 콘택홀을 제 2 비트라인 콘택홀(73)이라고 하고, 게이트(47)의 도전물질(43)을 노출시키는 비트라인 콘택홀을 제 3 비트라인 콘택홀(75)이라고 한다.
도 1d를 참조하면, 제 2 마스크 패턴(70)을 제거하고, 저장전극 콘택플러그(64)를 포함하는 층간 절연막(60) 상부에 제 1 비트라인 콘택홀(71)을 노출시키는 제 3 마스크 패턴(75)을 형성한다. 그 다음, 제 3 마스크 패턴(75)을 배리어로 NMOS의 활성영역(17a)에 1차 이온 주입을 진행한다.
도 1e를 참조하면, 제 3 마스크 패턴(75)을 제거한 후 제 2 비트라인 콘택홀(73)을 노출시키는 제 4 마스크 패턴(77)을 형성한다. 그 다음, 제 4 마스크 패턴(77)을 배리어로 PMOS의 활성영역(17b)에 2차 이온 주입을 진행한다. 이때, 1차 및 2차 이온 주입은 서로 다른 타입의 활성영역에 진행되므로, 다른 타입의 이온을 주입하여야 한다. 즉, 도 1d 및 도 1e에 도시된 마스크 공정은 각각 별도로 진행한다.
다음으로, 도 1f를 참조하면 제 4 마스크 패턴(77)을 제거한 후 제 1 비트라인 콘택홀(71), 제 2 비트라인 콘택홀(73) 및 제 3 비트라인 콘택홀(75)을 도전물질로 매립하여 각각 제 1 비트라인 콘택플러그(81), 제 2 비트라인 콘택플러그(83) 및 제 3 비트라인 콘택플러그(85)를 형성한다.
상술한 바와 같은 종래 기술에 있어서, 셀 영역의 저장전극 콘택홀과 주변회로 영역의 비트라인 콘택홀을 각각 형성하여 공정 단계가 복잡한 문제점이 있다.
또한, 주변회로 영역에 형성되는 비트라인 콘택홀은 서로 다른 타입의 활성영역을 노출시키고 있으므로, 서로 다른 타입의 이온을 이용하여 이온 주입을 진행하여야 한다. 따라서, 주변회로 영역의 비트라인 콘택홀을 형성하기 위한 마스크 공정과 각각의 비트라인 콘택홀에 대해 이온 주입을 진행하는 마스크 공정이 모두 별도로 진행되어야 하므로 공정 단계가 복잡하여 생산 비용이 증가되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 셀 영역의 저장전극 콘택과 주변회로 영역의 비트라인 콘택을 동시에 형성하여 공정이 단순화되는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 셀 영역의 반도체 기판 상부에 비트라인을 형성하고, 주변회로 영역의 반도체 기판 상부에 게이트를 형성하는 단계와, 비트라인 및 게이트를 포함하는 상기 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계와, 층간 절연막을 식각하여 상기 셀 영역에 저장전극 콘택홀 및 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계와, 층간 절연막을 식각하여 상기 주변회로 영역에 제 2 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 셀 영역에 비트라인을 형성하고, 주변회로 영역에 게이트를 형성하는 단계는 주변회로 영역의 상기 반도체 기판 상부에 폴리실리콘층을 형성하는 단계와, 셀 영역의 반도체 기판 상부 및 상기 주변회로 영역의 상기 폴리실리콘층 상부에 도전물질을 형성하는 단계와, 셀 영역의 도전물질과 상기 주변회로 영역의 도전물질 및 폴리실리콘층을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 도전물질은 텅스텐을 포함하는 물질인 것을 특징으로 하며, 셀 영역에 저장전극 콘택홀을 형성하고, 상기 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계는 셀 영역 및 주변회로 영역의 층간 절연막 상부에 상기 비트라인 양측 및 게이트 일측의 층간 절연막을 노출시키는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 층간 절연막을 식각하여 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 셀 영역에 저장전극 콘택홀을 형성하고, 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계 이후, 저장전극 콘택홀 및 상기 제 1 비트라인 콘택홀에 의해 노출된 상기 반도체 기판 내에 1차 이온주입 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하며, 층간 절연막을 식각하여 상기 주변회로 영역에 제 2 비트라인 콘택홀을 형성하는 단계 이후, 제 2 비트라인 콘택홀에 의해 노출된 상기 반도체 기판 내에 2차 이온주입 공정을 진행하는 단계를 더 포함하는 것을 특징으로 한다. 여기서, 1차 이온 주입 및 2차 이온 주입 공정은 반대 타입의 도펀트를 사용하여 진행하는 것을 특징으로 한다.
또한, 제 1 비트라인 콘택홀을 형성하는 단계 또는 제 2 비트라인 콘택홀 형성하는 단계에서, 제 1 비트라인 콘택홀 또는 제 2 비트라인 콘택홀 형성과 동시에 게이트를 노출시키는 제 3 비트라인 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 저장전극 콘택홀, 제 1 비트라인 콘택홀 및 제 2 비트라인 콘택홀 내벽에 배리어 메탈층을 형성하는 단계와, 배리어 메탈층이 형성된 상기 저장전극 콘택홀, 제 1 비트라인 콘택홀 및 제 2 비트라인 콘택홀 내에 금속층을 매립하여 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하며,배리어 메탈층을 형성하는 단계에서 배리어 메탈층은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
그리고, 셀 영역에 저장전극 콘택홀 및 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계에서, 저장전극 콘택홀과 제 1 비트라인 콘택홀을 동시에 형성하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과를 제공한다.
첫째, 주변회로 영역의 비트라인 콘택 형성 과정에서 공정 수를 감소시키고, 이로 인해 생산 비용도 감소시키는 효과를 제공한다.
둘째, 랜딩 플러그 콘택을 금속 물질로 형성함으로써, 셀 영역의 저항을 감소시키는 효과를 제공한다. 셀 영역의 저항이 감소함에 따라 오믹 콘택(omic contact)을 위한 추가 공정을 생략할 수 있다.
효과를 제공한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
먼저, 도 2a를 참조하면, 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 반도체 기판(100) 상부에 패드 절연막(101)을 형성한다. 그 다음, 패드 절연막(101) 및 반도체 기판(100)을 식각하여 활성영역을 정의하는 트렌치를 형성한다. 이어서, 트렌치에 소자분리용 절연막을 매립한 후 패드 절연막(101)이 노출될때까지 평탄화 공정을 진행하여 소자분리막(103)을 형성한다. 이때, 소자분리막(103)에 의해 활성영역(105, 107a, 107b)은 셀 영역의 활성영역(105, 이하, 제 1 활성영역), 주변회로 영역의 NMOS 활성영역(107a, 이하, 제 2 활성영역) 및 주변회로 영역의 PMOS 활성영역(107b, 이하, 제 3 활성영역)으로 나눌 수 있다.
다음으로, 도 2b를 참조하면 셀 영역의 패드 절연막(101)을 제거한 후 폴리실리콘을 매립하여 랜딩플러그 콘택(102)을 형성한다. 이때, 주변회로 영역은 패드 절연막(101)이 잔류하도록 한다. 그 다음, 랜딩플러그 콘택(102)이 형성된 반도체 기판(100) 상부에 게이트 영역을 정의하는 산화막 패턴(110)을 형성한다. 그리고, 산화막 패턴(110)을 식각 마스크로 소자분리막(103) 및 활성영역(105, 107a, 107b)을 식각하여 리세스를 형성한다. 이때, 산화막 재질인 소자분리막(103)과 실리콘 재질의 활성영역(105, 107a, 107b)간의 식각 선택비 차이에 의해 각 영역에서 리세스의 깊이가 달라지게 된다. 그리고, 주변회로 영역(Ⅱ)은 후속으로 진행되는 비트라인 형성 시 기판 상부로 돌출되는 일반적인 플래너 게이트(plannar gate)가 형성되므로 리세스를 형성하지 않는 것이 바람직하다.
이어서, 셀 영역(Ⅰ)에 게이트 산화 공정을 진행하여 리세스 내에 게이트 산화막(미도시)을 형성한다. 그 다음, 리세스를 포함하는 산화막 패턴(110) 표면에 배리어 메탈층(미도시)을 형성한다. 여기서, 배리어 메탈층(미도시)은 티타늄질화막(TiN)으로 형성하는 것이 바람직하다. 그리고 리세스를 포함하는 산화막 패턴(110) 상부에 도전물질(120)을 형성한다. 여기서 도전물질(120)은 텅스텐, 티타늄질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하며, 바람직하게는 텅스텐(W)으로 형성한다.
다음으로, 산화막 패턴(110)이 노출될때까지 CMP 공정을 진행하여 도전물질(120)을 평탄화한다. 이때, 상기 CMP 공정에 의해 산화막 패턴(110) 상부가 일부 제거(Loss)될 수 있다. 이후 에치백(Etch back) 공정으로 도전물질(120)을 더 식각하여, 도전물질(120)은 리세스 상측으로부터 일정 깊이 제거된 형태가 된다. 그 다음, 도전물질(120)이 매립된 리세스를 포함하는 반도체 기판(100) 상부에 제 1 실링 질화막(123)을 증착하여 매립형 게이트(125)를 형성한다. 여기서, 제 1 실링 질화막(123)은 매립형 게이트의 도전물질(120)을 완전히 매립하기 위해 형성한다.
그 다음, 제 1 실링 질화막(123) 상부에 비트라인 콘택영역을 정의하는 마스크 패턴(미도시)을 형성한다. 그리고, 마스크 패턴(미도시)을 식각 마스크로 제 1 실링 질화막(123)을 식각하여 비트라인 콘택홀(미도시)을 형성한 후 마스크 패턴(미도시)을 제거한다. 여기서, 비트라인 콘택홀(미도시)은 제 1 활성 영역(105)에 형성된 게이트(125) 사이의 랜딩 플러그 콘택(102)이 노출되도록 형성한다. 이때, 제 1 활성 영역(105)에 형성된 게이트(125)의 제 1 실링 질화막(123)도 일부 노출된다. 다음으로, 비트라인 콘택홀(미도시)을 포함하는 전체 상부에 폴리실리콘층, 금속층 및 이들의 조합 중 어느 하나를 포함하는 물질을 형성한 후 에치백 공정을 진행하여 비트라인 콘택플러그(130)를 형성한다.
다음으로, 비트라인 콘택플러그(130)를 포함하는 제 1 실링 질화막(123) 상부에 제 2 실링 질화막(135)을 증착한다. 그 다음, 제 2 실링 질화막(135) 상부에 주변회로 영역(Ⅱ)을 오픈시키는 마스크 패턴(미도시)을 형성한다. 그리고, 마스크 패턴(미도시)을 마스크로 주변회로 영역(Ⅱ)의 제 2 실링 질화막(135), 제 1 실링 질화막(123) 및 산화막 패턴(110)을 식각하여 제거한다.
다음으로, 도 2c를 참조하면 게이트 산화 공정을 진행하여 셀 영역(Ⅰ)의 제 2 실링 질화막(135) 및 주변회로 영역(Ⅱ)의 반도체 기판(100) 표면에 게이트 산화막(미도시)을 형성한다. 게이트 산화막(미도시)은 주변회로 영역(Ⅱ)의 게이트 형성 공정을 위해 진행하는 공정이다. 이어서, 게이트 산화막(미도시) 상부에 게이트 폴리실리콘층(140)을 형성한다. 그 다음, 도 2d에 도시된 바와 같이 셀 영역(Ⅰ)의 게이트 폴리실리콘층(140), 게이트 산화막(미도시) 및 제 2 실링 질화막(135)을 제거한다.
그 다음, 도 2e를 참조하면 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 반도체 기판(100) 상부에 도전물질(143) 및 하드마스크층(145)을 형성한다. 그 다음, 셀 영역(Ⅰ)의 하드마스크층(145), 도전물질(143)을 식각하여 비트라인(150)을 형성한다. 이와 동시에 주변회로 영역(Ⅱ)의 하드마스크층(145), 도전물질(143), 게이트 폴리실리콘층(140) 및 게이트 산화막(미도시)을 식각하여 게이트(147)을 형성한다. 이어서, 셀 영역(Ⅰ)의 비트라인(150) 및 주변회로 영역(Ⅱ)의 게이트(147)을 포함하는 반도체 기판(100) 전체 표면에 스페이서 물질(155)을 형성한다. 스페이서 물질(155)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 그리고, 스페이서 물질(155) 상부에 층간 절연막(160)을 형성한 후 비트라인(150) 및 게이트(147) 상부의 스페이서 물질(155)이 노출될때까지 평탄화 공정을 진행한다.
다음으로, 도 2f를 참조하면 층간 절연막(160) 상부에 셀 영역(Ⅰ)의 비트라인(150) 양측과 주변회로 영역(Ⅱ)의 게이트(147) 일측을 노출시키는 제 1 마스크 패턴(169)을 형성한다. 그 다음, 제 1 마스크 패턴(169)을 식각 마스크로 층간 절연막(160)을 식각하여 셀 영역(Ⅰ)에 저장전극 콘택홀(163)을 형성하고, 주변회로 영역(Ⅱ)에 제 1 비트라인 콘택홀(165)을 형성한다. 이때, 저장전극 콘택홀(163)은 랜딩 플러그 콘택(102)이 노출되도록 형성되며, 제 1 비트라인 콘택홀(165)은 주변회로 영역의 NMOS 활성영역(107a)이 노출되도록 형성된다.
그 다음, 저장전극 콘택홀(163) 및 제 1 비트라인 콘택홀(165)에 의해 노출된 영역에 1차 이온 주입을 진행한다. 이때, 1차 이온 주입은 콘택의 저항 감소를 위해 진행하는 것이 바람직하다.
그 다음, 도 2g를 참조하면, 제 1 마스크 패턴(169)을 제거한 후 저장전극 콘택홀(163) 및 제 1 비트라인 콘택홀(165)을 포함하는 층간 절연막(160) 상부에 주변회로 영역(Ⅱ)의 게이트(147) 상부 및 게이트(147) 타측을 노출시키는 제 2 마스크 패턴(170)을 형성한다.
그리고, 도 2h에 도시된 바와 같이 제 2 마스크 패턴(170)을 식각 마스크로 층간 절연막(160)을 식각하여 제 2 비트라인 콘택홀(173) 및 제 3 비트라인 콘택홀(175)을 형성한다. 이때, 제 2 비트라인 콘택홀(173)은 게이트(147) 타측에 PMOS 활성영역(107b)이 노출되도록 형성하고, 제 3 비트라인 콘택홀(175)은 게이트(147)의 도전물질(143)이 노출되도록 형성한다.
이어서, 제 2 비트라인 콘택홀(173) 및 제 3 비트라인 콘택홀(175)에 의해 노출된 영역에 2차 이온 주입을 진행한다. 이때, 2차 이온주입은 1차 이온주입과 마찬가지로 콘택의 저항을 감소시키기 위해 진행하며, 2차 이온주입은 1차 이온주입과 반대 타입의 이온을 이용하여 진행하는 것이 바람직하다.
다음으로, 도 2i를 참조하면 셀 영역(Ⅰ)의 저장전극 콘택홀(163)과 주변회로 영역(Ⅱ)의 제 1 비트라인 콘택홀(171) 제 2 비트라인 콘택홀(173) 및 제 3 비트라인 콘택홀(175) 내벽에 배리어 메탈층을 형성한 후 금속층을 매립한다. 그 다음, 층간 절연막(160)이 노출될때까지 평탄화 공정을 진행하여 셀 영역(Ⅰ)에 저장전극 콘택플러그(178)를 형성하고, 주변회로 영역(Ⅱ)에 제 1 비트라인 콘택플러그(180), 제 2 비트라인 콘택플러그(182) 및 제 3 비트라인 콘택플러그(184)를 형성한다.
상술한 본 발명은 셀 영역의 저장전극 콘택홀과 주변회로 영역의 NMOS 영역에 연결되는 비트라인 콘택홀을 동시에 형성하고, 1차 이온 주입을 진행한다. 그리고, PMOS 영역에 연결되는 비트라인 콘택홀을 형성하고, 2차 이온 주입을 진행한다. 이와 같이 마스크 공정을 두 번만 진행함으로써 소자의 제조 공정이 단순화되고 비용이 감소하는 효과를 얻을 수 있다.
또한, 셀 영역의 저장전극 콘택홀에 금속층을 매립하여 콘택플러그를 형성함으로써, 셀 영역의 콘택 저항을 감소시키는 효과를 얻을 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 101 : 패드 절연막
102 : 랜딩플러그 콘택 103 : 소자분리막
105 : 활성영역 107a : NMOS 활성영역
107b : PMOS 활성영역

Claims (11)

  1. 셀 영역의 반도체 기판 상부에 비트라인을 형성하고, 주변회로 영역의 반도체 기판 상부에 게이트를 형성하는 단계;
    상기 비트라인 및 게이트를 포함하는 상기 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 셀 영역에 저장전극 콘택홀 및 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계; 및
    상기 층간 절연막을 식각하여 상기 주변회로 영역에 제 2 비트라인 콘택홀을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 셀 영역에 비트라인을 형성하고, 주변회로 영역에 게이트를 형성하는 단계는
    상기 주변회로 영역의 상기 반도체 기판 상부에 폴리실리콘층을 형성하는 단계;
    상기 셀 영역의 반도체 기판 상부 및 상기 주변회로 영역의 상기 폴리실리콘층 상부에 도전물질을 형성하는 단계; 및
    상기 셀 영역의 도전물질과 상기 주변회로 영역의 도전물질 및 폴리실리콘층을 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 2에 있어서,
    상기 도전물질은 텅스텐을 포함하는 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 셀 영역에 저장전극 콘택홀을 형성하고, 상기 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계는
    상기 셀 영역 및 주변회로 영역의 상기 층간 절연막 상부에 상기 비트라인 양측 및 게이트 일측의 층간 절연막을 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 층간 절연막을 식각하여 반도체 기판을 노출시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    셀 영역에 저장전극 콘택홀을 형성하고, 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계 이후,
    상기 저장전극 콘택홀 및 상기 제 1 비트라인 콘택홀에 의해 노출된 상기 반도체 기판 내에 1차 이온주입 공정을 진행하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 층간 절연막을 식각하여 상기 주변회로 영역에 제 2 비트라인 콘택홀을 형성하는 단계 이후,
    상기 제 2 비트라인 콘택홀에 의해 노출된 상기 반도체 기판 내에 2차 이온주입 공정을 진행하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 6에 있어서,
    상기 1차 이온 주입 및 2차 이온 주입 공정은 반대 타입의 도펀트를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 1에 있어서,
    상기 제 1 비트라인 콘택홀을 형성하는 단계 또는 제 2 비트라인 콘택홀 형성하는 단계에서,
    상기 제 1 비트라인 콘택홀 또는 상기 제 2 비트라인 콘택홀 형성과 동시에 상기 게이트를 노출시키는 제 3 비트라인 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 1에 있어서,
    상기 저장전극 콘택홀, 제 1 비트라인 콘택홀 및 제 2 비트라인 콘택홀 내벽에 배리어 메탈층을 형성하는 단계;
    상기 배리어 메탈층이 형성된 상기 저장전극 콘택홀, 제 1 비트라인 콘택홀 및 제 2 비트라인 콘택홀 내에 금속층을 매립하여 콘택플러그를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 배리어 메탈층을 형성하는 단계에서
    상기 배리어 메탈층은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 1에 있어서,
    상기 셀 영역에 저장전극 콘택홀 및 주변회로 영역에 제 1 비트라인 콘택홀을 형성하는 단계에서,
    상기 저장전극 콘택홀과 상기 제 1 비트라인 콘택홀을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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