KR101095817B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 콘택 플러그과 게이트 패턴 사이에 충돌이나 불량을 제거하고 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판에 리세스를 형성하는 단계, 리세스의 하부에 워드 라인을 형성하는 단계, 워드 라인의 상부를 산화시키는 단계 및 워드 라인 상에 상기 리세스의 상부를 절연물질로 매립하는 단계를 포함한다.
반도체, 리세스, 매립 워드라인

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR APPARATUS AND FABRICATION METHOD THEREOF}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 매립 워드라인 구조의 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질 수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시 턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판 상에 형성되는 비트 라인과의 전기적인 격리를 보다 명확하게 할 수 있다.
도 1a 내지 도 1g는 일반적인 반도체 장치 내 매립 워드 라인 구조를 가지는 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 STI(Shallow trench isolation)기법을 이용하여 활성 영역을 정의하는 소자분리막(104)을 형성한다. 활성 영역 및 소자분리막(104) 상에 절연막(105)을 형성한 후, 노광공정을 통해 소자분리막(104)의 형성 후 게이트 패턴을 형성하기 위한 리세스(106)를 형성한다. 하나의 활성 영역에는 두 개의 리세스(106)가 형성되어 있고, 소자분리막(102) 상에는 하나의 리세스(106)가 형성되어 있다.
도 1b에 도시된 바와 같이, 도전 물질을 일정 두께로 증착하여 리세스(106)가 도전층(108)으로 매립되도록 한다. 이때, 도전층(108)은 TiN 등과 같은 금속 물질을 사용할 수 있다. 특히, 리세스 게이트와 달리 매립 워드 라인 구조에서는 리세스(106) 내부를 폴리실리콘이 아닌 TiN 등과 같은 금속 물질 사용함으로써, 금속과 실리콘 간의 전하 이동 등과 관련된 물리적 성질의 차이를 이용한 게이트의 문턱전압의 마진을 확보할 수 있다.
도 1c를 참조하면, 절연막(105)의 상부가 노출될 때까지 도전층(108)에 대한 화학적 기계적 연마공정(CMP)을 수행하여 평탄화한다.
도 1d를 참조하면, 절연막(105)과 도전층(108)의 식각 선택비의 차이를 이용한 에치백(etch-back) 공정을 수행하여 리세스(106) 내 매립된 도전층(108)의 상부를 제거한다. 이후, 절연막(105)을 제거한다.
이후, 도 1e에 도시된 바와 같이, 도전층(108)이 제거된 리세스(106)의 상부와 반도체 기판(102) 상에 질화막(110)을 증착한다. 질화막(110)상부에는 층간 절연막(112)을 다시 증착하고 비트 라인 콘택을 정의한 마스크를 사용한 노광공정을 수행하여 층간 절연막(112) 및 질화막(110)의 일부를 식각함으로써, 활성 영역 내 형성된 두 개의 이웃한 리세스(106) 사이, 즉 소스/드레인 영역의 일측 상에 비트 라인 콘택을 형성하기 위한 콘택홀(114)을 형성한다.
도 1f를 참조하면, 콘택홀(114)에 도전물질을 매립한 뒤 평탄화 공정을 수행하여 비트 라인 콘택(116)을 형성한다.
도 1g를 참조하면, 비트 라인 콘택(116) 상에는 금속 방지막(118)을 형성하고, 금속 방지막(118) 상에는 비트 라인(120)을 형성한다. 비트라인(120), 금속방지막(118) 및 비트 라인 콘택(116)은 절연막(122)으로 둘러쌓여 소스/드레인 영역의 타측 상에 형성되는 저장 노드 콘택(124)과 전기적으로 격리된다.
전술한 과정을 통해 형성된 반도체 소자는 리세스(106)에 매립되어 워드 라인으로 사용되는 도전층(108)과 비트 라인(120) 사이에 물리적 거리가 증가되어, 반도체 장치의 신뢰성에 악영향을 일으키는 비트라인과 워드라인 간 기생 캐패시턴스가 크게 줄어든다. 그러나, 도 1d에서 설명한 매립된 도전층(108)에 대한 에치백 공정의 특징으로 인해, 리세스(106)의 상부에 도전층(108)이 완전히 평탄하게 제거되는 것이 아니라 리세스(106)의 측벽에 도전층(108)이 남아있고 리세스(106)의 중앙에만 식각 깊이만큼 도전층(108)이 제거된다. 이와 같이, 리세스(106)의 측벽에 도전층(108)이 남는 경우, 워드 라인에 전압이 공급되면 측벽에 남은 도전층(108)에 전기장(Electrical Field)이 집중될 수 있다. 이와 같은 반도체 소자가 셀 트랜지스터로서 사용되는 경우, 전기장으로 인해 단위셀의 동작 특성이 나빠지는 것 뿐만 아니라 전기장으로 인해 발생하는 누설 전류 등으로 인해 데이터 저장 시간이 짧아진다.
아울러, 만약 리세스(106) 상부의 측벽에 도전층(108)이 완전히 제거되지 않으면, 비트 라인 콘택(116)을 형성하기 위한 콘택홀(114)의 형성 시 도전층(108)이 노출될 수 있다. 이경우, 비트 라인 콘택(116)과 도전층(108)이 전기적으로 연결되는 문제가 발생할 수 있다. 이러한 현상은 비트 라인 콘택(116) 뿐만 아니라 저장 노드 콘택(124)을 형성하는 과정에서도 발생할 수 있다. 비트 라인 콘택(116) 및 저장 노드 콘택(124)과 워드 라인으로 사용되는 도전층(108)이 전기적으로 연결되는 접합 불량의 발생은 반도체 장치의 동작 신뢰성을 떨어뜨리는 원인이 된다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 매립 워드라인 구조를 가지는 반도체 소자를 형성함에 있어서 리세스의 측벽에 도전성 물질이 남지않도록 이온 주입을 수행함으로써 콘택과 워드 라인 사이에 전기적 연결 등의 반도체 소자의 동작 신뢰성을 저하시키는 요인들을 제거할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판에 리세스를 형성하는 단계, 상기 리세스의 하부에 워드 라인을 형성하는 단계, 상기 워드 라인의 상부를 산화시키는 단계 및 상기 워드 라인 상에 상기 리세스의 상부를 절연물질로 매립하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 활성 영역 상에 형성된 상기 리세스의 양측에 소스/드레인 영역을 형성하는 단계, 상기 소스/드레인 영역 상에 콘택을 형성하는 단계 및 상기 콘택 상에 비트 라인 및 캐패시터 중 하나를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 워드 라인의 상부를 산화시키는 단계는 산소 이온을 경사지게 주입하는 이온주입 공정을 포함한다.
바람직하게는, 상기 워드 라인은 TiN으로 구성되고, 산화된 상기 워드 라인의 상부는 TiON으로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 이온주입 공정의 경사각은 35도로 회전하여 진행되며, 1~5 keV 의 에너지로 산소 이온을 주입하는 것을 특징으로 한다.
바람직하게는, 산화된 상기 워드 라인의 상부는 50~100Å인 것을 특징으로 한다.
바람직하게는, 상기 리세스의 깊이는 1100~1300Å이며, 상기 워드라인의 높이는 800~900Å인 것을 특징으로 한다.
바람직하게는, 상기 리세스의 하부에 워드 라인을 형성하는 단계는 상기 리세스에 도전 물질을 매립하는 단계 및 에치백 공정을 수행하여 상기 도전 물질을 일정 깊이로 제거하여 상기 리세스의 상부를 노출시키는 단계를 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 워드 라인과 산화된 상기 워드 라인의 상부의 식각 선택비의 차이를 이용한 습식식각을 통해 상기 산화된 워드 라인 상부의 일부를 제거하는 단계를 더 포함한다.
또한, 본 발명은 상부가 일정 두께로 산화된 반도체 기판 내 매립된 워드 라인, 상기 반도체 기판 내 상기 워드 라인 상에 매립된 절연막 및 상기 반도체 기판 내 상기 절연막의 양측에 위치한 소스/드레인 영역을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 반도체 소자는 상기 소스/드레인 영역과 연결된 콘택 및 상기 콘택 상에 형성된 비트라인 및 캐패시터를 더 포함한다.
바람직하게는, 산화된 상기 워드 라인의 상부는 50~100Å인 것을 특징으로 한다.
바람직하게는, 상기 워드 라인은 상기 반도체 기판 내 1100~1300Å의 깊이에서부터 800~900Å의 높이를 가지는 것을 특징으로 한다.
바람직하게는, 상기 워드 라인은 TiN으로 구성되고, 상기 워드 라인의 산화된 상부는 TiON으로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자는 상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 더 포함한다.
본 발명은 매립 워드라인 구조를 가지는 반도체 소자에서 워드라인이 매립되는 리세스 상부의 측벽에 도전성 물질이 남지않도록 함으로써 비트 라인 콘택 또는 저장 노드 콘택과 워드 라인 사이의 전기적 접합 불량을 차단하는 동시에 리세스내 형성되는 워드 라인의 균일도를 개선시킴으로써 반도체 소자의 동작 특성을 향상시킬 수 있으며, 반도체 소자를 셀 트랜지스터로 사용하는 경우에는 리프레쉬 특성 측면에서 소자 신뢰성 향상에 도움을 줄 수 있는 장점이 있다.
또한, 본 발명은 이온 주입 공정을 통해 리세스 내 형성되는 워드 라인(게이트)의 상단을 산화막으로 변형시키는 공정을 진행하기 때문에, 종래에 비하여 리세스 상부의 워드 라인을 제거하기 위한 에치백 공정 등에 의한 건식식각량을 줄일 수 있어 식각 공정시 식각 방지막으로 사용되는 하드마스크막의 두께를 두껍게 증착할 필요가 없어질 수 있을 뿐만 아니라, 워드 라인 형성을 위한 도전 물질의 매 립시 불량으로 인해 발생하는 보이드(void)를 감소시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터에 적용할 수 있다. 특히, 본 발명은 매립 워드 라인 구조를 포함하는 반도체 장치를 예로 들어 설명한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2h은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(202) 상에 STI(Shallow trench isolation)기법을 이용하여 활성 영역을 정의하는 소자분리막(204)을 형성한다. 활성 영역 및 소자분리막(204) 상에 절연막(205)을 형성한 후, 노광공정을 통해 소자분리막(204)의 형성 후 게이트 패턴을 형성하기 위한 리세스(206)를 형성한다. 이때, 리세스(206)의 깊이는 1100~1300Å으로 형성하며, 하나의 활성 영역에는 두 개의 리세스(206)를 소자분리막(202) 상에는 하나의 리세스(206)가 형성한다.
도 2b에 도시된 바와 같이, 도전 물질을 일정 두께로 증착하여 리세스(206)가 도전층(208)으로 매립되도록 한다. 이때, 도전층(208)은 TiN 등과 같은 금속 물질을 사용할 수 있다. 특히, 리세스 게이트와 달리 매립 워드 라인 구조에서는 리세스(206) 내부를 폴리실리콘이 아닌 TiN 등과 같은 금속 물질 사용함으로써, 금속과 실리콘 간의 전하 이동 등과 관련된 물리적 성질의 차이를 이용한 게이트의 문턱전압의 마진을 확보할 수 있다.
도 2c를 참조하면, 절연막(205)의 상부가 노출될 때까지 도전층(208)에 대한 화학적 기계적 연마공정(CMP)을 수행하여 평탄화한다.
도 2d를 참조하면, 절연막(205)과 도전층(208)의 식각 선택비의 차이를 이용한 에치백(etch-back) 공정을 수행하여 리세스(206) 내 매립된 도전층(208)의 상부를 제거한다. 에치백 공정을 통해 도전층(208)의 상부를 제거하는 경우 도시된 바와 같이 리세스(206)의 상부에 도전층(208)이 완전히 평탄하게 제거되는 것이 아니라 리세스(206)의 중앙에만 식각 깊이만큼 도전층(208)이 제거되고 리세스(206)의 측벽에 도전층(208)이 남아있을 수 있다.
도 2e에 도시된 바와 같이, 도전층(208)의 상부를 산화시킨다. 특히, 도 2e에는 도전층(208)의 상부를 산화시키기 위해 일정 경사각만큼 기울어진 채로 회전시켜 산소 이온을 주입함으로써 도전층의 상부에 산화막(209)이 형성되도록 한다. 일례로, 이온주입 공정의 경사각은 35도로 회전하여 진행할 수 있으며, 1~5 keV 의 에너지로 산소 이온을 주입하여 도전층(208)의 상부에 50~100Å의 두께를 가지는 산화막(209)을 형성할 수 있다. 전술한 바와 같이, 도전층(208)으로 TiN을 사용하였다면, 산화막(209)은 TiON이 된다. 산화 공정 이후, 반도체 기판(202) 상에 남아있는 절연막(205)을 제거한다.
전술한 에치백 공정에서 리세스(206)의 측벽에 도전층(208)이 남더라도 도전층(208)의 상부를 산화시켜 절연막인 산화막(209)으로 변경하면, 종래에서 발생했던 문제들을 막을 수 있다. 특히, 리세스(206)의 측벽에 남은 도전층(208)이 이웃한 도전층(208) 사이에 형성될 콘택과 전기적으로 연결되거나 전기장이 집중되는 단점을 쉽게 극복할 수 있다. 아울러, 도전층(208)의 상부를 산화하는 데 있어서 이온 주입 공정을 이용하는 경우에는 이온 주입 공정시 경사각과 주입 에너지를 제어하여 산소 이온이 주입될 수 있는 깊이를 조절할 수 있으므로, 종래의 에치백 공정을 통해서만 매립된 도전층(208)의 높이를 제어했던 것보다 정밀하게 도전층(208)의 높이를 제어하는 것이 가능하다. 일례로, 본 발명에서와 같이 정확히 높이를 제어할 수 있는 경우 1100~1300Å의 깊이를 가지는 리세스에 800~900Å의 높이를 가지는 도전층(208)을 형성할 수 있다.
뿐만 아니라, 리세스(206)의 상부에 형성된 도전층(208)을 일부 식각할 때 에치백 공정을 통해 식각되는 양을 줄이고 산소 이온 주입의 양을 더 늘려 도전층(208)의 높이를 조절할 수 있다. 이경우, 에치백 공정을 통해 식각되는 양이 줄어들기 때문에 에치백 공정 시 나머지 영역을 보호해주는 절연막(205)의 두께도 두껍게 증착할 필요가 없어지는 장점이 있다.
도 2f에 도시된 바와 같이, 리세스(206) 내 도전층(208)을 산화시켜 생성된 산화막(209)의 상부와 반도체 기판(202) 상에 질화막(210)을 증착한다. 질화막(210)상부에는 제 1 층간 절연막(212)을 다시 증착하고 비트 라인 콘택을 정의한 마스크를 사용한 노광공정을 수행하여 제 1 층간 절연막(212) 및 질화막(210)의 일부를 식각함으로써, 활성 영역 내 형성된 두 개의 이웃한 리세스(206) 사이, 즉 소스/드레인 영역의 일측 상에 비트 라인 콘택을 형성하기 위한 콘택홀(214)을 형성한다.
도 2g를 참조하면, 콘택홀(214)에 도전물질을 매립한 뒤 평탄화 공정을 수행 하여 비트 라인 콘택(216)을 형성한다.
도 2h를 참조하면, 비트 라인 콘택(216) 상에는 금속 방지막(218)을 형성하고, 금속 방지막(218) 상에는 비트 라인(220)을 형성한다. 구체적으로 살펴보면, 비트 라인 콘택(216)을 포함한 제 1 층간 절연막(212) 상에 제 2 층간 절연막(222)을 증착한 뒤, 비트 라인 콘택(216)을 노출한 뒤 금속 방지막(218)과 비트 라인(220)을 형성하고 비트 라인(220) 상에 절연 물질을 증착하여 전기적으로 절연한다. 이후, 저장 노드 콘택(224)의 위치를 정의한 마스크를 이용하여 제 1 및 제 2 층간 절연막(212, 222)을 식각하여 활성 영역을 노출시킨 뒤, 도전물질을 매립하여 저장 노드 콘택(224)을 완성한다. 이러한 과정을 통해 형성된 비트라인(220), 금속방지막(218) 및 비트 라인 콘택(216)은 제 1 및 제 2 절연막(212, 222)으로 둘러쌓여 소스/드레인 영역의 타측 상에 형성되는 저장 노드 콘택(224) 전기적으로 격리된다. 도시되지 않았지만, 저장 노드 콘택(224) 상에는 캐패시터(미도시)를 더 형성하여 반도체 기억 장치 내 단위셀을 구현할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도시된 바와 같이, 본 발명의 다른 실시에에 따라 형성된 반도체 소자는 리세스 상에 형성된 워드 라인, 즉 도전층(308)의 상부 형상이 도 2h에 도시된 반도체 소자와 다르다. 이러한 이유는, 도 2e에 도시된 바와 같이, 도전층(308)의 상부를 산화시킨 뒤, 도전층(308)과 산화막(309)의 식각 선택비 차이를 이용한 습식 식각을 추가로 진행하였기 때문이다. 즉, 도전층(308)이 TiN으로 형성되고 산화 막(309)이 TiON으로 구성되는 경우, TiN과 TiON의 식각 선택비 차이를 이용한 습식식각을 수행하여 리세스 상부의 측벽에 남은 산화막(309)을 제거한다. 이를 통해, 도 2h에 도시된 도전층(208)의 상부가 오목한 형태를 가진 반면, 도 3에 도시된 도전층(308)의 상부는 볼록한 형태를 가질 수 있다.
한편, 습식식각을 제외한 반도체 기판(302)에 소자분리막(304)및 도전층(308)을 형성하는 과정, 질화막(310) 및 제 1 층간 절연막(312)을 증착한 뒤 비트라인 콘택(316)형성하는 과정 및 비트 라인과 저장 노드 콘택을 형성하는 과정 등은 전술한 실시예와 동일하므로 여기서 자세한 설명은 생략한다.
전술한 바와 같이, 본 발명에 따라 형성된 반도체 소자는 상부가 일정 두께로 산화된 반도체 기판 내 매립된 워드 라인, 반도체 기판 내 워드 라인 상에 매립된 절연막 및 반도체 기판 내 상기 절연막의 양측에 위치한 소스/드레인 영역을 포함한다. 또한, 반도체 소자를 이용하여 반도체 기억 장치의 단위셀을 형성하는 경우, 반도체 소자는 소스/드레인 영역과 연결된 비트 라인 콘택과 저장 노드 콘택, 비트 라인 콘택상에 형성된 비트라인 및 저장 노드 콘택 상에 형성된 캐패시터를 더 포함한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 리세스를 형성하는 단계, 리세스의 하부에 워드 라인을 형성하는 단계, 워드 라인의 상부를 산화시키는 단계 및 워드 라인 상에 상기 리세스의 상부를 절연물질로 매립하는 단계를 포함한다. 또한, 반도체 소자의 제조 방법은 워드 라인과 산화된 워드 라인의 상부의 식각 선택비의 차이를 이용한 습식식각을 통해 산화된 워드 라인 상부의 일부를 제거하는 단계를 더 포함할 수 있다. 이러한 반도체 소자의 제조 방법은 매립형 워드 라인 구조를 형성하는 과정에 있어서 리세스의 측벽에 잔류할 수 있는 도전물질(즉, 금속성 잔유물)로 인하여 발생할 수 있는 접합 불량을 제거할 수 있을 뿐만 아니라 누설 전류를 줄일 수 있어 반도체 기억 장치 내 단위셀에 적용할 경우 리프레쉬 특성이 향상된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1g는 일반적인 반도체 장치 내 매립 워드 라인 구조를 가지는 반도체 소자의 제조 방법을 설명하기 위한 단면도
도 2a 내지 도 2h은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도.

Claims (16)

  1. 반도체 기판에 리세스를 형성하는 단계;
    상기 리세스의 하부에 워드 라인을 형성하는 단계;
    상기 워드 라인의 상부를 산화시키는 단계; 및
    상기 워드 라인 상에 상기 리세스의 상부를 절연물질로 매립하는 단계
    를 포함하며,
    상기 워드 라인의 상부를 산화시키는 단계는 산소 이온을 경사지게 주입하는 이온주입 공정을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 활성 영역 상에 형성된 상기 리세스의 양측에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역 상에 콘택을 형성하는 단계; 및
    상기 콘택 상에 비트 라인 및 캐패시터 중 하나를 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 워드 라인은 TiN을 포함하고, 산화된 상기 워드 라인의 상부는 TiON을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 이온주입 공정의 경사각은 35도로 회전하여 진행되며, 1~5 keV 의 에너지로 산소 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    산화된 상기 워드 라인의 상부는 50~100Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 리세스의 깊이는 1100~1300Å이며, 상기 워드라인의 높이는 800~900Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 리세스의 하부에 워드 라인을 형성하는 단계는
    상기 리세스에 도전 물질을 매립하는 단계; 및
    에치백 공정을 수행하여 상기 도전 물질을 일정 깊이로 제거하여 상기 리세스의 상부를 노출시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 워드 라인과 산화된 상기 워드 라인의 상부의 식각 선택비의 차이를 이용한 습식식각을 통해 상기 산화된 워드 라인 상부의 일부를 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  11. 상부가 일정 두께로 산화된 반도체 기판 내 매립된 워드 라인;
    상기 반도체 기판 내 상기 워드 라인 상에 매립된 절연막; 및
    상기 반도체 기판 내 상기 절연막의 양측에 위치한 소스/드레인 영역
    을 포함하며,
    상기 워드 라인은 TiN을 포함하고, 상기 워드 라인의 산화된 상부는 TiON을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 소스/드레인 영역과 연결된 콘택; 및
    상기 콘택 상에 형성된 비트라인 및 캐패시터
    를 더 포함하는 반도체 소자.
  13. 제11항에 있어서,
    산화된 상기 워드 라인의 상부는 50~100Å인 것을 특징으로 하는 반도체 소자.
  14. 제11항에 있어서,
    상기 워드 라인은 상기 반도체 기판 내 1100~1300Å의 깊이에서부터 800~900Å의 높이를 가지는 것을 특징으로 하는 반도체 소자.
  15. 삭제
  16. 제11항에 있어서,
    상기 반도체 기판에 활성 영역을 정의하는 소자분리막을 더 포함하는 반도체 소자.
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