KR100843716B1 - 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자 - Google Patents

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Abstract

자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법을 제공한다. 먼저, 반도체기판 상에 하부 절연막을 형성한다. 상기 하부 절연막 상에 서로 평행한 배선패턴들을 형성한다. 상기 배선패턴들 사이를 채우는 상부 절연막을 형성한다. 상기 배선패턴들을 가로지르며 서로 평행한 제 1 마스크패턴들을 형성한다. 상기 제 1 마스크패턴들 사이에 상기 제 1 마스크패턴들에 자기 정렬된 제 2 마스크패턴을 형성한다. 상기 제 1 및 제 2 마스크패턴들, 및 상기 배선패턴들을 식각마스크로 사용하여 상기 상부 절연막 및 상기 하부 절연막을 식각하여 상기 반도체기판을 노출시키는 콘택 홀들을 형성한다. 상기 콘택 홀들에 상기 콘택 플러그를 형성한다.

Description

자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및 관련된 소자{Method of fabricating semiconductor device having self-aligned contact plug and related device}
도 1, 도 5, 도 7, 및 도 10은 본 발명의 실시 예에 따른 디램(DRAM)의 제조방법을 설명하기 위한 공정단계별 평면도들이다.
도 2 내지 도 4는 도 1의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 6은 도 5의 절단선 I-I'에 따라 취해진 공정단면도이다.
도 8 및 도 9는 도 7의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 11, 도 12, 및 도 13a는 도 10의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 13b는 도 10의 절단선 Ⅱ-Ⅱ'에 따라 취해진 공정단면도이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 자기 정렬된 콘 택플러그를 갖는 디램(dynamic random access memory; DRAM)의 제조방법 및 관련된 소자에 관한 것이다.
반도체소자의 고집적화에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 있다. 단 채널 효과(short channel effect)와 같은 문제를 극복하면서 트랜지스터를 축소하는 방안으로 매립 채널 어레이 트랜지스터(buried channel array transistor; BCAT)가 연구되고 있다.
상기 매립 채널 어레이 트랜지스터(BCAT)는 게이트전극을 반도체기판의 내부에 매립되도록 형성한다. 상기 매립된 게이트전극 상에 캐핑 패턴이 제공된다. 상기 캐핑 패턴 및 상기 반도체기판의 상부표면은 동일레벨을 갖도록 형성한다. 즉, 상기 매립된 게이트전극은 상기 캐핑 패턴으로 덮이고 상기 반도체기판의 상부표면보다 낮은 레벨에 제공된다. 상기 매립된 게이트전극 양측의 상기 반도체기판에 소스/드레인 영역들이 제공된다. 따라서 상기 매립 채널 어레이 트랜지스터(BCAT)는 평판 트랜지스터(planar transistor)에 비하여 상대적으로 긴 유효채널길이를 확보할 수 있다. 즉, 상기 매립 채널 어레이 트랜지스터(BCAT)는 고집적화에 유리한 구조를 갖는다.
디램(dynamic random access memory; DRAM)과 같은 반도체장치들은 복수의 상기 매립 채널 어레이 트랜지스터들(BCAT)을 구비한다. 또한, 상기 반도체장치들은 비트라인들 및 매립 콘택플러그들과 같은 상호배선들(interconnections)을 구성요소로 채택한다. 예를 들면, 상기 매립 채널 어레이 트랜지스터(BCAT)를 갖는 상기 반도체기판은 층간절연막으로 덮인다. 상기 층간절연막 내에 상기 비트라인이 배치된다. 상기 비트라인은 상기 층간절연막을 관통하는 비트 플러그에 의하여 상기 소스/드레인 영역들 중 선택된 하나에 접촉된다. 상기 층간절연막 상에 스토리지 노드(storage node)가 배치된다. 상기 스토리지 노드는 상기 층간절연막을 관통하는 매립 콘택플러그(buried contact plug)에 의하여 상기 소스/드레인 영역들 중 선택된 다른 하나에 접촉된다.
상기 매립 콘택플러그는 상기 비트라인 및 상기 비트 플러그와 절연되어야 한다. 그런데 상기 매립 채널 어레이 트랜지스터(BCAT)가 축소 제작됨에 따라 상기 매립 콘택플러그를 배치할 수 있는 공간 또한 점점 좁아지고 있다. 즉, 상기 매립 콘택플러그가 상기 비트라인 및 상기 비트 플러그와 절연되도록 형성하는 것은 점점 어려워진다.
한편, 반도체기판 상에 콘택플러그를 형성하는 다른 방법이 미국공개특허 US2006/0276019 호에 "웨이퍼 상 콘택 형성방법(Method for production of contacts on a wafer)"이라는 제목으로 그라프(Graf)에 의해 개시된 바 있다.
그라프(Graf)에 따르면, 사진공정에 의하여 형성된 바아(bar)형 마스크패턴을 이용하여 콘택 홀들을 형성하는 방법이 제공된다. 이 경우에, 상기 콘택 홀들의 크기 및 상기 콘택 홀들 간의 간격은 상기 사진공정의 한계해상도에 의존한다. 즉, 상기 콘택 홀들의 크기 및 상기 콘택 홀들 간의 간격을 축소하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하 기 위한 것으로서, 충분한 공정여유를 갖는 콘택플러그의 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 콘택플러그를 갖는 반도체소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법을 제공한다. 먼저, 반도체기판 상에 하부 절연막을 형성한다. 상기 하부 절연막 상에 서로 평행한 배선패턴들을 형성한다. 상기 배선패턴들 사이를 채우는 상부 절연막을 형성한다. 상기 상부 절연막을 갖는 상기 반도체기판 상에 상기 배선패턴들을 가로지르며 서로 평행한 제 1 마스크패턴들을 형성한다. 상기 제 1 마스크패턴들 사이에 상기 제 1 마스크패턴들에 자기 정렬된 제 2 마스크패턴을 형성한다. 상기 제 1 및 제 2 마스크패턴들, 및 상기 배선패턴들을 식각마스크로 사용하여 상기 상부 절연막 및 상기 하부 절연막을 식각하여 상기 반도체기판을 노출시키는 콘택 홀들을 형성한다. 상기 콘택 홀들에 상기 콘택 플러그를 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 상부 절연막을 갖는 상기 반도체기판 상에 제 1 희생막을 형성할 수 있다. 상기 제 1 희생막 상에 제 1 마스크막을 형성할 수 있다. 상기 제 1 마스크막 및 상기 제 1 희생막을 패터닝하여 상기 제 1 마스크패턴들을 형성할 수 있다. 상기 제 1 마스크막은 폴리실리콘막으로 형성할 수 있다. 상기 제 1 마스크패턴들은 상기 배선패턴들에 직교하도록 형성할 수 있다.
다른 실시 예에 있어서, 상기 제 1 마스크패턴들을 갖는 상기 반도체기판의 표면을 덮는 제 2 희생막을 형성할 수 있다. 상기 제 1 마스크패턴들 사이를 채우고 상기 제 2 희생막을 덮는 제 2 마스크막을 형성할 수 있다. 상기 제 2 마스크막을 평탄화하여 상기 제 2 마스크패턴을 형성할 수 있다. 상기 제 2 마스크막은 폴리실리콘막으로 형성할 수 있다. 상기 희생막은 상기 제 1 및 제 2 마스크패턴들에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부 절연막 상에 도전막을 형성할 수 있다. 상기 도전막 상에 캐핑막(capping layer)을 형성할 수 있다. 상기 캐핑막 및 상기 도전막을 패터닝하여 캐핑패턴들 및 배선들을 형성할 수 있다. 상기 캐핑패턴들 및 배선들은 상기 배선패턴들을 구성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 마스크패턴들을 형성하기 전에 상기 배선패턴들을 에치백(etch back)하여 그루브들(grooves)을 형성할 수 있다. 상기 제 2 마스크패턴과 동일한 물질막을 사용하여 상기 그루브들을 채우는 희생 캐핑패턴들을 형성할 수 있다.
또한, 본 발명은, 자기 정렬된 콘택플러그를 갖는 디램(DRAM)의 제조방법을 제공한다. 반도체기판에 행 및 열 방향을 따라 2차원 정렬된 활성영역들을 한정한다. 상기 활성영역들을 갖는 상기 반도체기판 상에 하부 절연막을 형성한다. 상기 하부 절연막 상에 상기 활성영역들을 가로지르며 서로 평행한 비트패턴들을 형성한 다. 상기 비트패턴들 사이를 채우는 상부 절연막을 형성한다. 상기 상부 절연막을 갖는 상기 반도체기판 상에 상기 비트패턴들을 가로지르며 서로 평행한 제 1 마스크패턴들을 형성한다. 상기 제 1 마스크패턴들 사이에 상기 제 1 마스크패턴들에 자기 정렬된 제 2 마스크패턴을 형성한다. 상기 제 1 및 제 2 마스크패턴들, 및 상기 비트패턴들을 식각마스크로 사용하여 상기 상부 절연막 및 상기 하부 절연막을 식각하여 상기 활성영역들을 노출시키는 매립 콘택 홀들을 형성한다. 상기 매립 콘택 홀들에 매립 콘택 플러그들(buried contact plugs)을 형성한다. 상기 매립 콘택 플러그들 상에 스토리지 노드들(storage nodes)을 형성한다.
몇몇 실시 예에 있어서, 상기 비트패턴들은 상기 활성영역들을 사선방향으로 가로지르도록 형성할 수 있다. 상기 제 1 마스크패턴들은 상기 비트패턴들에 직교하도록 형성할 수 있다. 상기 제 1 마스크패턴들 및 상기 비트패턴들의 교차점들은 상기 활성영역들 상에 위치하도록 형성할 수 있다. 상기 제 2 마스크패턴 및 상기 비트패턴들의 교차점들은 상기 활성영역들 사이에 위치하도록 형성할 수 있다.
다른 실시 예에 있어서, 상기 하부 절연막 상에 비트 도전막을 형성할 수 있다. 상기 비트 도전막 상에 비트 캐핑막(bit capping layer)을 형성할 수 있다. 상기 비트 캐핑막 및 상기 비트 도전막을 패터닝하여 비트 캐핑패턴들 및 비트라인들을 형성할 수 있다. 상기 비트 캐핑패턴들 및 비트라인들은 상기 비트패턴들을 구성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 마스크패턴들을 형성하기 전에, 상기 비트패턴들을 에치백(etch back)하여 그루브들(grooves)을 형성할 수 있다. 상기 제 2 마스크패턴과 동일한 물질막을 사용하여 상기 그루브들을 채우는 희생 캐핑패턴들을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 상부 절연막을 갖는 상기 반도체기판 상에 제 1 희생막을 형성할 수 있다. 상기 제 1 희생막 상에 제 1 마스크막을 형성할 수 있다. 상기 제 1 마스크막 및 상기 제 1 희생막을 패터닝하여 상기 제 1 마스크패턴들을 형성할 수 있다. 상기 제 1 마스크막은 폴리실리콘막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 마스크패턴들을 갖는 상기 반도체기판의 표면을 덮는 제 2 희생막을 형성할 수 있다. 상기 제 1 마스크패턴들 사이를 채우고 상기 제 2 희생막을 덮는 제 2 마스크막을 형성할 수 있다. 상기 제 2 마스크막을 평탄화하여 상기 제 2 마스크패턴을 형성할 수 있다. 상기 제 2 마스크막은 폴리실리콘막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부 절연막을 형성하기 전에 상기 반도체기판 상에 상기 활성영역들을 가로지르며 서로 평행한 매립 워드라인들을 형성할 수 있다. 상기 매립 워드라인들 상을 덮는 워드 캐핑패턴들을 형성할 수 있다. 상기 매립 워드라인들은 상기 활성영역들의 상부표면들보다 낮은 레벨에 형성할 수 있다. 상기 매립 워드라인들은 상기 비트패턴들에 직교하도록 형성할 수 있다. 상기 활성영역들의 각각은 한 쌍의 상기 매립 워드라인들과 교차하며, 상기 제 1 마스크패턴들 및 상기 비트패턴들의 교차점들은 상기 한 쌍의 매립 워드라인들 사이의 상기 활성영역들 상에 위치하도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 매립 콘택 홀들을 채우고 상기 반도체기판 을 덮는 매립 콘택 도전막을 형성할 수 있다. 상기 비트패턴들이 노출될 때까지 상기 제 1 및 제 2 마스크패턴들, 및 상기 매립 콘택 도전막을 평탄화하여 상기 매립 콘택 플러그들을 형성할 수 있다.
이에 더하여, 본 발명은, 자기 정렬된 콘택플러그를 갖는 반도체소자를 제공한다. 이 소자는 반도체기판에 행 및 열 방향을 따라 2차원 정렬된 활성영역들을 구비한다. 상기 활성영역들을 갖는 상기 반도체기판 상을 덮는 층간 절연막이 제공된다. 상기 층간 절연막 상에 상기 활성영역들을 가로지르며 서로 평행한 비트패턴들이 배치된다. 상기 비트패턴들 사이에 서로 이격된 제 1 절연패턴들이 배치된다. 상기 제 1 절연패턴들 사이에 자기 정렬된 제 2 절연패턴이 배치된다. 상기 제 2 절연패턴, 상기 제 1 절연패턴들 및 상기 비트패턴들 사이에 배치되고 상기 층간 절연막을 관통하여 상기 활성영역들에 접촉된 매립 콘택 플러그들(buried contact plugs)을 구비한다.
다른 실시 예에 있어서, 상기 활성영역들은 제 1 내지 제 4 활성영역들을 포함할 수 있다. 상기 제 2 활성영역은 상기 제 1 활성영역의 상기 열 방향에 정렬될 수 있다. 상기 제 3 활성영역은 상기 제 1 활성영역의 상기 행 방향에 정렬될 수 있다. 상기 제 4 활성영역은 상기 제 2 활성영역의 상기 행 방향에 정렬될 수 있다.
또 다른 실시 예에 있어서, 상기 비트패턴들은 제 1 및 제 2 비트패턴들을 포함할 수 있다. 상기 제 1 비트패턴은 상기 제 1 및 제 2 활성영역들을 가로지를 수 있다. 상기 제 2 비트패턴은 상기 제 3 및 제 4 활성영역들을 가로지를 수 있다. 상기 제 1 및 제 2 비트패턴들은 상기 활성영역들을 사선방향으로 가로지르도록 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 3 활성영역들을 가로지르고 서로 평행한 제 1 및 제 2 매립 워드라인들이 제공될 수 있다. 상기 제 2 및 제 4 활성영역들을 가로지르고 서로 평행한 제 3 및 제 4 매립 워드라인들이 제공될 수 있다. 상기 제 1 내지 제 4 매립 워드라인들은 상기 제 1 및 제 2 비트패턴들에 직교할 수 있다. 상기 제 1 및 제 2 매립 워드라인들 사이와 상기 제 1 및 제 2 매립 워드라인들 상에 상기 제 1 절연패턴들 중 선택된 하나가 배치될 수 있다. 상기 제 3 및 제 4 매립 워드라인들 사이와 상기 제 3 및 제 4 매립 워드라인들 상에 상기 제 1 절연패턴들 중 선택된 다른 하나가 배치될 수 있다. 상기 매립 워드라인들은 상기 활성영역들의 상부표면들보다 낮은 레벨에 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 매립 콘택 플러그들 상에 스토리지 노드들(storage nodes)이 배치될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전 달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1 내지 도 13b를 참조하여 본 발명의 실시 예에 따른 디램(DRAM)의 제조방법을 설명하기로 한다.
도 1 및 도 2를 참조하면, 반도체기판(50)에 활성영역들(51, 52, 53, 54)을 한정하는 소자분리막(57)을 형성할 수 있다. 상기 반도체기판(50)은 실리콘웨이퍼일 수 있다. 상기 소자분리막(57)은 얕은 트렌치소자분리(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(57)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 활성영역들(51, 52, 53, 54)은 행 및 열 방향을 따라 2차원 정렬되도록 형성할 수 있다. 또한, 상기 활성영역들(51, 52, 53, 54)은 서로 평행하게 정렬되도록 형성할 수 있다. 예를 들면, 제 2 활성영역(52)은 제 1 활성영역(51)에 대하여 상기 열 방향에 정렬되고, 제 3 활성영역(53)은 상기 제 1 활성영역(51)에 대하여 상기 행 방향에 정렬되며, 제 4 활성영역(54)은 상기 제 2 활성영역(52)에 대하여 상기 행 방향에 정렬될 수 있다. 상기 활성영역들(51, 52, 53, 54) 및 상기 소자분리막(57)의 상부표면들은 동일평면상에 노출될 수 있다.
상기 활성영역들(51, 52, 53, 54) 및 상기 소자분리막(57)을 패터닝하여 게 이트 그루브들을 형성할 수 있다. 상기 게이트 그루브들의 측벽들 및 바닥들에 게이트유전막들(59)을 형성할 수 있다. 상기 게이트유전막들(59) 상에 상기 게이트 그루브들을 부분적으로 채우는 매립 워드라인들(61, 62, 63, 64)을 형성할 수 있다. 상기 매립 워드라인들(61, 62, 63, 64) 상에 워드 캐핑패턴들(65)을 형성할 수 있다. 상기 매립 워드라인들(61, 62, 63, 64) 양측의 상기 활성영역들(51, 52, 53, 54)에 고농도 불순물이온들을 주입하여 소스/드레인 영역들(67)을 형성할 수 있다. 상기 워드 캐핑패턴들(65), 상기 소스/드레인 영역들(67) 및 상기 소자분리막(57)의 상부표면들은 동일평면상에 노출될 수 있다.
상기 게이트유전막들(59)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 매립 워드라인들(61, 62, 63, 64)은 금속막, 금속실리사이드막, 금속질화막, 폴리실리콘막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 예를 들면, 상기 매립 워드라인들(61, 62, 63, 64)은 TiN 막으로 형성할 수 있다. 상기 워드 캐핑패턴들(65)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 매립 워드라인들(61, 62, 63, 64)은 상기 활성영역들(51, 52, 53, 54)의 상부표면들보다 낮은 레벨에 형성할 수 있다. 즉, 상기 매립 워드라인들(61, 62, 63, 64)은 상기 소스/드레인 영역들(67)의 상부표면들보다 낮은 레벨에 형성할 수 있다. 상기 매립 워드라인들(61, 62, 63, 64)은 서로 평행하게 형성할 수 있다.
도시된 바와 같이, 제 1 매립 워드라인(61)은 상기 제 1 및 제 3 활성영역 들(51, 53)을 가로지르도록 형성할 수 있다. 상기 제 1 및 제 3 활성영역들(51, 53)의 각각은 상기 제 1 매립 워드라인(61)과 비스듬하게 교차하도록 형성될 수 있다. 제 2 매립 워드라인(62)은 상기 제 1 매립 워드라인(61)과 평행하고 상기 제 1 및 제 3 활성영역들(51, 53)을 가로지르도록 형성할 수 있다. 이와 마찬가지로, 제 3 및 제 4 매립 워드라인들(63, 64)은 상기 제 2 및 제 4 활성영역들(52, 54)을 가로지르도록 형성할 수 있다.
상기 매립 워드라인들(61, 62, 63, 64)을 갖는 상기 반도체기판(50) 상에 하부 절연막(69)을 형성할 수 있다. 상기 하부 절연막(69)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 하부 절연막(69)을 패터닝하여 상기 제 1 및 제 2 매립 워드라인들(61, 62) 사이의 상기 소스/드레인 영역들(67)과 상기 제 3 및 제 4 매립 워드라인들(63, 64) 사이의 상기 소스/드레인 영역들(67)을 노출시키는 비트 콘택홀들을 형성할 수 있다. 상기 비트 콘택홀들을 채우는 비트 플러그들(70)을 형성할 수 있다.
상기 하부 절연막(69) 상에 상기 비트 플러그들(70)에 접촉되고 서로 평행한 비트패턴들(71, 72, 73)을 형성할 수 있다. 상기 비트패턴들(71, 72, 73)은 차례로 적층된 비트라인들(75) 및 비트 캐핑패턴들(76)로 형성할 수 있다. 또한, 상기 비트패턴들(71, 72, 73)은 상기 비트라인들(75) 및 상기 비트 캐핑패턴들(76)의 측벽들을 덮는 비트 스페이서들(77)을 갖도록 형성할 수 있다.
예를 들면, 상기 하부 절연막(69) 상에 비트 도전막을 형성할 수 있다. 상기 비트 도전막 상에 비트 캐핑막(bit capping layer)을 형성할 수 있다. 상기 비트 캐핑막 및 상기 비트 도전막을 패터닝하여 상기 비트 캐핑패턴들(76) 및 상기 비트라인들(75)을 형성할 수 있다. 상기 비트 캐핑패턴들(76) 및 상기 비트라인들(75)을 덮는 스페이서막을 형성할 수 있다. 상기 스페이서막을 이방성 식각하여 상기 비트 스페이서들(77)을 형성할 수 있다.
상기 비트 플러그들(70) 및 상기 비트라인들(75)은 금속막, 금속실리사이드막, 금속질화막, 폴리실리콘막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 비트 캐핑패턴들(76)은 상기 하부 절연막(69)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 비트 캐핑패턴들(76)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 하부 절연막(69)이 실리콘산화막인 경우, 상기 비트 캐핑패턴들(76)은 실리콘질화막으로 형성할 수 있다. 상기 비트 스페이서들(77)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 비트패턴들(71, 72, 73)은 상기 매립 워드라인들(61, 62, 63, 64) 상을 가로지르도록 형성할 수 있다. 더 나아가서, 상기 비트패턴들(71, 72, 73)은 상기 매립 워드라인들(61, 62, 63, 64)과 직교하도록 형성할 수 있다. 또한, 상기 비트패턴들(71, 72, 73)은 상기 활성영역들(51, 52, 53, 54) 상을 비스듬하게 가로지르도록 형성할 수 있다. 이 경우에, 상기 활성영역들(51, 52, 53, 54)은 상기 비트패턴들(71, 72, 73) 및 상기 매립 워드라인들(61, 62, 63, 64)의 교차점에 사선방향으로 형성될 수 있다. 구체적으로, 제 1 비트패턴(71)은 상기 제 1 및 제 2 활성영역들(51, 52) 상을 가로지르도록 형성할 수 있다. 이와 마찬가지로, 제 2 비트패 턴(72)은 상기 제 3 및 제 4 활성영역들(53, 54)을 가로지르도록 형성할 수 있다.
상기 비트패턴들(71, 72, 73)을 갖는 상기 반도체기판(50) 상에 상부 절연막(79)을 형성할 수 있다. 상기 상부 절연막(79)을 평탄화하여 상기 비트패턴들(71, 72, 73)의 상부표면들을 노출시킬 수 있다. 즉, 상기 상부 절연막(79)은 상기 비트패턴들(71, 72, 73) 사이의 갭(gap) 영역들을 채우도록 형성할 수 있다. 상기 상부 절연막(79)은 상기 비트 캐핑패턴들(76)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 상부 절연막(79)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 비트 캐핑패턴들(76)이 실리콘질화막인 경우, 상기 상부 절연막(79)은 실리콘산화막으로 형성할 수 있다. 상기 상부 절연막(79)의 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정이 적용될 수 있다.
도 1 및 도 3을 참조하면, 상기 비트패턴들(71, 72, 73)을 에치백(etch back)하여 그루브들(grooves; 71R, 72R)을 형성할 수 있다. 상기 비트패턴들(71, 72, 73)의 에치백에는 등방성 식각 공정이 적용될 수 있다. 이 경우에, 상기 비트 캐핑패턴들(76)은 부분적으로 식각되어 아래로 리세스(recess)될 수 있다. 동시에, 상기 비트 스페이서들(77) 또한 부분적으로 식각될 수 있다.
도 1 및 도 4를 참조하면, 상기 그루브들(71R, 72R)을 채우는 희생 캐핑패턴들(71S, 72S)을 형성할 수 있다. 상기 희생 캐핑패턴들(71S, 72S)은 상기 상부 절연막(79) 및 상기 하부 절연막(69)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 희생 캐핑패턴들(71S, 72S)은 폴리실리콘막으로 형성할 수 있다.
구체적으로, 상기 그루브들(71R, 72R)을 채우고 상기 상부 절연막(79)을 덮는 희생 캐핑막을 형성할 수 있다. 상기 희생 캐핑막을 평탄화하여 상기 희생 캐핑패턴들(71S, 72S)을 형성할 수 있다. 상기 희생 캐핑막의 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정이 적용될 수 있다.
그러나 상기 그루브들(71R, 72R) 및 상기 희생 캐핑패턴들(71S, 72S)을 형성하는 공정은 생략될 수 있다.
도 5 및 도 6을 참조하면, 상기 상부 절연막(79) 상에 서로 평행한 제 1 마스크패턴들(81, 82)을 형성할 수 있다. 구체적으로, 상기 희생 캐핑패턴들(71S, 72S) 및 상기 상부 절연막(79) 상에 제 1 희생막(85) 및 제 1 마스크막(86)을 차례로 적층할 수 있다. 상기 제 1 마스크막(86) 및 상기 제 1 희생막(85)을 차례로 패터닝하여 상기 제 1 마스크패턴들(81, 82)을 형성할 수 있다. 상기 제 1 희생막(85)은 실리콘산화막으로 형성할 수 있다. 상기 제 1 마스크막(86)은 상기 상부 절연막(79)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 1 마스크막(86)은 폴리실리콘막으로 형성할 수 있다. 상기 제 1 희생막(85)은 생략될 수 있다.
상기 제 1 마스크패턴들(81, 82)은 상기 비트패턴들(71, 72, 73) 상을 가로지르도록 형성할 수 있다. 더 나아가서, 상기 제 1 마스크패턴들(81, 82)은 상기 비트패턴들(71, 72, 73)과 직교하도록 형성할 수 있다. 또한, 상기 제 1 마스크패턴들(81, 82)은 상기 비트 플러그들(70)을 덮도록 형성할 수 있다. 상기 제 1 마스 크패턴들(81, 82) 사이에 상기 상부 절연막(79) 및 상기 희생 캐핑패턴들(71S, 72S)이 노출될 수 있다.
도시된 바와 같이, 상기 제 1 마스크패턴들(81, 82) 중 하나는 상기 제 1 및 제 2 매립 워드라인들(61, 62)을 덮도록 형성할 수 있으며, 상기 제 1 마스크패턴들(81, 82) 중 다른 하나는 상기 제 3 및 제 4 매립 워드라인들(63, 64)을 덮도록 형성할 수 있다. 또한, 상기 제 1 및 제 2 매립 워드라인들(61, 62) 사이의 상기 소스/드레인 영역들(67)은 상기 제 1 마스크패턴들(81, 82) 중 하나로 덮일 수 있으며, 상기 제 3 및 제 4 매립 워드라인들(63, 64) 사이의 상기 소스/드레인 영역들(67)은 상기 제 1 마스크패턴들(81, 82) 중 다른 하나로 덮일 수 있다. 이 경우에, 상기 활성영역들(51, 52, 53, 54)은 상기 제 1 마스크패턴들(81, 82) 및 상기 비트패턴들(71, 72, 73)의 교차점들에 위치하도록 형성될 수 있다.
도 7 및 도 8을 참조하면, 상기 제 1 마스크패턴들(81, 82)을 갖는 상기 반도체기판(50) 상에 제 2 희생막(88)을 형성할 수 있다. 상기 제 2 희생막(88)은 상기 반도체기판(50)의 상부표면을 따라 형성할 수 있다. 상기 제 2 희생막(88)은 상기 제 1 마스크패턴들(81, 82)의 측벽들을 덮을 수 있다.
상기 제 2 희생막(88)은 상기 상부 절연막(79)과 동일한 물질막으로 형성할 수 있다. 상기 제 2 희생막(88)은 단차 피복성(step coverage)이 우수한 물질막으로 형성할 수 있다. 예를 들면, 상기 제 2 희생막(88)은 원자층 증착(atomic layer deposition; ALD)방법에 의한 실리콘산화막으로 형성할 수 있다.
상기 제 2 희생막(88) 상에 제 2 마스크막(89)을 형성할 수 있다. 상기 제 2 마스크막(89)은 상기 제 1 마스크패턴들(81, 82) 사이의 갭(gap) 영역을 채우고 상기 반도체기판(50)을 덮을 수 있다. 상기 제 2 마스크막(89)은 상기 제 1 마스크막(86)과 동일한 물질막으로 형성할 수 있다. 상기 제 2 마스크막(89)은 폴리실리콘막으로 형성할 수 있다.
도 7 및 도 9를 참조하면, 상기 제 2 마스크막(89) 및 상기 제 2 희생막(88)을 평탄화하여 제 2 마스크패턴들(89') 및 제 2 희생패턴들(88')을 형성할 수 있다. 상기 제 2 마스크막(89) 및 상기 제 2 희생막(88)의 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정이 적용될 수 있다. 그 결과, 상기 제 1 마스크패턴들(81, 82) 및 상기 제 2 마스크패턴들(89')의 상부표면들은 동일평면상에 노출될 수 있다. 이 경우에, 상기 제 2 희생패턴들(88')은 상기 제 1 마스크패턴들(81, 82) 및 상기 제 2 마스크패턴들(89') 사이에 잔존할 수 있다.
또한, 상기 제 2 마스크패턴들(89')의 각각은 상기 제 1 마스크패턴들(81, 82) 사이에 자기 정렬될(self-aligned) 수 있다. 여기서, 상기 제 2 희생막(88)의 두께를 조절하여 상기 제 1 마스크패턴들(81, 82) 및 상기 제 2 마스크패턴들(89') 사이의 간격을 제어할 수 있다. 상기 제 2 마스크패턴들(89')은 사진공정을 필요로 하지 않는다.
다른 실시 예에서, 상기 제 2 희생막(88)의 평탄화는 생략될 수 있다. 이 경우에, 상기 제 2 희생막(88)은 상기 제 1 마스크패턴들(81, 82)을 덮을 수 있다.
도 10 및 도 11을 참조하면, 상기 제 1 마스크패턴들(81, 82), 상기 제 2 마스크패턴들(89') 및 상기 희생 캐핑패턴들(71S, 72S)을 식각마스크로 사용하여 상기 상부 절연막(79) 및 상기 하부 절연막(69)을 식각하여 매립 콘택홀들(91)을 형성할 수 있다. 상기 희생 캐핑패턴들(71S, 72S)이 생략된 경우에, 상기 비트패턴들(71, 72, 73)은 상기 식각마스크의 역할을 할 수 있다.
구체적으로, 상기 제 1 마스크패턴들(81, 82) 및 상기 제 2 마스크패턴들(89')을 식각마스크로 사용하여 상기 제 2 희생패턴들(88')을 이방성식각하여 제거할 수 있다. 그 결과, 상기 제 2 희생패턴들(88')은 상기 제 2 마스크패턴들(89') 하부에 잔존할 수 있다. 또한, 상기 제 1 마스크패턴들(81, 82) 및 상기 제 2 마스크패턴들(89') 사이에 상기 상부 절연막(79) 및 상기 희생 캐핑패턴들(71S, 72S)이 노출될 수 있다. 계속하여, 상기 제 1 마스크패턴들(81, 82), 상기 제 2 마스크패턴들(89') 및 상기 희생 캐핑패턴들(71S, 72S)을 식각마스크로 사용하여 상기 상부 절연막(79) 및 상기 하부 절연막(69)을 이방성식각하여 상기 매립 콘택홀들(91)을 형성할 수 있다. 상기 매립 콘택홀들(91)의 바닥에 상기 소스/드레인 영역들(67) 및 상기 소자분리막(57)이 부분적으로 노출될 수 있다.
그 결과, 상기 제 1 마스크패턴들(81, 82) 하부에 제 1 상부 절연패턴들(도시되지 않음) 및 상기 제 2 마스크패턴들(89') 하부에 제 2 상부 절연패턴들(89")이 잔존할 수 있다.
상기 제 1 마스크패턴들(81, 82) 및 상기 제 2 마스크패턴들(89')은 서로 평행하게 형성될 수 있다. 상기 희생 캐핑패턴들(71S, 72S)은 상기 제 1 마스크패턴들(81, 82) 및 상기 제 2 마스크패턴들(89')에 직교하도록 형성될 수 있다. 따라서 상기 매립 콘택홀들(91)은 평면도 상에서 보여 질 때 직사각형으로 형성될 수 있다.
상기 매립 콘택홀들(91)의 측벽들에 매립 콘택스페이서들(92)을 형성할 수 있다. 상기 매립 콘택스페이서들(92)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
도 10 및 도 12를 참조하면, 상기 매립 콘택홀들(91)을 채우는 매립 콘택플러그들(93)을 형성할 수 있다. 상기 매립 콘택플러그들(93)은 폴리실리콘막, 금속막, 금속실리사이드막, 금속질화막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
구체적으로, 상기 매립 콘택홀들(91)을 채우고 상기 반도체기판(50)을 덮는 매립 콘택 도전막을 형성할 수 있다. 상기 비트패턴들(71, 72, 73)이 노출될 때까지 상기 매립 콘택 도전막을 평탄화하여 상기 매립 콘택플러그들(93)을 형성할 수 있다. 상기 매립 콘택 도전막의 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정이 적용될 수 있다. 이 경우에, 상기 제 1 마스크패턴들(81, 82), 상기 제 2 마스크패턴들(89'), 상기 희생 캐핑패 턴들(71S, 72S), 및 상기 제 2 희생패턴들(88')은 모두 제거될 수 있다.
도 10, 도 13a 및 도 13b를 참조하면, 상기 매립 콘택플러그들(93) 상에 스토리지 노드들(storage nodes; 95)을 형성할 수 있다. 상기 스토리지 노드들(95)은 커패시터의 하부전극 역할을 할 수 있다. 상기 스토리지 노드들(95)은 폴리실리콘막, 금속막, 금속실리사이드막, 금속질화막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 스토리지 노드들(95)은 상기 매립 콘택플러그들(93)을 통하여 상기 소스/드레인 영역들(67)에 전기적으로 접속될 수 있다.
이제 다시 도 10, 도 13a 및 도 13b를 참조하여 본 발명의 실시 예에 따른 디램(DRAM)을 설명하기로 한다. 상기 디램(DRAM)은 도 1 내지 13b를 참조하여 설명된바 있는 제조방법을 통하여 상당부분 언급된 바 있다. 이하에서는 중요한 부분만 간략하게 설명하기로 한다.
도 10, 도 13a 및 도 13b를 다시 참조하면, 반도체기판(50) 상에 서로 평행하게 배치된 비트패턴들(71, 72, 73)이 제공될 수 있다. 상기 비트패턴들(71, 72, 73) 보다 낮은 레벨에 서로 평행하게 배치된 매립 워드라인들(61, 62, 63, 64)이 제공될 수 있다. 상기 비트패턴들(71, 72, 73) 및 상기 매립 워드라인들(61, 62, 63, 64)은 교차하도록 배치될 수 있다. 더 나아가서, 상기 비트패턴들(71, 72, 73) 및 상기 매립 워드라인들(61, 62, 63, 64)은 직교하도록 배치될 수 있다.
상기 비트패턴들(71, 72, 73) 및 상기 매립 워드라인들(61, 62, 63, 64)의 교차점들에 서로 이격된 활성영역들(51, 52, 53, 54)이 제공될 수 있다. 상기 활성영역들(51, 52, 53, 54)은 상기 반도체기판(50)에 형성된 소자분리막(57)에 의하여 한정될 수 있다. 상기 활성영역들(51, 52, 53, 54)은 행 및 열 방향을 따라 2차원 정렬될 수 있다.또한, 상기 활성영역들(51, 52, 53, 54)은 서로 평행하게 정렬될 수 있다. 예를 들면, 제 2 활성영역(52)은 제 1 활성영역(51)에 대하여 상기 열 방향에 정렬되고, 제 3 활성영역(53)은 상기 제 1 활성영역(51)에 대하여 상기 행 방향에 정렬되며, 제 4 활성영역(54)은 상기 제 2 활성영역(52)에 대하여 상기 행 방향에 정렬될 수 있다.
상기 매립 워드라인들(61, 62, 63, 64)은 상기 활성영역들(51, 52, 53, 54) 및 상기 소자분리막(57)을 가로지르도록 형성할 수 있다. 상기 매립 워드라인들(61, 62, 63, 64)은 상기 활성영역들(51, 52, 53, 54)과 비스듬하게 교차하도록 배치될 수 있다. 상기 매립 워드라인들(61, 62, 63, 64) 양측의 상기 활성영역들(51, 52, 53, 54)에 소스/드레인 영역들(67)이 제공될 수 있다. 상기 매립 워드라인들(61, 62, 63, 64)은 상기 소스/드레인 영역들(67)의 상부표면들보다 낮은 레벨에 배치될 수 있다. 상기 매립 워드라인들(61, 62, 63, 64) 및 상기 활성영역들(51, 52, 53, 54) 사이에 게이트유전막들(59)이 개재될 수 있다. 상기 매립 워드라인들(61, 62, 63, 64)은 워드 캐핑패턴들(65)에 의하여 덮일 수 있다.
도시된 바와 같이, 제 1 매립 워드라인(61)은 상기 제 1 및 제 3 활성영역들(51, 53)을 가로지르도록 배치될 수 있다. 상기 제 1 및 제 3 활성영역들(51, 53)의 각각은 상기 제 1 매립 워드라인(61)과 비스듬하게 교차하도록 배치될 수 있다. 제 2 매립 워드라인(62)은 상기 제 1 매립 워드라인(61)과 평행하고 상기 제 1 및 제 3 활성영역들(51, 53)을 가로지르도록 배치될 수 있다. 이와 마찬가지로, 제 3 및 제 4 매립 워드라인들(63, 64)은 상기 제 2 및 제 4 활성영역들(52, 54)을 가로지르도록 배치될 수 있다.
상기 워드 캐핑패턴들(65), 상기 소스/드레인 영역들(67) 및 상기 소자분리막(57)은 하부 절연막(69)으로 덮일 수 있다. 상기 하부 절연막(69)은 층간 절연막의 역할을 할 수 있다. 상기 비트패턴들(71, 72, 73)은 상기 하부 절연막(69) 상에 배치될 수 있다. 상기 비트패턴들(71, 72, 73)은 상기 하부 절연막(69)을 관통하는 비트 플러그들(70)에 의하여 상기 소스/드레인 영역들(67)에 접속될 수 있다. 상기 비트패턴들(71, 72, 73)은 차례로 적층된 비트라인들(75) 및 비트 캐핑패턴들(76)을 구비할 수 있다. 또한, 상기 비트패턴들(71, 72, 73)은 상기 비트라인들(75) 및 상기 비트 캐핑패턴들(76)의 측벽들을 덮는 비트 스페이서들(77)을 구비할 수 있다.
상기 비트패턴들(71, 72, 73)은 상기 활성영역들(51, 52, 53, 54) 상을 비스듬하게 가로지르도록 배치될 수 있다. 이 경우에, 상기 활성영역들(51, 52, 53, 54)은 상기 비트패턴들(71, 72, 73) 및 상기 매립 워드라인들(61, 62, 63, 64)의 교차점들에 사선방향으로 배치될 수 있다. 구체적으로, 제 1 비트패턴(71)은 상기 제 1 및 제 2 활성영역들(51, 52) 상을 가로지르도록 배치될 수 있다. 이와 마찬가지로, 제 2 비트패턴(72)은 상기 제 3 및 제 4 활성영역들(53, 54) 상을 가로지르도록 배치될 수 있다.
상기 비트패턴들(71, 72, 73) 사이의 갭(gap) 영역에 제 1 및 제 2 상부 절연패턴들(79', 79")이 제공될 수 있다. 상기 제 1 및 제 2 상부 절연패턴들(79', 79")은 상기 하부 절연막(69) 상에 배치될 수 있다. 상기 매립 워드라인들(61, 62, 63, 64)은 상기 제 1 상부 절연패턴들(79') 및 상기 하부 절연막(69)으로 덮일 수 있다. 상기 제 1 상부 절연패턴들(79') 및 상기 하부 절연막(69)은 상기 제 1 및 제 2 매립 워드라인들(61, 62) 사이를 덮도록 배치될 수 있다. 이와 마찬가지로, 상기 제 3 및 제 4 매립 워드라인들(63, 64) 사이 또한 상기 제 1 상부 절연패턴들(79') 및 상기 하부 절연막(69)으로 덮일 수 있다.
상기 제 1 상부 절연패턴들(79') 사이에 상기 제 2 상부 절연패턴들(79")이 자기 정렬될(self-aligned) 수 있다. 즉, 상기 제 2 상부 절연패턴들(79")은 상기 제 1 상부 절연패턴들(79') 사이의 중간지점에 제공될 수 있다. 상기 제 2 상부 절연패턴들(79") 하부에 상기 하부 절연막(69)이 잔존할 수 있다.
상기 제 1 및 제 2 상부 절연패턴들(79', 79") 사이에 상기 하부 절연막(69)을 관통하여 상기 소스/드레인 영역들(67)에 접촉되는 매립 콘택플러그들(93)이 제공될 수 있다. 상기 매립 콘택플러그들(93)은 상기 비트패턴들(71, 72, 73) 사이에 자기 정렬될(self-aligned) 수 있다. 상기 비트패턴들(71, 72, 73) 및 상기 매립 콘택플러그들(93) 사이에 매립 콘택스페이서들(92)이 개재될 수 있다.
상기 매립 콘택플러그들(93) 상에 스토리지 노드들(storage nodes; 95)이 제공될 수 있다. 상기 스토리지 노드들(95)은 커패시터의 하부전극 역할을 할 수 있다. 상기 스토리지 노드들(95)은 상기 매립 콘택플러그들(93)을 통하여 상기 소스/ 드레인 영역들(67)에 전기적으로 접속될 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체기판 상에 서로 평행한 배선패턴들을 형성한다. 상기 배선패턴들을 가로지르며 서로 평행한 제 1 마스크패턴들을 형성한다. 상기 제 1 마스크패턴들 사이에 상기 제 1 마스크패턴들에 자기 정렬된 제 2 마스크패턴을 형성한다. 상기 제 1 및 제 2 마스크패턴들, 및 상기 배선패턴들을 식각마스크로 사용하여 상기 상부 절연막 및 상기 하부 절연막을 식각하여 상기 반도체기판을 노출시키는 콘택 홀들을 형성한다. 상기 콘택 홀들에 상기 콘택 플러그를 형성한다. 상기 콘택 홀들은 상기 마스크패턴들 및 상기 배선패턴들 사이에 자기 정렬될 수 있다. 이에 따라, 상기 콘택 플러그를 형성하는 것은 종래에 비하여 충분한 공정여유를 갖는다. 결과적으로, 고집적화에 유리한 반도체소자를 구현할 수 있다.

Claims (30)

  1. 반도체기판 상에 하부 절연막을 형성하고,
    상기 하부 절연막 상에 서로 평행한 배선패턴들을 형성하고,
    상기 배선패턴들 사이를 채우는 상부 절연막을 형성하고,
    상기 상부 절연막을 갖는 상기 반도체기판 상에 상기 배선패턴들을 가로지르며 서로 평행한 제 1 마스크패턴들을 형성하고,
    상기 제 1 마스크패턴들 사이에 상기 제 1 마스크패턴들에 자기 정렬된 제 2 마스크패턴을 형성하고,
    상기 제 1 및 제 2 마스크패턴들, 및 상기 배선패턴들을 식각마스크로 사용하여 상기 상부 절연막 및 상기 하부 절연막을 식각하여 상기 반도체기판을 노출시키는 콘택 홀들을 형성하고,
    상기 콘택 홀들에 콘택 플러그를 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 마스크패턴들을 형성하는 것은,
    상기 상부 절연막을 갖는 상기 반도체기판 상에 제 1 희생막을 형성하고,
    상기 제 1 희생막 상에 제 1 마스크막을 형성하고,
    상기 제 1 마스크막 및 상기 제 1 희생막을 패터닝하는 것을 포함하는 반도 체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1 마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 마스크패턴들은 상기 배선패턴들에 직교하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 2 마스크패턴을 형성하는 것은,
    상기 제 1 마스크패턴들을 갖는 상기 반도체기판의 표면을 덮는 제 2 희생막을 형성하고,
    상기 제 1 마스크패턴들 사이를 채우고 상기 제 2 희생막을 덮는 제 2 마스크막을 형성하고,
    상기 제 2 마스크막을 평탄화하는 것을 포함하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2 마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도 체소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 2 희생막은 상기 제 1 및 제 2 마스크패턴들에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 배선패턴들을 형성하는 것은
    상기 하부 절연막 상에 도전막을 형성하고,
    상기 도전막 상에 캐핑막(capping layer)을 형성하고,
    상기 캐핑막 및 상기 도전막을 패터닝하여 캐핑패턴들 및 배선들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제 1 마스크패턴들을 형성하기 전에
    상기 배선패턴들을 에치백(etch back)하여 그루브들(grooves)을 형성하고,
    상기 제 2 마스크패턴과 동일한 물질막을 사용하여 상기 그루브들을 채우는 희생 캐핑패턴들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  10. 반도체기판에 행 및 열 방향을 따라 2차원 정렬된 활성영역들을 한정하고,
    상기 활성영역들을 갖는 상기 반도체기판 상에 하부 절연막을 형성하고,
    상기 하부 절연막 상에 상기 활성영역들을 가로지르며 서로 평행한 비트패턴들을 형성하고,
    상기 비트패턴들 사이를 채우는 상부 절연막을 형성하고,
    상기 상부 절연막을 갖는 상기 반도체기판 상에 상기 비트패턴들을 가로지르며 서로 평행한 제 1 마스크패턴들을 형성하고,
    상기 제 1 마스크패턴들 사이에 상기 제 1 마스크패턴들에 자기 정렬된 제 2 마스크패턴을 형성하고,
    상기 제 1 및 제 2 마스크패턴들, 및 상기 비트패턴들을 식각마스크로 사용하여 상기 상부 절연막 및 상기 하부 절연막을 식각하여 상기 활성영역들을 노출시키는 매립 콘택 홀들을 형성하고,
    상기 매립 콘택 홀들에 매립 콘택 플러그들(buried contact plugs)을 형성하고,
    상기 매립 콘택 플러그들 상에 스토리지 노드들(storage nodes)을 형성하는 것을 포함하는 디램(DRAM)의 제조방법.
  11. 제 10 항에 있어서,
    상기 비트패턴들은 상기 활성영역들을 사선방향으로 가로지르도록 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 마스크패턴들은 상기 비트패턴들에 직교하도록 형성하되, 상기 제 1 마스크패턴들 및 상기 비트패턴들의 교차점들은 상기 활성영역들 상에 위치하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 2 마스크패턴 및 상기 비트패턴들의 교차점들은 상기 활성영역들 사이에 위치하도록 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  14. 제 10 항에 있어서,
    상기 비트패턴들을 형성하는 것은
    상기 하부 절연막 상에 비트 도전막을 형성하고,
    상기 비트 도전막 상에 비트 캐핑막(bit capping layer)을 형성하고,
    상기 비트 캐핑막 및 상기 비트 도전막을 패터닝하여 비트 캐핑패턴들 및 비트라인들을 형성하는 것을 포함하는 디램(DRAM)의 제조방법.
  15. 제 10 항에 있어서,
    상기 제 1 마스크패턴들을 형성하기 전에,
    상기 비트패턴들을 에치백(etch back)하여 그루브들(grooves)을 형성하고,
    상기 제 2 마스크패턴과 동일한 물질막을 사용하여 상기 그루브들을 채우는 희생 캐핑패턴들을 형성하는 것을 더 포함하는 디램(DRAM)의 제조방법.
  16. 제 10 항에 있어서,
    상기 제 1 마스크패턴들을 형성하는 것은,
    상기 상부 절연막을 갖는 상기 반도체기판 상에 제 1 희생막을 형성하고,
    상기 제 1 희생막 상에 제 1 마스크막을 형성하고,
    상기 제 1 마스크막 및 상기 제 1 희생막을 패터닝하는 것을 포함하는 디램(DRAM)의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 1 마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  18. 제 10 항에 있어서,
    상기 제 2 마스크패턴을 형성하는 것은,
    상기 제 1 마스크패턴들을 갖는 상기 반도체기판의 표면을 덮는 제 2 희생막을 형성하고,
    상기 제 1 마스크패턴들 사이를 채우고 상기 제 2 희생막을 덮는 제 2 마스크막을 형성하고,
    상기 제 2 마스크막을 평탄화하는 것을 포함하는 디램(DRAM)의 제조방법.
  19. 제 18 항에 있어서,
    상기 제 2 마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  20. 제 10 항에 있어서,
    상기 하부 절연막을 형성하기 전에
    상기 반도체기판 상에 상기 활성영역들을 가로지르며 서로 평행한 매립 워드라인들을 형성하고,
    상기 매립 워드라인들 상을 덮는 워드 캐핑패턴들을 형성하는 것을 더 포함하되, 상기 매립 워드라인들은 상기 활성영역들의 상부표면들보다 낮은 레벨에 위치하는 디램(DRAM)의 제조방법.
  21. 제 20 항에 있어서,
    상기 매립 워드라인들은 상기 비트패턴들에 직교하도록 형성하되, 상기 활성영역들의 각각은 한 쌍의 상기 매립 워드라인들과 교차하며, 상기 제 1 마스크패턴들 및 상기 비트패턴들의 교차점들은 상기 한 쌍의 매립 워드라인들 사이의 상기 활성영역들 상에 위치하는 디램(DRAM)의 제조방법.
  22. 제 10 항에 있어서,
    상기 매립 콘택 플러그들을 형성하는 것은,
    상기 매립 콘택 홀들을 채우고 상기 반도체기판을 덮는 매립 콘택 도전막을 형성하고,
    상기 비트패턴들이 노출될 때까지 상기 제 1 및 제 2 마스크패턴들, 및 상기 매립 콘택 도전막을 평탄화하는 것을 포함하는 디램(DRAM)의 제조방법.
  23. 반도체기판에 행 및 열 방향을 따라 2차원 정렬된 활성영역들;
    상기 활성영역들을 갖는 상기 반도체기판 상을 덮는 층간 절연막;
    상기 층간 절연막 상에 상기 활성영역들을 가로지르며 서로 평행한 비트패턴들;
    상기 비트패턴들 사이에 서로 이격된 제 1 절연패턴들;
    상기 제 1 절연패턴들 사이에 자기 정렬된 제 2 절연패턴; 및
    상기 제 2 절연패턴, 상기 제 1 절연패턴들 및 상기 비트패턴들 사이에 배치되고 상기 층간 절연막을 관통하여 상기 활성영역들에 접촉된 매립 콘택 플러그들(buried contact plugs)을 포함하는 반도체소자.
  24. 삭제
  25. 삭제
  26. 제 23 항에 있어서,
    상기 활성영역들은
    제 1 활성영역;
    상기 제 1 활성영역의 상기 열 방향에 정렬된 제 2 활성영역;
    상기 제 1 활성영역의 상기 행 방향에 정렬된 제 3 활성영역; 및
    상기 제 2 활성영역의 상기 행 방향에 정렬된 제 4 활성영역을 포함하는 반도체소자.
  27. 제 26 항에 있어서,
    상기 비트패턴들은
    상기 제 1 및 제 2 활성영역들을 가로지르는 제 1 비트패턴; 및
    상기 제 3 및 제 4 활성영역들을 가로지르는 제 2 비트패턴을 포함하되, 상기 제 1 및 제 2 비트패턴들은 상기 활성영역들을 사선방향으로 가로지르는 반도체소자.
  28. 제 27 항에 있어서,
    상기 제 1 및 제 3 활성영역들을 가로지르고 서로 평행한 제 1 및 제 2 매립 워드라인들; 및
    상기 제 2 및 제 4 활성영역들을 가로지르고 서로 평행한 제 3 및 제 4 매립 워드라인들을 더 포함하되, 상기 제 1 내지 제 4 매립 워드라인들은 상기 제 1 및 제 2 비트패턴들에 직교하고, 상기 제 1 및 제 2 매립 워드라인들 사이와 상기 제 1 및 제 2 매립 워드라인들 상에 상기 제 1 절연패턴들 중 선택된 하나가 배치되고, 상기 제 3 및 제 4 매립 워드라인들 사이와 상기 제 3 및 제 4 매립 워드라인들 상에 상기 제 1 절연패턴들 중 선택된 다른 하나가 배치된 반도체소자.
  29. 제 28 항에 있어서,
    상기 제 1 내지 제 4 매립 워드라인들은 상기 활성영역들의 상부표면들보다 낮은 레벨에 배치된 것을 특징으로 하는 반도체소자.
  30. 제 23 항에 있어서,
    상기 매립 콘택 플러그들 상에 배치된 스토리지 노드들(storage nodes)을 더 포함하는 반도체소자.
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