KR102376718B1 - 자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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KR102376718B1
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Abstract

제품 신뢰성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판, 기판 상의 게이트 전극, 게이트 전극의 측벽 상의 제1 스페이서, 제1 스페이서의 측벽 상에, 게이트 전극의 상면보다 돌출되는 컨택, 게이트 전극의 상면, 제1 스페이서의 상면 및 컨택의 측벽에 의해 정의되는 트렌치, 트렌치의 측벽의 적어도 일부 및 트렌치의 하면을 따라 연장되는 식각 방지막, 및 식각 방지막 상에, 트렌치를 채우는 캡핑 패턴을 포함하고, 캡핑 패턴은, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함한다.

Description

자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING SELF-ALIGNED CONTACT, AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 자기 정렬 컨택(SAC)을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 컨택홀을 형성하기 위해 자기 정렬 컨택(SAC; Self-Aligned Contact) 공정이 이용되고 있다.
그러나, 반도체 장치가 고집적화됨에 따라, 자기 정렬 컨택 공정에서 컨택홀 형성 시 막질 간 선택비 부족으로 인하여 쇼트(short)가 발생되는 문제가 있다. 예를 들어, 자기 정렬 컨택 공정을 이용하여 트랜지스터의 소오스/드레인 컨택을 형성하기 위한 컨택홀 형성 시에, 막질 간 선택비 부족으로 인하여 게이트와 소오스/드레인 컨택 간에 쇼트가 발생되는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는 게이트와 컨택 간의 쇼트를 방지하여 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 게이트와 컨택 간의 쇼트를 방지하여 제품 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 게이트 전극, 게이트 전극의 측벽 상의 제1 스페이서, 제1 스페이서의 측벽 상에, 게이트 전극의 상면보다 돌출되는 컨택, 게이트 전극의 상면, 제1 스페이서의 상면 및 컨택의 측벽에 의해 정의되는 트렌치, 트렌치의 측벽의 적어도 일부 및 트렌치의 하면을 따라 연장되는 식각 방지막, 및 식각 방지막 상에, 트렌치를 채우는 캡핑 패턴을 포함하고, 캡핑 패턴은, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 하부와 상부를 포함하는 트렌치를 포함하는 층간 절연막, 트렌치의 하부를 채우는 게이트 전극, 트렌치의 상부의 측벽 및 게이트 전극의 상면을 따라 연장되는 식각 방지막, 식각 방지막 상에, 트렌치의 상부를 채우는 캡핑 패턴, 및 게이트 전극의 측벽 및 캡핑 패턴의 측벽 상에, 층간 절연막을 관통하는 컨택을 포함하고, 식각 방지막은 컨택의 측벽의 적어도 일부를 따라 연장되고, 캡핑 패턴은, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 게이트 전극, 게이트 전극의 측벽 상의 게이트 스페이서, 게이트 전극의 상면 및 게이트 스페이서의 상면을 덮는 캡핑 패턴, 기판 상에, 게이트 스페이서 및 캡핑 패턴을 둘러싸는 층간 절연막, 및 층간 절연막을 관통하고, 게이트 스페이서의 측벽 및 캡핑 패턴의 측벽에 의해 정의되는 컨택을 포함하고, 캡핑 패턴 및 층간 절연막은 실질적으로 동일한 물질을 포함하고, 컨택에 인접하는 캡핑 패턴의 측벽은, 제1 측벽과, 제1 측벽 상에 제1 측벽보다 완만한 기울기를 갖는 제2 측벽을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 전극을 형성하고, 게이트 전극을 둘러싸는 층간 절연막을 형성하고, 게이트 전극의 상부를 리세스하여, 층간 절연막의 측벽 및 게이트 전극의 상면에 의해 정의되는 제1 트렌치를 형성하고, 제1 트렌치를 채우며, 반도체 물질을 포함하는 마스크 패턴을 형성하고, 게이트 전극의 측벽 및 마스크 패턴의 측벽 상에, 층간 절연막을 관통하는 컨택을 형성하고, 마스크 패턴을, 캡핑 패턴으로 대체하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 12는 도 11의 A-A'를 따라서 절단한 단면도이다.
도 13은 도 11의 B-B'를 따라서 절단한 단면도이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 도 14의 C-C'를 따라서 절단한 단면도이다.
도 16은 도 14의 D-D'를 따라서 절단한 단면도이다.
도 17 내지 도 28b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29 내지 도 31은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 32 내지 도 44는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 16을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 게이트 절연막(122), 게이트 전극(124), 게이트 스페이서(126), 식각 방지막(130), 캡핑 패턴(140), 제1 층간 절연막(150) 및 컨택(160)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(150)은 게이트 전극(124) 및 캡핑 패턴(140)을 둘러쌀 수 있다. 예를 들어, 제1 층간 절연막(150)은 트렌치(T)를 포함할 수 있고, 게이트 전극(124) 및 캡핑 패턴(140)은 트렌치(T) 내에 형성될 수 있다.
제1 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(126)는 기판(100) 및 제1 층간 절연막(150) 상에 형성될 수 있다. 예를 들어, 게이트 스페이서(126)는 기판(100) 상의 제1 층간 절연막(150)의 측벽을 따라 형성될 수 있다. 또한, 게이트 스페이서(126)는 트렌치(T)를 정의할 수 있다.
몇몇 실시예에서, 게이트 스페이서(126)의 상면은 제1 층간 절연막(150)의 상면보다 낮을 수 있다. 이에 따라, 게이트 스페이서(126)는 하부(TL) 및 상부(TU)를 포함하는 트렌치(T)를 정의할 수 있다. 예를 들어, 트렌치(T)의 하부(TL)는 기판(100)의 상면 및 게이트 스페이서(126)의 측벽에 의해 정의될 수 있다. 또한, 예를 들어, 트렌치(T)의 상부(TU)는 게이트 전극(124)의 상면, 게이트 절연막(122)의 상면, 게이트 스페이서(126)의 상면 및 제1 층간 절연막(150)의 측벽에 의해 정의될 수 있다.
게이트 스페이서(126)는 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 게이트 스페이서(126)는 다중막으로 형성될 수도 있다.
게이트 스페이서(126)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(122)은 기판(100)과 게이트 전극(124) 사이에 개재될 수 있다. 또한, 게이트 절연막(122)은 트렌치(T)의 하부(TL) 내에 형성될 수 있다. 예를 들어, 게이트 절연막(122)은 트렌치(T)의 하부(TL)의 프로파일을 따라 연장될 수 있다. 이에 따라, 게이트 절연막(122)은 기판(100)의 상면 및 게이트 스페이서(126)의 측벽을 따라 연장될 수 있다. 그러나, 몇몇 실시예에서, 게이트 절연막(122)은 기판(100)의 상면을 따라 연장되고, 게이트 스페이서(126)의 측벽을 따라 연장되지 않을 수도 있다.
게이트 절연막(122)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2)보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(124)은 게이트 절연막(122) 상에 형성될 수 있다. 또한, 게이트 전극(124)은 트렌치(T)의 하부(TL) 내에 형성될 수 있다. 예를 들어, 게이트 전극(124)은 게이트 절연막(122)이 형성되고 남은 트렌치(T)의 하부(TL)의 영역을 채울 수 있다. 이에 따라, 게이트 절연막(122)은 게이트 전극(124)의 하면 및 측벽을 따라 연장될 수 있다.
게이트 전극(124)은 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(124)은 금속층을 포함할 수 있다. 예를 들어, 게이트 전극(124)은 Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 게이트 전극(124)은 금속이 아닌 실리콘 또는 실리콘 게르마늄 등으로 이루어질 수도 있다.
게이트 전극(124)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(124)은 복수의 도전성 물질이 적층되어 형성될 수도 있다. 예를 들어, 게이트 전극(124)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
이러한 게이트 전극(124)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
식각 방지막(130)은 게이트 전극(124) 상에 형성될 수 있다. 몇몇 실시예에서, 식각 방지막(130)은 트렌치(T)의 상부(TU) 내에 형성될 수 있다. 예를 들어, 식각 방지막(130)은 트렌치(T)의 상부(TU)의 프로파일을 따라 연장될 수 있다. 예를 들어, 식각 방지막(130)은 게이트 전극(124)의 상면, 게이트 절연막(122)의 상면, 게이트 스페이서(126)의 상면 및 제1 층간 절연막(150)의 측벽을 따라 연장될 수 있다.
몇몇 실시예에서, 식각 방지막(130)은 컨택(160)의 측벽의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 식각 방지막(130)의 일부는 캡핑 패턴(140)과 컨택(160) 사이에 개재될 수 있다.
식각 방지막(130)은 식각 공정으로부터 게이트 전극(124) 또는 컨택(160)을 보호할 수 있다. 식각 방지막(130)은 예를 들어, 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
캡핑 패턴(140)은 게이트 전극(124)의 상면 및 게이트 스페이서(126)의 상면을 덮을 수 있다. 또한, 캡핑 패턴(140)은 게이트 전극(124)의 상면, 게이트 스페이서(126)의 상면, 제1 층간 절연막(150)의 측벽 및 컨택(160)의 측벽에 의해 정의되는 트렌치를 채울 수 있다.
몇몇 실시예에서, 캡핑 패턴(140)은 식각 방지막(130) 상에 형성될 수 있다. 또한, 캡핑 패턴(140)은 트렌치(T)의 상부(TU) 내에 형성될 수 있다. 예를 들어, 캡핑 패턴(140)은 식각 방지막(130)이 형성되고 남은 트렌치(T)의 상부(TU)의 영역을 채울 수 있다. 이에 따라, 식각 방지막(130)은 캡핑 패턴(140)의 측벽의 적어도 일부 및 캡핑 패턴(140)의 하면을 따라 연장될 수 있다.
몇몇 실시예에서, 컨택(160)에 인접하는 캡핑 패턴(140)의 측벽은 복수의 기울기를 가질 수 있다. 예를 들어, 컨택(160)에 인접하는 캡핑 패턴(140)의 측벽은, 제1 측벽(140S1) 및 제1 측벽(140S1) 상에서 제1 측벽(140S1)보다 완만한 기울기를 갖는 제2 측벽(140S2)을 포함할 수 있다. 이에 관하여는, 도 24 내지 도 28a에 관한 설명에서 자세히 후술한다. 이에 따라, 캡핑 패턴(140)은 게이트 전극(124)과 컨택(160) 사이에 충분한 거리를 확보하여, 게이트 전극(124)과 컨택(160) 사이의 누설 전류(leakage current)를 감소시킬 수 있다.
도시된 것처럼, 캡핑 패턴(140)의 제1 측벽(140S1)은 기판(100)의 상면에 대해 실질적으로 수직할 수 있고, 캡핑 패턴(140)의 제2 측벽(140S2)은 기판(100)의 상면에 대해 경사를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 측벽(140S1) 또한 기판(100)의 상면에 대해 경사를 가질 수도 있다.
캡핑 패턴(140)은 예를 들어, 저유전율(low-k) 물질을 포함할 수 있다. 이에 따라, 캡핑 패턴(140)은 게이트 전극(124)과 컨택(160) 사이의 기생 커패시턴스(parasitic capacitance) 또는 누설 전류를 효율적으로 감소시킬 수 있다. 예를 들어, 캡핑 패턴(140)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함할 수 있다. 몇몇 실시예에서, 캡핑 패턴(140)은 제1 층간 절연막(150)과 실질적으로 동일한 물질을 포함할 수 있다.
컨택(160)은 기판(100) 및 게이트 스페이서(126) 상에 형성될 수 있다. 또한, 컨택(160)은 게이트 전극(124)의 상면보다 돌출될 수 있다. 캡핑 패턴(140)은 게이트 전극(124) 상에 배치되므로, 컨택(160)은 게이트 스페이서(126)의 측벽 및 캡핑 패턴(140)의 측벽 상에 형성될 수 있다.
컨택(160)은 제1 층간 절연막(150)을 관통할 수 있다. 예를 들어, 컨택(160)은 제1 층간 절연막(150)을 관통하여, 게이트 스페이서(126)의 측벽 및 캡핑 패턴(140)의 측벽을 따라 연장될 수 있다.
컨택(160)은 자기 정렬 컨택(SAC; Self-Aligned Contact) 공정에 의해 형성될 수 있다. 즉, 컨택(160)의 측벽은 캡핑 패턴(140)의 측벽 및 게이트 스페이서(126)의 측벽에 의해 정의될 수 있다. 예를 들어, 게이트 스페이서(126)는 제1 층간 절연막(150)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
그러나, 몇몇 실시예에서, 캡핑 패턴(140)은 제1 층간 절연막(150)에 대하여 식각 선택비를 갖지 않는 물질을 포함할 수 있다. 예를 들어, 캡핑 패턴(140)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함할 수 있다. 또는, 예를 들어, 캡핑 패턴(140)은 제1 층간 절연막(150)과 실질적으로 동일한 물질을 포함할 수 있다.
캡핑 패턴(140)의 측벽이 제1 측벽(140S1) 및 제2 측벽(140S2)을 포함함에 따라, 컨택(160)은 서로 다른 폭의 연장부(160A) 및 확장부(160B)를 포함할 수 있다. 컨택(160)의 연장부(160A)는 게이트 스페이서(126)의 측벽 및 캡핑 패턴(140)의 제1 측벽(140S1) 상에 배치될 수 있다. 컨택(160)의 확장부(160B)는 캡핑 패턴(140)의 제2 측벽(140S2) 상에 배치될 수 있다.
캡핑 패턴(140)의 제2 측벽(140S2)은 캡핑 패턴(140)의 제1 측벽(140S1)보다 완만한 기울기를 가질 수 있으므로, 확장부(160B)의 폭은 연장부(160A)의 폭보다 클 수 있다. 예를 들어, 연장부(160A)의 폭은 기판(100)의 상면으로부터 멀어짐에 따라 실질적으로 동일할 수 있다. 이와 달리, 확장부(160B)의 폭은 기판(100)의 상면으로부터 멀어짐에 따라 점점 증가할 수 있다. 이에 따라, 확장부(160B)의 상면의 폭(W2)은, 연장부(160A)의 하면의 폭(W1)보다 클 수 있다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 2를 참조하면, 도 1의 식각 방지막(130)과 비교할 때, 도 2의 식각 방지막(130)은 캡핑 패턴(140)의 제2 측벽(140S2) 및 게이트 스페이서(126)의 측벽을 따라 더 연장된다. 예를 들어, 식각 방지막(130)은 제1 막(132) 및 제2 막(134)을 포함할 수 있다.
식각 방지막(130)의 제1 막(132)은 캡핑 패턴(140)의 측벽의 일부 및 캡핑 패턴(140)의 하면을 따라 연장될 수 있다. 예를 들어, 식각 방지막(130)의 제1 막(132)은 컨택(160)의 측벽의 일부, 게이트 전극(124)의 상면, 게이트 절연막(122)의 상면, 게이트 스페이서(126)의 상면 및 제1 층간 절연막(150)의 측벽을 따라 연장될 수 있다. 또한, 식각 방지막(130)의 제1 막(132)은 캡핑 패턴(140)의 제1 측벽(140S1) 상에 형성될 수 있다. 그러나, 식각 방지막(130)의 제1 막(132)은 캡핑 패턴(140)의 제2 측벽(140S2) 상에 형성되지 않을 수 있다.
식각 방지막(130)의 제2 막(134)은 컨택(160)의 측벽을 따라 연장될 수 있다. 예를 들어, 식각 방지막(130)의 제2 막(134)은 게이트 스페이서(126)의 측벽, 캡핑 패턴(140)의 제1 측벽(140S1) 및 제2 측벽(140S2)을 따라 연장될 수 있다.
이에 따라, 식각 방지막(130)은 컨택(160)의 측벽 및 게이트 전극(124)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제2 막(134)의 일부는 제1 막(132)의 일부와 중첩될 수 있다. 도시된 것처럼, 캡핑 패턴(140)의 제1 측벽(140S1) 상에서, 제1 막(132)의 일부 및 제2 막(134)의 일부가 차례로 적층될 수 있다.
도시된 것과 달리, 몇몇 실시예에서, 식각 방지막(130)의 제2 막(134)은 컨택(160)의 하면을 따라 연장될 수도 있다. 또한, 도시된 것과 달리, 몇몇 실시예에서, 식각 방지막(130)의 제2 막(134)은 캡핑 패턴(140)의 제2 측벽(140S2)을 따라 연장되지 않을 수도 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3을 참조하면, 도 1의 식각 방지막(130)과 비교할 때, 도 3의 식각 방지막(130)은 캡핑 패턴(140)의 제2 측벽(140S2)을 따라 더 연장된다. 예를 들어, 식각 방지막(130)은 제1 막(132) 및 제3 막(136)을 포함할 수 있다.
식각 방지막(130)의 제3 막(136)은 캡핑 패턴(140)의 하면 및 측벽을 따라 연장될 수 있다. 예를 들어, 식각 방지막(130)의 제3 막(136)은 캡핑 패턴(140)의 하면, 컨택(160)에 인접하는 캡핑 패턴(140)의 측벽(예를 들어, 제1 측벽(140S1) 및 제2 측벽(140S2)) 및 제1 층간 절연막(150)에 인접하는 캡핑 패턴(140)의 측벽을 따라 연장될 수 있다.
이에 따라, 식각 방지막(130)은 컨택(160)의 측벽의 일부 및 게이트 전극(124)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 식각 방지막(130)의 제3 막(136)은 제1 막(132) 상에 형성될 수 있다. 제1 막(132)은 캡핑 패턴(140)의 제2 측벽(140S2) 상에 형성되지 않으므로, 컨택(160)과 제3 막(136)은 접촉할 수 있다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4를 참조하면, 도 1의 식각 방지막(130)과 비교할 때, 도 4의 식각 방지막(130)은 캡핑 패턴(140)의 제2 측벽(140S2) 및 게이트 스페이서(126)의 측벽을 따라 더 연장된다. 예를 들어, 식각 방지막(130)은 제1 막(132), 제2 막(134) 및 제3 막(136)을 포함할 수 있다.
이에 따라, 식각 방지막(130)은 컨택(160)의 측벽 및 게이트 전극(124)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 막(132)의 일부는 제2 막(134)과 제3 막(136) 사이에 개재될 수 있다. 제1 막(132)은 캡핑 패턴(140)의 제2 측벽(140S2) 상에 형성되지 않으므로, 제2 막(134)과 제3 막(136)은 접촉할 수 있다. 도시된 것처럼, 캡핑 패턴(140)의 제2 측벽(140S2) 상에서, 제3 막(136)의 일부 및 제2 막(134)의 일부가 차례로 적층될 수 있다.
몇몇 실시예에서, 제2 막(134)의 일부는 제1 막(132)의 일부 및 제3 막(136)의 일부와 중첩될 수 있다. 도시된 것처럼, 캡핑 패턴(140)의 제1 측벽(140S1) 상에서, 제3 막(136)의 일부, 제1 막(132)의 일부 및 제2 막(134)의 일부가 차례로 적층될 수 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 도 2의 식각 방지막(130)과 비교할 때, 도 5의 식각 방지막(130)은 게이트 전극(124)의 상면을 따라 연장되지 않는다. 예를 들어, 식각 방지막(130)은 제2 막(134)만을 포함할 수 있다.
이에 따라, 식각 방지막(130)은 컨택(160)의 측벽을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 막(132)이 형성되지 않으므로, 제2 막(134)은 캡핑 패턴(140)의 제1 측벽(140S1) 및 제2 측벽(140S2)과 접촉할 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 도 1의 식각 방지막(130)과 비교할 때, 도 6의 식각 방지막(130)은 캡핑 패턴(140)의 제2 측벽(140S2) 및 게이트 스페이서(126)의 측벽을 따라 더 연장된다. 예를 들어, 식각 방지막(130)은 제2 막(134) 및 제3 막(136)을 포함할 수 있다.
이에 따라, 식각 방지막(130)은 컨택(160)의 측벽 및 게이트 전극(124)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제2 막(134)의 일부는 제3 막(136)의 일부와 중첩될 수 있다. 도시된 것처럼, 캡핑 패턴(140)의 제1 측벽(140S1) 및 제2 측벽(140S2) 상에서, 제3 막(136)의 일부 및 제2 막(134)의 일부가 차례로 적층될 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 도 3의 식각 방지막(130)과 비교할 때, 도 7의 식각 방지막(130)은 게이트 스페이서(126)의 측벽을 따라 연장되지 않는다. 예를 들어, 식각 방지막(130)은 제3 막(136)만을 포함할 수 있다.
이에 따라, 식각 방지막(130)은 게이트 전극(124)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 막(132)이 형성되지 않으므로, 제3 막(136)은 캡핑 패턴(140)의 제1 측벽(140S1) 및 제2 측벽(140S2)과 접촉할 수 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 도 1의 반도체 장치와 비교할 때, 도 8의 반도체 장치는 식각 방지막(130)을 포함하지 않는다.
이에 따라, 게이트 전극(124)의 측벽은, 게이트 스페이서(126)의 측벽, 캡핑 패턴(140)의 제1 측벽(140S1) 및 제2 측벽(140S2)과 접촉할 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 게이트 스페이서(126)는 다중막으로 형성될 수 있다. 예를 들어, 게이트 스페이서(126)는 제1 스페이서(126A) 및 제1 스페이서(126A) 상의 제2 스페이서(126B)를 포함할 수 있다.
제1 스페이서(126A)는 게이트 전극(124)의 측벽 상에 형성될 수 있다. 제1 스페이서(126A)의 상면은 제1 층간 절연막(150)의 상면보다 낮을 수 있다. 예를 들어, 제1 스페이서(126A)의 상면은 게이트 전극(124)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다. 이에 따라, 제1 스페이서(126A)는 트렌치(T)의 하부(TL)를 정의할 수 있다.
제1 스페이서(126A)는 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질을 포함할 수 있다. 이에 따라, 제1 스페이서(126A)는 게이트 전극(124)과 컨택(160) 사이의 기생 커패시턴스(parasitic capacitance)를 감소시킬 수 있다.
제2 스페이서(126B)는 기판(100) 상의 제1 층간 절연막(150)의 측벽을 따라 형성될 수 있다. 예를 들어, 제2 스페이서(126B)는 제1 층간 절연막(150)과 제1 스페이서(126A) 사이에 개재될 수 있다. 또한, 제2 스페이서(126B)는 컨택(160)과 제1 스페이서(126A) 사이에 개재될 수 있다. 몇몇 실시예에서, 제2 스페이서(126B)는 제1 스페이서(126A)의 상면보다 돌출될 수 있다.
컨택(160)에 인접하는 제2 스페이서(126B)의 측벽은 컨택(160)의 측벽을 정의할 수 있다. 예를 들어, 제2 스페이서(126B)는 제1 층간 절연막(150)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 스페이서(126B)는 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에서, 제2 스페이서(126B)의 측벽은 복수의 기울기를 가질 수 있다. 예를 들어, 컨택(160)에 인접하는 제2 스페이서(126B)의 측벽은, 제3 측벽(126S1) 및 제3 측벽(126S1) 상에서 제3 측벽(126S1)보다 완만한 기울기를 갖는 제4 측벽(126S2)을 포함할 수 있다. 예를 들어, 도시된 것처럼, 제2 스페이서(126B)의 제3 측벽(126S1)은 기판(100)의 상면에 대해 실질적으로 수직할 수 있고, 제2 스페이서(126B)의 제4 측벽(126S2)은 기판(100)의 상면에 대해 경사를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 측벽(126S1) 또한 기판(100)의 상면에 대해 경사를 가질 수도 있다.
또한, 몇몇 실시에에서, 캡핑 패턴(140)의 제2 측벽(140S2)은, 제2 스페이서(126B)의 제4 측벽(126S2)보다 완만한 기울기를 가질 수 있다. 이에 관하여는, 도 29 내지 도 31에 관한 설명에서 자세히 후술한다.
도 9에서, 컨택(160)에 인접하는 제2 스페이서(126B)의 높이는 캡핑 패턴(140)의 제1 측벽(140S1)의 높이와 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 컨택(160)에 인접하는 제2 스페이서(126B)의 높이는 캡핑 패턴(140)의 제1 측벽(140S1)의 높이보다 낮을 수도 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 캡핑 패턴(140)은 보이드(V; void)를 포함할 수 있다.
보이드(V)는 캡핑 패턴(140) 내에 형성될 수 있다. 보이드(V)는 예를 들어, 에어갭(air gap)일 수 있다. 이러한 보이드(V)는 캡핑 패턴(140)을 구성하는 물질보다 낮은 유전율을 갖는다. 이에 따라, 보이드(V)를 포함하는 캡핑 패턴(140)은 게이트 전극(124)과 컨택(160) 사이의 기생 커패시턴스를 효율적으로 감소시킬 수 있다.
도 10에서, 보이드(V)는 캡핑 패턴(140)의 제1 측벽(140S1) 및 제2 측벽(140S2)에 인접하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 보이드(V)는 캡핑 패턴(140) 내의 임의의 위치에 형성될 수 있다. 또한, 도시된 것과 달리, 보이드(V)는 복수 개로 캡핑 패턴(140) 내에 형성될 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 12는 도 11의 A-A'를 따라서 절단한 단면도이다. 도 13은 도 11의 B-B'를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 내지 도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(110), 계면막(105), 게이트 절연막(122), 게이트 전극(124), 게이트 스페이서(126), 에피택셜 패턴(170), 식각 방지막(130), 캡핑 패턴(140), 제1 층간 절연막(150) 및 컨택(160)을 포함한다.
기판(100)은 핀형 패턴(F)을 포함할 수 있다. 핀형 패턴(F)은, 기판(100)의 상부로부터 돌출되어 길게 연장될 수 있다. 핀형 패턴(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
핀형 패턴(F)은 게이트 전극(124)과 교차할 수 있다. 예를 들어, 핀형 패턴(F)은 제1 방향으로 연장될 수 있고, 게이트 전극(124)은 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
핀형 패턴(F)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(F)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
핀형 패턴(F)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 핀형 패턴(F)은 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 핀형 패턴(F)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 핀형 패턴(F)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 핀형 패턴(F)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
본 명세서에서, 게이트 전극(124)을 포함하는 트랜지스터의 채널 영역은 핀형 패턴(F)을 포함하는 것으로 설명되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(124)을 포함하는 트랜지스터의 채널 영역은 나노와이어(nanowire) 패턴, 나노시트(nanosheet) 패턴 등을 포함할 수도 있다.
필드 절연막(110)은 기판(100) 상에 형성될 수 있다. 또한, 필드 절연막(110)은 핀형 패턴(F)의 측벽의 일부를 감쌀 수 있다. 예를 들어, 핀형 패턴(F)은 필드 절연막(110)에 의해 정의될 수 있다. 도 11에서, 핀형 패턴(F)의 측벽은 전체적으로 필드 절연막(110)에 의해 둘러싸인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
필드 절연막(110)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
계면막(105)은 기판(100)과 게이트 절연막(122) 사이에 개재될 수 있다. 또한, 계면막(105)은 핀형 패턴(F)의 외면 상에 형성될 수 있다. 예를 들어, 계면막(105)은 트렌치(T)의 하부(TL)의 하면의 프로파일을 따라 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 계면막(105)은 트렌치(T) 하부(TL)의 하면 및 측벽의 프로파일을 따라 연장될 수도 있다. 또한, 몇몇 실시예에서, 계면막(105)은 생략될 수도 있다.
계면막(105)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 그러나, 기판(100)의 종류, 핀형 패턴(F)의 종류 또는 게이트 절연막(122)의 종류 등에 따라, 계면막(105)은 다른 물질을 포함할 수도 있다.
에피택셜 패턴(170)은, 게이트 전극(124)의 양 측의 핀형 패턴(F) 내에 형성될 수 있다. 그러나, 에피택셜 패턴(170)은 게이트 전극(124)과 절연될 수 있다. 에피택셜 패턴(170)은 트랜지스터의 소오스/드레인으로 기능할 수 있다.
몇몇 실시예에서, 에피택셜 패턴(170)은 상승된 소오스/드레인일 수 있다. 즉, 에피택셜 패턴(170)의 최상부는 핀형 패턴(F)의 상면보다 위로 돌출될 수 있다. 또한, 몇몇 실시예에서, 에피택셜 패턴(170)은 복수의 게이트 전극에 공통되는 공유 소오스/드레인일 수 있다.
에피택셜 패턴(170)은 단일막인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 에피택셜 패턴(170)은 다중막으로 형성될 수도 있다.
도 11에서, 에피택셜 패턴(170)의 단면은 오각형 형상인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 에피택셜 패턴(170)의 단면은, 예를 들어, 다이아몬드 형상(또는 육각형 형상) 등 다양한 형상을 가질 수 있다.
몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 에피택셜 패턴(170)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 에피택셜 패턴(170)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 에피택셜 패턴(170)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(F)이 Si인 경우에, 에피택셜 패턴(170)은 Si에 비해 격자 상수가 큰 물질, 예를 들어, SiGe를 포함할 수 있다. 압축 스트레스 물질은 핀형 패턴(F)에 압축 스트레스를 가하여, 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 에피택셜 패턴(170)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 에피택셜 패턴(170)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 에피택셜 패턴(170)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(F)이 Si인 경우에, 에피택셜 패턴(170)은 Si에 비해 격자 상수가 작은 물질, 예를 들어, SiC를 포함할 수 있다. 인장 스트레스 물질은 핀형 패턴(F)에 인장 스트레스를 가하여, 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
식각 방지막(130)은 캡핑 패턴(140)의 측벽의 일부 및 캡핑 패턴(140)의 하면을 따라 연장될 수 있다. 예를 들어, 식각 방지막(130)은 컨택(160)의 측벽의 일부, 게이트 전극(124)의 상면, 게이트 절연막(122)의 상면, 게이트 스페이서(126)의 상면 및 제1 층간 절연막(150)의 측벽을 따라 연장될 수 있다. 또한, 식각 방지막(130)은 캡핑 패턴(140)의 제1 측벽(140S1) 상에 형성될 수 있다. 그러나, 식각 방지막(130)은 캡핑 패턴(140)의 제2 측벽(140S2) 상에 형성되지 않을 수 있다.
캡핑 패턴(140)은 게이트 전극(124)의 상면 및 게이트 스페이서(126)의 상면을 덮을 수 있다. 또한, 캡핑 패턴(140)은 게이트 전극(124)의 상면, 게이트 스페이서(126)의 상면, 제1 층간 절연막(150)의 측벽 및 컨택(160)의 측벽에 의해 정의되는 트렌치를 채울 수 있다.
몇몇 실시예에서, 캡핑 패턴(140)은 식각 방지막(130) 상에 형성될 수 있다. 또한, 캡핑 패턴(140)은 트렌치(T)의 상부(TU) 내에 형성될 수 있다.
컨택(160)은 에피택셜 패턴(170) 상에 형성될 수 있다. 또한, 컨택(160)은 에피택셜 패턴(170)과 전기적으로 연결될 수 있다. 이에 따라, 컨택(160)은 에피택셜 패턴(170)에 전압을 인가할 수 있다.
도 11 및 도 12에 도시된 것처럼, 컨택(160)은 게이트 전극(124)의 양 측에 형성될 수 있다. 예를 들어, 컨택(160)은 게이트 전극(124)의 양 측의 제1 층간 절연막(150)의 일부를 관통할 수 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 15는 도 14의 C-C'를 따라서 절단한 단면도이다. 도 16은 도 14의 D-D'를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14 내지 도 16을 참조하면, 도 11 내지 도 13의 식각 방지막(130)과 비교할 때, 도 14 내지 도 16의 식각 방지막(130)은 캡핑 패턴(140)의 제2 측벽(140S2) 및 게이트 스페이서(126)의 측벽을 따라 더 연장된다. 예를 들어, 식각 방지막(130)은 제1 막(132), 제2 막(134) 및 제3 막(136)을 포함할 수 있다.
이에 따라, 식각 방지막(130)은 컨택(160)의 측벽 및 게이트 전극(124)의 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 막(132)의 일부는 제2 막(134)과 제3 막(136) 사이에 개재될 수 있다. 제1 막(132)은 캡핑 패턴(140)의 제2 측벽(140S2) 상에 형성되지 않으므로, 제2 막(134)과 제3 막(136)은 접촉할 수 있다. 도시된 것처럼, 캡핑 패턴(140)의 제2 측벽(140S2) 상에서, 제3 막(136)의 일부 및 제2 막(134)의 일부가 차례로 적층될 수 있다.
몇몇 실시예에서, 제2 막(134)의 일부는 제1 막(132)의 일부 및 제3 막(136)의 일부와 중첩될 수 있다. 도시된 것처럼, 캡핑 패턴(140)의 제1 측벽(140S1) 상에서, 제3 막(136)의 일부, 제1 막(132)의 일부 및 제2 막(134)의 일부가 차례로 적층될 수 있다.
이하에서, 도 1 내지 도 3, 도 9, 도 11, 도 17 내지 도 44를 참조하여, 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치의 제조 방법을 설명한다.
도 17 내지 도 28b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 기판(100) 상에 더미 게이트 절연막(210), 더미 게이트 전극(220)을 형성한다.
예를 들어, 기판(100) 상에 절연막 및 도전막을 차례로 형성하고, 제1 마스크 패턴(230)을 이용하여 상기 절연막 및 상기 도전막을 패터닝할 수 있다. 이에 따라, 기판(100) 상에 패터닝된 더미 게이트 절연막(210) 및 더미 게이트 전극(220)이 형성될 수 있다.
이어서, 더미 게이트 절연막(210)의 측벽 및 더미 게이트 전극(220)의 측벽 상에 게이트 스페이서(126)를 형성한다.
예를 들어, 기판(100), 더미 게이트 절연막(210), 더미 게이트 전극(220) 및 제1 마스크 패턴(230)의 프로파일을 따라 스페이서막을 형성할 수 있다. 이어서, 기판(100)의 상면 및 제1 마스크 패턴(230)의 상면 상의 스페이서막을 제거할 수 있다. 이에 따라, 더미 게이트 절연막(210)의 측벽 및 더미 게이트 전극(220)의 측벽 상에 게이트 스페이서(126)가 형성될 수 있다.
도 18을 참조하면, 기판(100) 상에 제1 층간 절연막(150)을 형성한다. 제1 층간 절연막(150)은 게이트 스페이서(126)의 측벽을 둘러싸도록 형성될 수 있다.
예를 들어, 더미 게이트 전극(220) 및 더미 게이트 절연막(210)을 덮는 제1 층간 절연막(150)을 형성할 수 있다. 이어서, 더미 게이트 전극(220)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP Chemical Mechanical Polishing) 공정을 포함할 수 있다. 몇몇 실시예에서, 제1 마스크 패턴(230)은 상기 평탄화 공정에 의해 제거될 수 있다.
이에 따라, 제1 층간 절연막(150)의 상면, 게이트 스페이서(126)의 상면 및 더미 게이트 전극(220)의 상면은 실질적으로 동일 평면 상에 배치될 수 있다.
도 19를 참조하면, 더미 게이트 절연막(210) 및 더미 게이트 전극(220)을 제거한다.
이에 따라, 제1 층간 절연막(150) 내에 제1 트렌치(T1)가 형성될 수 있다. 제1 트렌치(T1)는 게이트 스페이서(126)의 측벽 및 기판(100)의 상면에 의해 정의될 수 있다.
도 20을 참조하면, 제1 트렌치(T1) 내에 게이트 절연막(122) 및 게이트 전극(124)을 차례로 형성한다.
예를 들어, 제1 층간 절연막(150)의 상면, 게이트 스페이서(126)의 상면, 게이트 스페이서(126)의 측벽 및 기판(100)의 상면의 프로파일을 따라 연장되는 게이트 절연막(122)을 형성할 수 있다.
이어서, 게이트 절연막(122) 상에 게이트 전극(124)을 형성할 수 있다. 게이트 전극(124)은 게이트 절연막(122)에 의해 형성된 제1 트렌치(T1) 내의 공간을 채울 수 있다.
도 21을 참조하면, 게이트 절연막(122)의 상부 및 게이트 전극(124)의 상부를 리세스한다.
게이트 절연막(122)의 상부 및 게이트 전극(124)의 상부는, 게이트 절연막(122)의 상면 및 게이트 전극(124)의 상면이 제1 층간 절연막(150)의 상면보다 낮아질 때까지 리세스될 수 있다.
이에 따라, 제1 층간 절연막(150) 내에 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 게이트 전극(124)의 상면, 게이트 절연막(122)의 상면, 게이트 스페이서(126)의 상면 및 제1 층간 절연막(150)의 측벽에 의해 정의될 수 있다.
또한, 이에 따라, 제1 층간 절연막(150) 내에 하부(TL) 및 상부(TU)를 포함하는 트렌치(T)가 정의될 수 있다. 게이트 절연막(122) 및 게이트 전극(124)은 트렌치(T)의 하부를 채울 수 있다.
도 22를 참조하면, 게이트 전극(124) 상에 식각 방지막(130) 및 제2 마스크 패턴(310)을 형성한다.
예를 들어, 도 21의 결과물 상에 식각 방지막(130) 및 제2 마스크 패턴(310)을 차례로 형성할 수 있다. 이어서, 제1 층간 절연막(150)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다.
이에 따라, 트렌치(T)의 상부(TU)의 프로파일을 따라 연장되는 식각 방지막(130)이 형성될 수 있다. 식각 방지막(130)은 게이트 전극(124)의 상면, 게이트 절연막(122)의 상면, 게이트 스페이서(126)의 상면 및 제1 층간 절연막(150)의 측벽을 따라 연장될 수 있다.
식각 방지막(130)은 예를 들어, 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 식각 방지막(130) 상에 제2 마스크 패턴(310)이 형성될 수 있다. 제2 마스크 패턴(310)은 식각 방지막(130)이 형성되고 남은 트렌치(T)의 상부(TU)의 영역을 채울 수 있다.
몇몇 실시예에서, 제2 마스크 패턴(310)은 반도체 물질을 포함할 수 있다. 예를 들어, 제2 마스크 패턴(310)은 실리콘(Si), 실리콘 게르마늄(SiGe) 등의 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 제2 마스크 패턴(310)은 비정질 실리콘(amorphous silicon) 또는 폴리실리콘(polysilicon)을 포함할 수 있다.
몇몇 실시예에서, 식각 방지막(130)을 형성하는 것은 생략될 수도 있다.
도 23을 참조하면, 도 22의 결과물 상에 제2 층간 절연막(320)을 형성한다.
이에 따라, 제1 층간 절연막(150)의 상면, 식각 방지막(130)의 상면 및 제2 마스크 패턴(310)의 상면을 덮는 제2 층간 절연막(320)이 형성될 수 있다.
제2 층간 절연막(320)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제2 층간 절연막(320)은 제1 층간 절연막(150)과 실질적으로 동일한 물질을 포함할 수 있다.
도 24를 참조하면, 제1 층간 절연막(150) 및 제2 층간 절연막(320)을 관통하는 컨택홀(H)을 형성한다.
컨택홀(H)은 게이트 전극(124)의 측벽 및 제2 마스크 패턴(310)의 측벽 상에 형성될 수 있다. 또한, 컨택홀(H)은 기판(100)의 상면이 노출될 때까지 형성될 수 있다.
컨택홀(H)을 형성하는 것은, 자기 정렬 컨택(SAC) 공정을 이용할 수 있다. 즉, 컨택홀(H)의 측벽은 제2 층간 절연막(320)의 측벽, 제2 마스크 패턴(310)의 측벽 및 게이트 스페이서(126)의 측벽에 의해 정의될 수 있다. 컨택홀(H)이 형성됨에 따라, 캡핑 패턴(140)의 측벽은 제1 경사면(310S)을 포함할 수 있다. 캡핑 패턴(140)의 제1 경사면(310S)은 기판(100)의 상면에 대해 경사를 가질 수 있다.
실리콘 또는 실리콘 게르마늄 등과 같은 반도체 물질을 포함하는 제2 마스크 패턴(310)은, 실리콘 산화물 또는 실리콘 질화물보다 큰 식각 내성을 가질 수 있다. 예를 들어, 제1 층간 절연막(150) 및 제2 층간 절연막(320)에 대하여, 제2 마스크 패턴(310)은 실리콘 산화물 또는 실리콘 질화물보다 작은 식각 선택비를 가질 수 있다. 이에 따라, 제2 마스크 패턴(310)의 제1 경사면(310S)은 완만한 기울기를 가질 수 있고, 게이트 전극(124)과 컨택홀(H) 사이에 충분한 거리가 확보될 수 있다.
도 25a를 참조하면, 컨택홀(H)을 채우는 컨택(160)을 형성한다.
이에 따라, 컨택(160)의 측벽은 제2 층간 절연막(320)의 측벽, 제2 마스크 패턴(310)의 측벽 및 게이트 스페이서(126)의 측벽에 의해 정의될 수 있다.
도 25b를 참조하면, 몇몇 실시예에서, 컨택(160)을 형성하기 전에 컨택홀(H)의 측벽을 따라 연장되는 식각 방지막(130)을 더 형성할 수 있다.
예를 들어, 도 25b에 도시된 것처럼, 식각 방지막(130)은 제1 막(132) 및 제2 막(134)을 포함할 수 있다.
식각 방지막(130)의 제2 막(134)은 도 24의 결과물 상에 형성될 수 있다. 이어서, 제2 막(134)이 형성되고 남은 컨택홀(H)의 영역을 채우는 컨택(160)이 형성될 수 있다. 식각 방지막(130)의 제2 막(134)은, 추후 제2 마스크 패턴(310)을 제거하는 식각 공정으로부터 컨택(160)을 보호할 수 있다.
몇몇 실시예에서, 기판(100)의 상면에 형성된 제2 막(134)은 선택적으로 제거될 수 있다. 도시된 것과 달리, 몇몇 실시예에서, 제1 경사면(310S) 상의 제2 막(134)은 제거될 수도 있다. 예를 들어, 기판(100)의 상면에 형성된 제2 막(134)이 선택적으로 제거되는 과정에서, 제1 경사면(310S) 상의 제2 막(134) 또한 제거될 수 있다.
도 26을 참조하면, 평탄화 공정을 수행한다. 참고적으로, 도 26은 도 25a 이후의 공정을 설명하기 위한 도면이다.
상기 평탄화 공정에 의해, 제2 층간 절연막(320)은 제거될 수 있다. 상기 평탄화 공정은 제2 마스크 패턴(310)의 상면이 노출될 때까지 수행될 수 있다.
도 27을 참조하면, 제2 마스크 패턴(310)을 제거한다. 이에 따라, 제1 층간 절연막(150) 내에 제3 트렌치(T3)가 형성될 수 있다.
예를 들어, 습식(wet) 식각 공정 또는 건식(dry) 식각 공정을 포함하는 식각 공정을 이용하여, 제2 마스크 패턴(310)을 제거할 수 있다.
몇몇 실시예에서, 식각 방지막(130)은 게이트 전극(124) 또는 컨택(160)을 보호할 수 있다. 예를 들어, 컨택(160)의 측벽의 적어도 일부 또는 게이트 전극(124)의 상면을 따라 연장되는 식각 방지막(130)은, 상기 식각 공정으로부터 게이트 전극(124) 또는 컨택(160)을 보호할 수 있다.
도 28a를 참조하면, 제3 트렌치(T3) 내에 캡핑 패턴(140)을 형성한다.
이에 따라, 트렌치(T)의 상부(TU)를 채우는 식각 방지막(130) 및 캡핑 패턴(140)이 형성될 수 있다.
캡핑 패턴(140)은 예를 들어, 저유전율(low-k) 물질을 포함할 수 있다. 이에 따라, 캡핑 패턴(140)은 게이트 전극(124)과 컨택(160) 사이의 기생 커패시턴스(parasitic capacitance) 또는 누설 전류를 효율적으로 감소시킬 수 있다. 예를 들어, 캡핑 패턴(140)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함할 수 있다. 몇몇 실시예에서, 캡핑 패턴(140)은 제1 층간 절연막(150)과 실질적으로 동일한 물질을 포함할 수 있다.
도 28b를 참조하면, 몇몇 실시예에서, 캡핑 패턴(140)을 형성하기 전에 제3 트렌치(T3) 내에 식각 방지막(130)을 더 형성할 수 있다.
예를 들어, 도 28b에 도시된 것처럼, 식각 방지막(130)은 제1 막(132) 및 제3 막(136)을 포함할 수 있다.
식각 방지막(130)의 제3 막(136)은 도 27의 결과물 상에 형성될 수 있다. 이어서, 제3 막(136)이 형성되고 남은 제3 트렌치(T3)의 영역을 채우는 캡핑 패턴(140)이 형성될 수 있다. 식각 방지막(130)의 제3 막(136)은 게이트 전극(124) 또는 컨택(160)을 보호할 수 있다.
도 29 내지 도 31은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 9, 도 17 내지 도 28b를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 29를 참조하면, 기판(100) 상에 더미 게이트 절연막(210), 더미 게이트 전극(220)을 형성한다. 이어서, 더미 게이트 절연막(210)의 측벽 및 더미 게이트 전극(220)의 측벽 상에, 제1 스페이서(126A) 및 제2 스페이서(126B)를 포함하는 게이트 스페이서(126)를 형성한다.
제1 스페이서(126A)는 더미 게이트 전극(220)의 측벽 상에 형성될 수 있다. 제1 스페이서(126A)는 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질을 포함할 수 있다.
제2 스페이서(126B)는 제1 스페이서(126A)의 측벽 상에 형성될 수 있다. 제2 스페이서(126B)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 30을 참조하면, 식각 방지막(130) 및 제2 마스크 패턴(310)을 형성한다.
식각 방지막(130) 및 제2 마스크 패턴(310)을 형성하는 것은, 도 18 내지 도 22를 이용하여 설명한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
다만, 몇몇 실시예에서, 도 21의 제2 트렌치(T2)를 형성하는 과정에서, 제2 스페이서(126B)의 상부는 리세스되지 않을 수 있다.
도 31을 참조하면, 제1 층간 절연막(150) 및 제2 층간 절연막(320)을 관통하는 컨택홀(H)을 형성한다.
컨택홀(H)을 형성하는 것은, 자기 정렬 컨택(SAC) 공정을 이용할 수 있다. 즉, 컨택홀(H)의 측벽은 제2 층간 절연막(320)의 측벽, 제2 마스크 패턴(310)의 측벽 및 제2 스페이서(126B)의 측벽에 의해 정의될 수 있다.
컨택홀(H)이 형성됨에 따라, 제2 마스크 패턴(310)의 측벽은 제1 경사면(310S)을 포함할 수 있다. 또한, 제2 스페이서(126B)의 측벽은 제2 경사면(126S)을 포함할 수 있다.
몇몇 실시예에서, 제2 마스크 패턴(310)은 실리콘 또는 실리콘 게르마늄 등과 같은 반도체 물질을 포함하고, 제2 스페이서(126B)는 실리콘 질화물을 포함할 수 있다. 이에 따라, 제2 마스크 패턴(310)은, 제1 층간 절연막(150) 및 제2 층간 절연막(320)에 대하여, 제2 스페이서(126B)보다 작은 식각 선택비를 가질 수 있다. 이에 따라, 몇몇 실시예에서, 제1 경사면(310S)은 제2 경사면(126S)보다 완만한 기울기를 가질 수 있다.
이어서, 도 9를 참조하면, 컨택홀(H) 내에 컨택(160)을 형성할 수 있다.
도 32 내지 도 44는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 11, 도 17 내지 도 28b를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 32를 참조하면, 기판(100) 상에 더미 게이트 절연막(210), 더미 게이트 전극(220)을 형성한다.
기판(100)은 핀형 패턴(F)을 포함할 수 있다. 핀형 패턴(F)은, 기판(100)의 상부로부터 돌출되어 길게 연장될 수 있다. 핀형 패턴(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
핀형 패턴(F)은 게이트 전극(124)과 교차할 수 있다. 예를 들어, 핀형 패턴(F)은 제1 방향으로 연장될 수 있고, 게이트 전극(124)은 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
도 33을 참조하면, 기판(100) 상에 에피택셜 패턴(170)을 형성한다.
에피택셜 패턴(170)은 게이트 전극(124)의 측벽 상에 형성될 수 있다. 예를 들어, 에피택셜 패턴(170)은 핀형 패턴(F) 상에 형성된 에피택셜층을 포함할 수 있다. 또한, 에피택셜 패턴(170)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스 및 드레인 영역일 수도 있다.
예를 들어, 게이트 전극(124) 및 게이트 스페이서(126)를 식각 마스크로 이용하는 식각 공정을 이용하여, 핀형 패턴(F)의 일부를 식각할 수 있다. 이어서, 에피택셜 성장(epitaxial growth) 방법을 이용하여, 식각된 핀형 패턴(F) 내에 에피택셜 패턴(170)을 형성할 수 있다.
도 34를 참조하면, 기판(100) 상에 제1 층간 절연막(150)을 형성한다. 제1 층간 절연막(150)은 게이트 스페이서(126)의 측벽을 둘러싸도록 형성될 수 있다.
도 35를 참조하면, 더미 게이트 절연막(210) 및 더미 게이트 전극(220)을 제거한다. 이에 따라, 제1 층간 절연막(150) 내에 제1 트렌치(T1)가 형성될 수 있다.
도 36을 참조하면, 제1 트렌치(T1) 내에 게이트 절연막(122) 및 게이트 전극(124)을 차례로 형성한다.
도 37을 참조하면, 게이트 절연막(122)의 상부 및 게이트 전극(124)의 상부를 리세스한다. 이에 따라, 제1 층간 절연막(150) 내에 제2 트렌치(T2)가 형성될 수 있다. 또한, 이에 따라, 제1 층간 절연막(150) 내에 하부(TL) 및 상부(TU)를 포함하는 트렌치(T)가 정의될 수 있다.
도 38을 참조하면, 게이트 전극(124) 상에 식각 방지막(130) 및 제2 마스크 패턴(310)을 형성한다.
도 39를 참조하면, 도 38의 결과물 상에 제2 층간 절연막(320)을 형성한다.
도 40을 참조하면, 제1 층간 절연막(150) 및 제2 층간 절연막(320)을 관통하는 컨택홀(H)을 형성한다. 컨택홀(H)은 게이트 전극(124)의 측벽 및 제2 마스크 패턴(310)의 측벽 상에 형성될 수 있다. 컨택홀(H)을 형성하는 것은, 자기 정렬 컨택(SAC) 공정을 이용할 수 있다.
도 41을 참조하면, 컨택홀(H)을 채우는 컨택(160)을 형성한다. 이에 따라, 컨택(160)의 측벽은 제2 층간 절연막(320)의 측벽, 제2 마스크 패턴(310)의 측벽 및 게이트 스페이서(126)의 측벽에 의해 정의될 수 있다.
도 42를 참조하면, 평탄화 공정을 수행한다. 상기 평탄화 공정은 제2 마스크 패턴(310)의 상면이 노출될 때까지 수행될 수 있다.
도 43을 참조하면, 제2 마스크 패턴(310)을 제거한다. 이에 따라, 제1 층간 절연막(150) 내에 제3 트렌치(T3)가 형성될 수 있다.
도 44를 참조하면, 제3 트렌치(T3) 내에 캡핑 패턴(140)을 형성한다. 이에 따라, 트렌치(T)의 상부(TU)를 채우는 식각 방지막(130) 및 캡핑 패턴(140)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 122: 게이트 절연막
124: 게이트 전극 126: 게이트 스페이서
130: 식각 방지막 140: 캡핑 패턴
150: 제1 층간 절연막 160: 컨택
170: 에피택셜 패턴 T: 트렌치
F: 핀형 패턴

Claims (20)

  1. 기판;
    상기 기판 상의 게이트 전극;
    상기 게이트 전극의 측벽 상의 제1 스페이서;
    상기 제1 스페이서의 측벽 상에, 상기 게이트 전극의 상면보다 돌출되는 컨택;
    상기 게이트 전극의 상면, 상기 제1 스페이서의 상면 및 상기 컨택의 측벽에 의해 정의되는 트렌치;
    상기 트렌치의 측벽의 적어도 일부 및 상기 트렌치의 하면을 따라 연장되는 식각 방지막; 및
    상기 식각 방지막 상에, 상기 트렌치를 채우는 캡핑 패턴을 포함하고,
    상기 캡핑 패턴은, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 컨택에 인접하는 상기 캡핑 패턴의 측벽은, 제1 측벽과, 상기 제1 측벽 상에 상기 제1 측벽보다 완만한 기울기를 갖는 제2 측벽을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 식각 방지막은,
    상기 제1 측벽 및 상기 게이트 전극의 상면을 따라 연장되는 제1 막과,
    상기 제1 측벽, 상기 제2 측벽 및 상기 제1 스페이서의 측벽을 따라 연장되는 제2 막을 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 막 상에, 상기 캡핑 패턴의 하면, 상기 제1 측벽 및 상기 제2 측벽을 따라 연장되는 제3 막을 더 포함하는 반도체 장치.
  5. 제 2항에 있어서,
    상기 식각 방지막은,
    상기 제1 측벽 및 상기 게이트 전극의 상면을 따라 연장되는 제1 막과,
    상기 제1 막 상에, 상기 캡핑 패턴의 하면, 상기 제1 측벽 및 상기 제2 측벽을 따라 연장되는 제2 막을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 식각 방지막은, 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 스페이서와 상기 컨택 사이에, 상기 제1 스페이서의 상면보다 돌출되는 제2 스페이서를 더 포함하고,
    상기 컨택은, 상기 캡핑 패턴의 측벽 및 상기 제2 스페이서의 측벽을 따라 연장되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 컨택에 인접하는 상기 캡핑 패턴의 측벽은, 제1 측벽과, 상기 제1 측벽 상에 상기 제1 측벽보다 완만한 기울기를 갖는 제2 측벽을 포함하고,
    상기 컨택에 인접하는 상기 제2 스페이서의 측벽은, 제3 측벽과, 상기 제3 측벽 상에 상기 제3 측벽보다 완만한 기울기를 갖는 제4 측벽을 포함하고,
    상기 제2 측벽은 상기 제4 측벽보다 완만한 기울기를 갖는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제2 스페이서는 실리콘 질화물을 포함하는 반도체 장치.
  10. 기판;
    상기 기판 상에, 하부와 상부를 포함하는 트렌치를 포함하는 층간 절연막;
    상기 트렌치의 하부를 채우는 게이트 전극;
    상기 트렌치의 상부의 측벽 및 상기 게이트 전극의 상면을 따라 연장되는 식각 방지막;
    상기 식각 방지막 상에, 상기 트렌치의 상부를 채우는 캡핑 패턴; 및
    상기 게이트 전극의 측벽 및 상기 캡핑 패턴의 측벽 상에, 상기 층간 절연막을 관통하는 컨택을 포함하고,
    상기 식각 방지막은 상기 컨택의 측벽의 적어도 일부를 따라 연장되고,
    상기 캡핑 패턴은, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 게이트 전극의 측벽 상의 게이트 스페이서를 더 포함하고,
    상기 트렌치의 하부는, 상기 기판의 상면 및 상기 게이트 스페이서의 측벽에 의해 정의되는 반도체 장치.
  12. 제 10항에 있어서,
    상기 컨택에 인접하는 상기 캡핑 패턴의 측벽은, 제1 측벽과, 상기 제1 측벽 상에 상기 제1 측벽보다 완만한 기울기를 갖는 제2 측벽을 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 컨택은, 상기 캡핑 패턴의 제1 측벽을 따라 연장되는 연장부와, 상기 연장부 상에서 상기 캡핑 패턴의 제2 측벽을 따라 연장되는 확장부를 포함하고,
    상기 확장부의 폭은 상기 연장부의 폭보다 큰 반도체 장치.
  14. 제 12항에 있어서,
    상기 식각 방지막은, 상기 트렌치의 상부의 측벽, 상기 게이트 전극의 상면 및 상기 제1 측벽을 따라 연장되는 반도체 장치.
  15. 제 10항에 있어서,
    상기 층간 절연막 및 상기 캡핑 패턴은 서로 동일한 물질을 포함하는 반도체 장치.
  16. 제 10항에 있어서,
    상기 기판은 제1 방향으로 연장되는 핀형 패턴을 포함하고,
    상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 장치.
  17. 제 16항에 있어서,
    상기 게이트 전극의 양 측벽 상에, 상기 핀형 패턴 내에 배치되는 에피택셜 패턴을 더 포함하고,
    상기 컨택은 상기 에피택셜 패턴과 전기적으로 연결되는 반도체 장치.
  18. 기판;
    상기 기판 상의 게이트 전극;
    상기 게이트 전극의 측벽 상의 게이트 스페이서;
    상기 게이트 전극의 상면 및 상기 게이트 스페이서의 상면을 덮는 캡핑 패턴;
    상기 기판 상에, 상기 게이트 스페이서 및 상기 캡핑 패턴을 둘러싸는 층간 절연막; 및
    상기 층간 절연막을 관통하고, 상기 게이트 스페이서의 측벽 및 상기 캡핑 패턴의 측벽에 의해 정의되는 컨택을 포함하고,
    상기 캡핑 패턴 및 상기 층간 절연막은 서로 동일한 물질을 포함하고,
    상기 컨택에 인접하는 상기 캡핑 패턴의 측벽은, 제1 측벽과, 상기 제1 측벽 상에 상기 제1 측벽보다 완만한 기울기를 갖는 제2 측벽을 포함하고,
    상기 층간 절연막의 측벽, 상기 캡핑 패턴의 하면 및 상기 캡핑 패턴의 상기 제1 측벽을 따라 연장되는 식각 방지막을 더 포함하는 반도체 장치.
  19. 삭제
  20. 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극을 둘러싸는 층간 절연막을 형성하고,
    상기 게이트 전극의 상부를 리세스하여, 상기 층간 절연막의 측벽 및 상기 게이트 전극의 상면에 의해 정의되는 제1 트렌치를 형성하고,
    상기 제1 트렌치의 하면 및 측벽을 따라 연장되는 식각 방지막을 형성하고,
    상기 식각 방지막 상에, 상기 제1 트렌치를 채우며, 반도체 물질을 포함하는 마스크 패턴을 형성하고,
    상기 게이트 전극의 측벽 및 상기 마스크 패턴의 측벽 상에, 상기 층간 절연막을 관통하는 컨택을 형성하고,
    상기 마스크 패턴을, 캡핑 패턴으로 대체하는 것을 포함하는 반도체 장치의 제조 방법.
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